形成半导体装置的方法与流程

1.本揭露提出一种形成半导体装置的方法，特别是关于一种使用双层间隔物作为蚀刻遮罩的形成半导体装置的方法。


背景技术：

2.半导体集成电路(integrated circuit，ic)产业经历了指数级增长。集成电路材料及设计的技术进步产生了一代又一代的集成电路，每一代的电路都比先前代更小且更复杂。在ic演进过程中，功能密度(即每一晶片面积的互连装置数目)通常有所增加，而几何尺寸(即可使用制造制程产生的最小组件(或接线)有所减小。这种缩小规模的制程通常通过提高生产效率及降低相关成本来提供益处。这种规模缩小亦增加了ic加工及制造的复杂性，为了实现这些进步，需要在ic加工及制造方面进行类似的开发。
3.举例而言，间隔技术通常用于形成心轴，心轴用于诸如鳍式场效晶体管(fin field effect transistor，finfet)装置的装置中。在高级微影术中，间隔技术通常用于将经曝光图案加倍。亦即，与第一曝光图案相比，最终图案的节距减小至仅一半。由于微影术制程的限制，很难获得小切割特征。


技术实现要素：

4.在本揭露的一些实施方式中，提出一种形成半导体装置的方法包括：在基板上方形成介电层；在介电层上方形成图案化非晶硅层；在图案化非晶硅层上方沉积第一间隔层；在第一间隔层上方沉积第二间隔层；形成在基板上方具有开口的光阻；在光阻的开口中沉积硬遮罩层；在光阻的开口中沉积硬遮罩层之后，移除光阻；及通过使用图案化非晶硅层、第一间隔层、第二间隔层、及硬遮罩层作为蚀刻遮罩来执行蚀刻制程以蚀刻介电层，其中该蚀刻制程以比蚀刻第一间隔层更慢的蚀刻速度蚀刻第二间隔层。
5.在本揭露的一些实施方式中，一种形成半导体装置的方法包括：在基板上方形成介电层；在介电层上方形成图案化非晶硅层；在图案化非晶硅层上方沉积第一间隔层；在第一间隔层上方沉积第二间隔层，以形成包括第一间隔层及第二间隔层的双层间隔膜；形成覆盖双层间隔膜的第一水平部分的硬遮罩；执行蚀刻制程以移除未由硬遮罩覆盖的双层间隔膜的第二水平部分，其中在蚀刻制程完成之后，双层间隔膜的第一水平部分及沿着图案化非晶硅层的侧壁的双层间隔膜的垂直部分保留；及使用双层间隔膜的剩余第一水平部分及垂直部分以及硬遮罩作为蚀刻遮罩来蚀刻介电层。
6.在本揭露的一些实施方式中，一种形成半导体装置的方法包括：在基板上方形成介电层；在介电层上方形成图案化非晶硅层；在图案化非晶硅层上方沉积第一间隔层；形成具有曝光第一间隔层的一部分的开口的光阻；在光阻的开口中且在第一间隔层上方沉积第二间隔层；在光阻的开口中且在第二间隔层上方形成硬遮罩层；在光阻的开口中形成硬遮罩之后，移除光阻；及通过使用第一间隔层、第二间隔层、及硬遮罩层作为蚀刻遮罩来蚀刻介电层。
附图说明
7.本揭露的态样在与随附附图一起研读时自以下详细描述内容来最佳地理解。应注意，根据行业中的标准规范，各种特征未按比例绘制。实际上，各种特征的尺寸可为了论述清楚经任意地增大或减小。
8.图1a至图16b显示了根据本揭露的一实施方式的半导体装置的依序制造操作的各种阶段；
9.图17a至图26b显示了根据本揭露的一实施方式的半导体装置的依序制造操作的各种阶段；
10.图27a至图35b显示了根据本揭露的一实施方式的半导体装置的依序制造操作的各种阶段。
11.【符号说明】
12.100:基板
13.110:栅极结构
14.115:栅极间隔物
15.120:源极/漏极区
16.130:ild层
17.135:源极/漏极触点
18.140:ild层
19.145:通孔插座
20.150:ild层
21.160:arc层
22.165:氮化钛层
23.170:teos层
24.175:非晶硅层
25.180:第一间隔层
26.180a:第一水平部分
27.180b:垂直部分
28.180c:第二水平部分
29.185:间隔物
30.185b:垂直部分
31.185c:第二水平部分
32.190:第二间隔层
33.200:复合间隔层
34.200a:第一水平部分
35.200b:垂直部分
36.200c:第二水平部分
37.205:复合间隔物
38.205b:垂直部分
39.205c:水平部分
40.210:光阻
41.212:底部层
42.214:中间层
43.216:顶部层
44.220:硬遮罩层
45.230:硬遮罩
46.240:光阻
47.250:金属线
48.300:第二间隔层
49.350:第二间隔层
50.a-a:线
51.o1～o4:开口
具体实施方式
52.以下揭示内容提供用于实施所提供标的物的不同特征的许多不同实施方式、或实例。下文描述组件及配置的特定实例以简化本揭露。当然，这些仅为实例且非意欲为限制性的。举例而言，在以下描述中第一特征于第二特征上方或上的形成可包括第一特征与第二特征直接接触地形成的实施方式，且亦可包括额外特征可形成于第一特征与第二特征之间使得第一特征与第二特征可不直接接触的实施方式。此外，本揭露在各种实例中可重复参考数字及/或字母。此重复是出于简单及清楚的目的，且本身且不指明所论述的各种实施方式及/或组态之间的关系。
53.此外，为了便于描述，在本文中可使用空间相对术语，诸如“在
……
下面”、“在
……
之下”、“下部”、“在
……
之上”、“上部”及类似者，来描述诸图中图示的一个元件或特征与另一(多个)元件或特征的关系。空间相对术语意欲涵盖除了诸图中所描绘的定向以外的装置在使用或操作时的不同定向。装置可另外定向(旋转90度或处于其他定向)，且本文中所使用的空间相对描述符可类似地加以相应解释。
54.图1a至图16b显示了根据本揭露的一实施方式的半导体装置的依序制造操作的各种阶段。应理解，对于该方法的额外实施方式，可在图1a至图16b中所示的制程之前、期间、及之后提供额外操作，且可替换或消除下面描述的一些操作。与图1a至图16b中所述的前述实施方式相同或类似的材料、组态、尺寸及/或制程可在以下实施方式中采用，且可省略其详细说明。
55.参考图1a及图1b，其中图1b是沿图1a的线a-a的横截面图。所示为基板100。在一些实施方式中，基板100包括半导体基板。基板100可包括晶体硅基板或掺杂半导体基板(例如，p型半导体基板或n型半导体基板)。在一些替代实施方式中，基板100包括由以下半导体制成的半导体基板：其他适合的元素半导体，诸如金刚石或锗；适合的化合物半导体，诸如砷化镓、碳化硅、砷化铟、或磷化铟；或适合的合金半导体，诸如碳化硅锗、磷化砷镓、或磷化铟镓。
56.在基板100上方形成栅极结构110。在一些实施方式中，栅极结构110可包括栅极介电质、功函数金属层、及填充金属。举例而言，栅极介电质可是氧化硅，且可包括高k介电质，
诸如tio2、hfzro、ta2o3、hfsio4、zro2、zrsio2、lao、alo、zro、tio、ta2o5、y2o3、srtio3(sto)、batio3(bto)、bazro、hfzro、hfsio、lasio、hftao、hftio3(bst)、al2o3、si3n4、氧氮化物(sion)、其组合物、或其他适合的材料。功函数金属层可是用于p型装置的p型功函数层、或用于n型装置的n型功函数层。例示性p型功函数金属包括tin、tan、ru、mo、al、wn、zrsi2、mosi2、tasi2、nisi2、wn、其他适合的p型功函数材料、或其组合物。例示性n型功函数金属包括ti、tin、ag、taal、taalc、tialn、tac、tacn、tasin、mn、zr、其他适合的n型功函数材料、或其组合物。功函数金属层可包括多个层。在一些实施方式中，填充金属可包括钨(w)。在一些其他实施方式中，栅电极包括铝(al)、铜(cu)或其他适合的导电材料。
57.在一些其他实施方式中，栅极结构110可包括栅极介电质及栅电极。举例而言，栅极介电质可是氧化硅，且栅电极可是导电的并可选自包括多晶硅(聚硅)、多晶硅锗(聚sige)、金属氮化物、金属硅化物、金属氧化物、及金属的群组。
58.栅极间隔物115形成于栅极结构110的相对侧壁上。在一些实施方式中，栅极间隔物115可由氧化硅、氮化硅、氧氮化硅、其组合物形成，使用诸如热氧化或通过cvd、ald、或类似者来沉积。
59.源极/漏极区120可形成在基板100中且在栅极结构110的相对侧上并作为掺杂区。在一些实施方式中，源极/漏极区120可包括ge、si、gaas、algaas、sige、gaasp、sip、或其他适合材料，且可掺杂有n型掺杂剂或p型掺杂剂。在一些实施方式中，源极/漏极区120在基板100上方磊晶生长，且亦可称为源极/漏极磊晶结构。在一些实施方式中，栅极结构110与栅极结构110相对侧上的源极/漏极区120可形成晶体管。
60.层间介电(interlayer dielectric，ild)层130可形成于基板100上方。在一些实施方式中，ild层130可包括氧化硅、氮化硅、氧氮化硅、磷硅玻璃(phosphosilicate glass，psg)、硼磷硅玻璃(borophosphosilicate glass，bpsg)、低k介电材料、及/或其他适合的介电材料。低k介电材料的实例包括但不限于氟硅酸盐玻璃(fluorinated silica glass，fsg)、掺碳氧化硅、非晶态氟化碳、帕利烯、苯环丁烯(benzocyclobutenes，bcb)、或聚酰亚胺。在一些实施方式中，ild层130可通过适合的沉积制程形成，诸如cvd、pvd、ald、或类似者。
61.源极/漏极触点135形成于ild层130中，且电连接至源极/漏极区120。在一些实施方式中，源极/漏极触点135可包括ti、w、co、cu、al、mo、mow、w、tin、tan、wn、其组合物、或其他适合的导电材料。
62.层间介电(interlayer dielectric，ild)层140可形成于ild层130上方。在一些实施方式中，ild层140可包括氧化硅、氮化硅、氧氮化硅、磷硅玻璃(psg)、硼磷硅玻璃(bpsg)、低k介电材料、及/或其他适合的介电材料。低k介电材料的实例包括但不限于氟硅酸盐玻璃(fsg)、掺碳氧化硅、非晶态氟化碳、帕利烯、苯环丁烯(bcb)、或聚酰亚胺。在一些实施方式中，ild层140可通过适合的沉积制程形成，诸如cvd、pvd、ald、或类似者。
63.通孔插座145形成于ild层140中，且可形成为与栅极结构110接触，并可形成为与源极/漏极触点135中的至少一者接触。在一些实施方式中，通孔插座145可包括ti、w、co、cu、al、mo、mow、w、tin、tan、wn、其组合物、或其他适合的导电材料。在一些实施方式中，栅极结构110上方的通孔插座145可称为栅极触点，且源极/漏极触点135上方的通孔插座145可称为源极/漏极通孔。
64.层间介电(interlayer dielectric，ild)层150可形成于ild层140上方。在一些实施方式中，ild层150可包括氧化硅、氮化硅、氧氮化硅、磷硅玻璃(psg)、硼磷硅玻璃(bpsg)、低k介电材料、及/或其他适合的介电材料。低k介电材料的实例包括但不限于氟硅酸盐玻璃(fsg)、掺碳氧化硅、非晶态氟化碳、帕利烯、苯环丁烯(bcb)、或聚酰亚胺。在一些实施方式中，ild层150可包括极低k介电(extreme low-k dielectric，elk)材料。在一些实施方式中，ild层150可通过适合的沉积制程形成，诸如cvd、pvd、ald、或类似者。
65.在ild层150上方形成抗反射涂布(anti-reflective coating，arc)层160。在一些实施方式中，arc层160可是无氮抗反射涂布(nitrogen-free anti-reflection coating，nfarc)层，且亦可称为nfarc层160。在一些实施方式中，nfarc层160可包括诸如氧化硅、氧碳化硅、或电浆增强化学气相沉积的氧化硅。在一些实施方式中，arc层160可通过适合的沉积制程形成，诸如cvd、pvd、ald、或类似者。在一些实施方式中，arc层160亦可称为介电层。
66.接着在arc层160上方形成氮化钛(tin)层165。在一些实施方式中,氮化钛层165通过射频物理气相沉积(radio-frequency physical vapor deposition，rfpvd)制程形成，或在其他实施方式中可通过替代制程形成。在一些实施方式中，氮化钛层165亦可称为导电层。
67.接着在氮化钛层165上方形成正硅酸乙酯(teos)层170。在一些实施方式中，teos层170通过诸如pvd、cvd、电浆增强化学气相沉积(plasma enhanced chemical vapor deposition，pecvd)、其组合、或其他适合技术的制程形成。在一些实施方式中，teos层170亦可称为介电层。
68.接着在teos层170上方形成非晶硅层175。非晶硅层175通过诸如pvd、cvd、溅射、或其他适合技术的制程形成。本文中非晶硅层175可用作待由光阻层(下文讨论)图案化的遮罩层。在其他实施方式中，可使用另一适合材料的遮罩层代替非晶硅层175。在一些实施方式中，可根据预定图案来图案化非晶硅层175。因此，如图1a及图1b中所示，teos层170的顶表面的几个部分由非晶硅层175覆盖，且teos层170的顶表面的几个部分由非晶硅层175曝光。
69.参考图2a及图2b，其中图2b是沿图2a的线a-a的横截面图。在非晶硅层175上方形成第一间隔层180。在一些实施方式中，以共形方式形成第一间隔层180。亦即，第一间隔层180可形成为共形于下伏结构(即，遵循下伏结构的形貌)，诸如非晶硅层175及teos层170的经曝光部分。在一些实施方式中，第一间隔层180可包括氧化钛，且因此第一间隔层180亦可称为第一氧化钛层。
70.参考图3a及图3b，其中图3b是沿图3a的线a-a的横截面图。在第一间隔层180上方形成第二间隔层190。在一些实施方式中，以共形方式形成第二间隔层190。亦即，第二间隔层190可形成为共形于第一间隔层180(即，遵循第一间隔层180的形貌)。在一些实施方式中，第二间隔层190可包括氧化钛，且因此第二间隔层190亦可称为第二氧化钛层。
71.在一些实施方式中，第一间隔层180及第二间隔层190可由相同的材料制成，诸如氧化钛(tio)。然而，第一间隔层180及第二间隔层190可通过不同的制程及/或不同的制程条件沉积。举例而言，第一间隔层180可通过不使用电浆处理的ald(即，无电浆ald)沉积，而第二间隔层190可通过使用电浆处理的ald(例如，电浆增强ald(plasma-enhanced ald，peald))沉积。在一些实施方式中，电浆处理可使用ar、n2、或n2o电浆。以这种方式，第二间隔
层190可包括比第一间隔层180更佳的结晶品质，这进而将增加第二间隔层190的抗蚀刻性，从而在以下蚀刻制程(例如，图12a及图12b中讨论的蚀刻制程)期间降低第二间隔层190的蚀刻速度，并将提高制程可靠性。在一些实施方式中，第一间隔层180及第二间隔层190可在约50℃至约200℃范围内的温度下沉积。在一些实施方式中，第一间隔层180在低于200℃的温度下沉积。在一些其他实施方式中，第二间隔层190可由氮化硅(sin
x
)、金属氧化物(例如,氧化铝(al2o3))、金属氮化物(例如,氮化钛(tin))、或其他适合材料制成。
72.在形成第二间隔层190之后，第一间隔层180及第二间隔层190可统称为复合间隔层200(或双层间隔膜)。在一些实施方式中，复合间隔层200可包括沿非晶硅层175的顶表面水平延伸的复合间隔层200的第一水平部分200a、沿非晶硅层175的侧壁垂直延伸的复合间隔层200的垂直部分200b、及沿teos层170的经曝光部分的顶表面水平延伸的复合间隔层200的第二水平部分200c。
73.参考图4a及图4b，其中图4b是沿图4a的线a-a的横截面图。在复合间隔层200上方形成三层光阻210。在一些实施方式中，三层光阻210可包括底部层(bottom layer，bl)212、中间层(middle layer，ml)214、及顶部层(top layer，tl)216。在一些实施方式中，底部层212可包括c
xhy
oz材料，中间层214可包括sic
xhy
oz材料，且顶部层216可包括c
xhy
oz材料。在一些实施方式中，底部层212的c
xhy
oz材料可与顶部层216的c
xhy
oz材料相同，或在其他实施方式中亦可不同。顶部层216亦包括光敏元件，诸如光酸发生器(photo-acid generator，pag)。这允许执行光学微影术制程以图案化顶部层216。应理解，在其他实施方式中，可省略三层光阻210中的一层或更多层，或可提供额外层作为三层光阻210的一部分，且可以不同的顺序形成层。
74.在图4a及图4b中，顶部层216通过光学微影术制程来图案化，光学微影术制程可包括一或多个曝光、显影、冲洗、及烘烤制程(不一定以此次序执行)。光学微影术制程将顶部层216图案化为光阻遮罩，该遮罩可具有一或多个沟槽或开口，曝光之下的中间层214。举例而言，在顶部层216中形成开口o1，且开口o1曝光中间层214的部分。
75.参考图5a及图5b，其中图5b是沿图5a的线a-a的横截面图。可执行一或多个蚀刻制程来“打开”中间层214及底部层212。换言之，顶部层216中开口o1向下延伸至中间层214及底部层212。在开口o1形成于中间层214及底部层212中之后，复合间隔层200的部分经曝光。详言之，复合间隔层200的第一水平部分200a、垂直部分200b、及第二水平部分200c通过开口o1曝光。
76.参考图6a及图6b，其中图6b是沿图6a的线a-a的横截面图。可移除顶部层216以曝光中间层214。在一些实施方式中，可通过适合的制程移除顶部层216，诸如电浆灰化、湿剥离、或其组合。
77.参考图7a及图7b，其中图7b是沿图7a的线a-a的横截面图。硬遮罩层220形成于中间层214上方，且填充中间层214及底部层212的开口o1。因此，硬遮罩层220可形成为与复合间隔层200的第二间隔层190接触。详言之，硬遮罩层220可与由开口o1曝光的复合间隔层200的第一水平部分200a、垂直部分200b、及第二水平部分200c接触。在一些实施方式中，硬遮罩层220可包括介电材料。在一些实施方式中，硬遮罩层220可包括氧化物，诸如氧化硅、二氧化硅(sio2)、或其他适合材料。
78.参考图8a及图8b，其中图8b是沿图8a的线a-a的横截面图。硬遮罩层220(见图7a及
图7b)经回蚀以降低硬遮罩层220的顶表面，从而形成多个硬遮罩230。在一些实施方式中，硬遮罩层220的顶表面可降低至复合间隔层200的第一水平部分200a的最顶位置之下的位置。换言之，硬遮罩层220的顶表面可降低至复合间隔层200的第二间隔层190的最顶位置之下的位置。在一些实施方式中，硬遮罩230的顶表面可低于复合间隔层200的第二间隔层190的最顶位置，且可高于复合间隔层200的第一间隔层180的最顶位置。在一些其他实施方式中，硬遮罩层220的顶表面可降低至与复合间隔层200的第一水平部分200a的最顶位置基本平齐的位置，或与复合间隔层200的第二间隔层190的最顶位置基本平齐。
79.因此，在回蚀制程之后，复合间隔层200的第一水平部分200a的顶表面由硬遮罩230曝光，且不由硬遮罩230的材料覆盖。在一些实施方式中，硬遮罩230可保持与复合间隔层200的垂直部分200b的侧壁及复合间隔层200的第二水平部分200c的顶表面接触。
80.参考图9a及图9b，其中图9b是沿图9a的线a-a的横截面图。三层光阻210的中间层214及底部层212经移除。在一些实施方式中，中间层214及底部层212可通过诸如蚀刻的适合制程来移除。
81.参考图10a及图10b，其中图10b是沿图10a的线a-a的横截面图。执行各向异性蚀刻制程以移除复合间隔层200的第一水平部分200a及第二水平部分200c，从而形成多个复合间隔物205。在各向异性蚀刻制程之后，因为复合间隔层200的第一水平部分200a及第二水平部分200c经移除，所以非晶硅层175的顶表面经曝光，且teos层170的部分经曝光。在一些实施方式中，复合间隔物205可包括复合间隔层200的垂直部分200b的剩余部分，且因此复合间隔物205可包括与非晶硅层175的侧壁接触的复合间隔物205的垂直部分205b。在一些实施方式中，在各向异性蚀刻制程之后，硬遮罩230的顶表面可与复合间隔物205的垂直部分205b的顶表面基本平齐。
82.此外，在各向异性蚀刻制程期间，硬遮罩230可充当保护层，从而保护复合间隔层200的下方的复合间隔层200的第二水平部分200c。因此，复合间隔层200的第二水平部分200c的在硬遮罩230下方且受其保护的部分可在各向异性蚀刻制程之后保留。结果，复合间隔物205亦可包括垂直于硬遮罩230之下的复合间隔物205的水平部分205c。换言之，复合间隔物205的水平部分205c仅存在于硬遮罩230之下。
83.参考图11a及图11b，其中图11b是沿图11a的线a-a的横截面图。在基板100上方形成光阻240。在一些实施方式中，光阻240可包括曝光非晶硅层175(见图10a及图10b)的部分的开口o2。接下来，执行蚀刻制程以移除由光阻240的开口o2曝光的非晶硅层175的部分。因此，在移除非晶硅层175的部分之后，teos层170的部分经曝光。
84.参考图12a及图12b，其中图12b是沿图12a的线a-a的横截面图。光阻240经移除。接下来，通过使用非晶硅层175、复合间隔物205、及硬遮罩230的剩余部分作为蚀刻遮罩来执行蚀刻制程，以图案化teos层170及氮化钛层165。在蚀刻制程之后，图案化的teos层170及图案化的氮化钛层165可包括曝光arc层160的开口o3。
85.如上所述，因为第二间隔层190具有比第一间隔层180更佳的结晶品质，所以第二间隔层190对图12a及图12b的蚀刻制程具有更高的抗蚀刻性。换言之，第二间隔层190及硬遮罩230可在蚀刻制程期间提供足够的蚀刻选择性。在一些实施方式中，硬遮罩230可在蚀刻制程期间经消耗，且可没有足够的高度作为蚀刻遮罩。然而，对硬遮罩230具有蚀刻选择性的第二间隔层190可为蚀刻制程提供足够的抗蚀刻性，从而将在较小线宽及临界尺寸上
减少制程缺陷。因此，可提高制程可靠性及装置性能。换言之，在一些实施方式中，这个蚀刻步骤以低于其蚀刻第一间隔层180及/或硬遮罩230的蚀刻速度蚀刻第二间隔层190。
86.参考图13a及图13b，其中图13b是沿图13a的线a-a的横截面图。非晶硅层175、复合间隔物205、及硬遮罩230的剩余部分经移除。在一些实施方式中，非晶硅层175、复合间隔物205、及硬遮罩230可通过适合的蚀刻制程(例如干式蚀刻、湿式蚀刻、或其组合)移除。
87.参考图14a及图14b，其中图14b是沿图14a的线a-a的横截面图。通过使用图案化的teos层170及图案化的氮化钛层165作为蚀刻遮罩来执行蚀刻制程，以图案化arc层160及ild层150。在蚀刻制程之后，图案化的arc层160及图案化的ild层150可包括曝光ild层140及通孔插座145的开口o4。
88.参考图15a及图15b，其中图15b是沿图15a的线a-a的横截面图。图案化的teos层170、图案化的氮化钛层165、及图案化的arc层160经移除。在一些实施方式中，图案化的teos层170、图案化的氮化钛层165、及图案化的arc层160可通过适合的蚀刻制程(诸如干式蚀刻、湿式蚀刻、或其组合)移除。
89.参考图16a及图16b，其中图16b是沿图16a的线a-a的横截面图。金属线250形成于图案化的ild层150的开口o4中，且可电连接至通孔插座145。在一些实施方式中，金属线250可通过例如在ild层150上方沉积导电材料且填充ild层150的开口o4、并执行cmp制程以移除多余的导电材料直到ild层150经曝光来形成。在一些实施方式中，金属线250可包括ti、w、co、cu、al、mo、mow、w、tin、tan、wn、其组合物、或其他适合的导电材料。
90.图17a至图26b显示根据本揭露的一实施方式的半导体装置的依序制造操作的各种阶段。图17a至图26b中的一些元件类似于图1a至图16b中描述的元件，这些元件被相同地标记，且为了简单起见，相关细节将不再重复。应理解，对于该方法的额外实施方式，可在图17a至图26b中所示的制程之前、期间、及之后提供额外操作，且可替换或消除下面描述的一些操作。在以下实施方式中，可采用与关于图17a至图26b描述的前述实施方式相同或类似的材料、组态、尺寸及/或制程，且可省略其详细说明。
91.参考图17a及图17b，其中图17b是沿图17a的线a-a的横截面图。图17a及图17b示出了第一间隔层及第二间隔层的沉积，如先前在图3a及图3b的步骤中所述。图17a及图17b与图3a及图3b的不同之处至少在于，第二间隔层300形成为过度填充由非晶硅层175界定的空间，而非以共形方式形成。换言之，第二间隔层300与下伏第一间隔层180不共形。第二间隔层300的材料及形成方法可类似于图1a至图16b中讨论的第二间隔层190的材料及形成方法。在一些实施方式中，可通过定时沉积制程直到第二间隔层300的顶表面的整体高于第一间隔层180的最顶位置来形成第二间隔层300。在一些实施方式中，可选地执行cmp制程以平坦化第二间隔层300的顶表面。
92.参考图18a及图18b，其中图18b是沿图18a的线a-a的横截面图。回蚀第二间隔层300以降低第二间隔层300的顶表面。详言之，可将第二间隔层300的顶表面降低至第一间隔层180的最顶位置下方的位置。在一些实施方式中，第二间隔层300的顶表面可降低至非晶硅层175的顶表面下方的位置。在一些实施方式中，第一间隔层180及第二间隔层300亦可统称为复合间隔层。在一些实施方式中，通过选择性蚀刻制程回蚀第二间隔层300，该选择性蚀刻制程使用以比蚀刻第一间隔层180更快的蚀刻速度蚀刻第二间隔层300的蚀刻剂。
93.在一些实施方式中，第一间隔层180可包括沿非晶硅层175的顶表面水平延伸的第
一间隔层180的第一水平部分180a、沿非晶硅层175的侧壁垂直延伸的第一间隔层180的垂直部分180b、及沿teos层170的顶表面水平延伸的第一间隔层180的第二水平部分180c。在回蚀制程期间，移除第二间隔层300的部分以曝光第一间隔层180的第一水平部分180a，并曝光第一间隔层180的垂直部分180b的上部部分。在回蚀制程之后，第二间隔层300的剩余部分仍然覆盖第一间隔层180的第二水平部分180c。
94.参考图19a及图19b，其中图19b是沿图19a的线a-a的横截面图。图18a及图18b中结构可经历图4a至图6b中讨论的制程，且所得结构如图19a及图19b中所示。在基板100上方形成包括底部层(bottom layer，bl)212及中间层(middle layer，ml)214的光阻210。在一些实施方式中，光阻210包括曝光第一间隔层180及第二间隔层300的部分的开口o1。
95.参考图20a及图20b，其中图20b是沿图20a的线a-a的横截面图。硬遮罩层220形成于光阻210上方且填充光阻210的开口o1。因此，硬遮罩层220可形成为与第一间隔层180及第二间隔层300接触。详言之，硬遮罩层220可与第一间隔层180的第一水平部分180a、第一间隔层180的垂直部分180b的上部部分、及第二间隔层300的顶表面接触。在一些实施方式中，第一间隔层180的第二水平部分180c通过第二间隔层300与硬遮罩层220分离开。
96.参考图21a及图21b，其中图21b是沿图21a的线a-a的横截面图。硬遮罩层220(见图20a及图20b)经回蚀以降低硬遮罩层220的顶表面，从而形成多个硬遮罩230。在一些实施方式中，硬遮罩层220的顶表面可降低至第一间隔层180的第一水平部分180a的最顶位置之下的位置。在一些实施方式中，硬遮罩230的顶表面可低于第一间隔层180的最顶位置，而高于第二间隔层300的最顶位置。在一些其他实施方式中，硬遮罩层220的顶表面可降低至与第一间隔层180的最顶位置基本平齐的位置。
97.参考图22a及图22b，其中图22b是沿图22a的线a-a的横截面图。光阻210经移除。在一些实施方式中，可通过诸如蚀刻的适合的制程来移除光阻210。
98.参考图23a及图23b，其中图23b是沿图23a的线a-a的横截面图。执行各向异性蚀刻制程以移除第一间隔层180的第一水平部分180a及第二水平部分180c，从而形成多个间隔物185，其中间隔物185包括第一间隔层180的剩余部分。在一些实施方式中，间隔物185包括沿非晶硅层175的侧壁的垂直部分185b。在各向异性蚀刻制程之后，因为第一间隔层180的第一水平部分180a及第二水平部分180c经移除，所以非晶硅层175的顶表面经曝光，且teos层170的部分经曝光。在一些实施方式中，在各向异性蚀刻制程之后，硬遮罩230的顶表面可与间隔物185的顶表面基本平齐。
99.此外，在各向异性蚀刻制程期间，硬遮罩230可充当保护层，以保护下伏第二间隔层300及第一间隔层180的第二水平部分180c。因此，第一间隔层180的第二水平部分180c的在硬遮罩230下方且受其保护的部分可在各向异性蚀刻制程之后保留。因此，间隔物185亦可包括垂直于硬遮罩230及第二间隔层300之下的间隔物185的水平部分185c。换言之，第二间隔层300在间隔物185的水平部分185c与硬遮罩230之间。
100.参考图24a及图24b，其中图24b是沿图24a的线a-a的横截面图。在基板100上方形成光阻240。在一些实施方式中，光阻240可包括曝光非晶硅层175(见图23a及图23b)的部分的开口o2。接下来，执行蚀刻制程以移除由光阻240的开口o2曝光的非晶硅层175的部分。因此，在移除非晶硅层175的部分之后，teos层170的部分经曝光。
101.参考图25a及图25b，其中图25b是沿图25a的线a-a的横截面图。光阻240经移除。接
下来，通过使用非晶硅层175、间隔物185、及硬遮罩230的剩余部分作为蚀刻遮罩来执行蚀刻制程，以图案化teos层170及氮化钛层165。在蚀刻制程之后，图案化的teos层170及图案化的氮化钛层165可包括曝光arc层160的开口o3。
102.参考图26a及图26b，其中图26b是沿图26a的线a-a的横截面图。非晶硅层175、间隔物185、及硬遮罩230的剩余部分经移除。在一些实施方式中，非晶硅层175、复合间隔物205、及硬遮罩230可通过适合的蚀刻制程(诸如干式蚀刻、湿式蚀刻、或其组合)来移除。
103.注意，图26a及图26b中所示结构可进一步经历图14a至图16b中讨论的制程，其中ild层150图案化的以形成在ild层150中延伸的沟槽，且接着在ild层150中的沟槽中形成金属线250。图16a及图16b中例示性地示出了所得结构。为了简单起见，相关细节将不再重复。
104.图27a至图35b显示了根据本揭露的一实施方式的半导体装置的依序制造操作的各种阶段。图27a至图35b中的一些元件与图1a至图16b中描述的元件类似，这些元件被相同地标记，且为了简单起见，相关细节将不再重复。应理解，对于该方法的额外实施方式，可在图27a至图35b中所示的制程之前、期间、及之后提供额外操作，且可替换或消除下面描述的一些操作。以下实施方式中可采用与关于图27a至图35b所述的前述实施方式相同或类似的材料、组态、尺寸及/或制程，且可省略其详细说明。
105.参考图27a及图27b，其中图27b是沿图27a的线a-a的横截面图。图27a及图27b示出了图2a及图2b中所示步骤之后的中间阶段，其中在第一间隔层180上方形成了包括底部层(bottom layer，bl)212及中间层(middle layer，ml)214的光阻210。在一些实施方式中，光阻210图案化的以形成曝光第一间隔层180的部分的开口o1。
106.参考图28a及图28b，其中图28b是沿图28a的线a-a的横截面图。第二间隔层350形成于光阻210的开口o1中且在第一间隔层180的经曝光部分上方。在一些实施方式中，第二间隔层350透过由下而上方式形成于第一间隔层180的经曝光部分上方。亦即，第二间隔层350在第一间隔层180的表面上的沉积速度高于在光阻210的表面上的沉积速度。在一些实施方式中，由下而上沉积可通过例如处理第一间隔层180以增加第二间隔层350的材料在经处理第一间隔层180上的沉积速度、及/或处理光阻210以降低第二间隔层350的材料在经处理光阻210上的沉积速度来达成。在一些其他实施方式中，第二间隔层350可通过例如在图27a及图27b中所示的结构上方沉积第二间隔材料的共形层、接着使用以倾斜角度指向基板的定向离子执行定向蚀刻制程来形成。因此，在一些实施方式中，第二间隔层350可仅覆盖第一间隔层180的经曝光部分，而光阻210的表面可不由第二间隔层350覆盖。在一些实施方式中，第一间隔层180及第二间隔层350亦可统称为复合间隔物。
107.在一些实施方式中，第一间隔层180可包括沿非晶硅层175的顶表面水平延伸的第一间隔层180的第一水平部分180a、沿非晶硅层175的侧壁垂直延伸的第一间隔层180的垂直部分180b、及沿teos层170的顶表面水平延伸的第一间隔层180的第二水平部分180c。在一些实施方式中，第二间隔层350可覆盖由光阻210的开口o1曝光的第一间隔层180的第一水平部分180a、垂直部分180b、及第二水平部分180c。
108.参考图29a及图29b，其中图29b是沿图29a的线a-a的横截面图。硬遮罩层220形成于中间层214上方且填充光阻210的开口o1。因此，硬遮罩层220可形成为与第二间隔层350接触。在一些实施方式中，第一间隔层180由第二间隔层350与硬遮罩层220分离开。
109.参考图30a及图30b，其中图30b是沿图30a的线a-a的横截面图。硬遮罩层220(见图
29a及图29b)经回蚀以降低硬遮罩层220的顶表面，从而形成多个硬遮罩230。在一些实施方式中，硬遮罩层220的顶表面可降低至第二间隔层350的最顶位置之下的位置。在一些实施方式中，硬遮罩230的顶表面可低于第二间隔层350的最顶位置，且可高于第一间隔层180的最顶位置。在一些其他实施方式中，硬遮罩层220的顶表面可降低至与复合间隔层200的第二间隔层350的最顶位置基本平齐的位置。
110.参考图31a及图31b，其中图31b是沿图31a的线a-a的横截面图。光阻210经移除。在一些实施方式中，可通过诸如蚀刻的适合的制程来移除光阻210。
111.参考图32a及图32b，其中图32b是沿图32a的线a-a的横截面图。执行各向异性蚀刻制程以移除第一间隔层180的第一水平部分180a及第二水平部分180c，从而形成多个间隔物185，其中间隔物185包括第一间隔层180的剩余部分。在一些实施方式中，间隔物185包括沿非晶硅层175的侧壁的间隔物185的垂直部分185b。在各向异性蚀刻制程之后，因为第一间隔层180的第一水平部分180a及第二水平部分180c经移除，所以非晶硅层175的顶表面经曝光，且teos层170的部分经曝光。在一些实施方式中，在各向异性蚀刻制程之后，硬遮罩230的顶表面可与间隔物185及第二间隔层350的顶表面基本平齐。
112.此外，在各向异性蚀刻制程期间，硬遮罩230及第二间隔层350可充当保护层，以保护第一间隔层180的下方的第二水平部分180c。因此，第一间隔层180的第二水平部分180c的在硬遮罩230下方且受其保护的部分可在各向异性蚀刻制程之后保留。因此，间隔物185亦可包括垂直于硬遮罩230及第二间隔层350之下的间隔物185的水平部分185c。换言之，第二间隔层300在间隔物185的水平部分185c与硬遮罩230之间。在一些实施方式中，第二间隔层350的顶表面由间隔物185及硬遮罩230曝光。
113.参考图33a及图33b，其中图33b是沿图33a的线a-a的横截面图。在基板100上方形成光阻240。在一些实施方式中，光阻240可包括曝光非晶硅层175(见图32a及图32b)的部分的开口o2。接下来，执行蚀刻制程以移除由光阻240的开口o2曝光的非晶硅层175的部分。因此，在移除非晶硅层175的部分之后，teos层170的部分经曝光。
114.参考图34a及图34b，其中图34b是沿图34a的线a-a的横截面图。光阻240经移除。接下来，通过使用非晶硅层175、间隔物185、第二间隔层350、及硬遮罩230的剩余部分作为蚀刻遮罩来执行蚀刻制程，以图案化teos层170及氮化钛层165。在蚀刻制程之后，图案化的teos层170及图案化的氮化钛层165可包括曝光arc层160的开口o3。
115.参考图35a及图35b，其中图35b是沿图35a的线a-a的横截面图。非晶硅层175、间隔物185、第二间隔层350、及硬遮罩230的剩余部分经移除。在一些实施方式中，非晶硅层175、复合间隔物205、及硬遮罩230可通过适合的蚀刻制程(诸如干式蚀刻、湿式蚀刻、或其组合)来移除。
116.注意，图35a及图35b中所示的结构可进一步经历图14a至图14b中讨论的制程，其中ild层150图案化的以形成在ild层150中延伸的沟槽，且接着在ild层150中的沟槽中形成金属线250。图16a及图16b中例示性地示出了所得结构。为了简单起见，相关细节将不再重复。
117.根据上述实施方式，可看出本揭露在制造半导体装置方面具有优势。然而，应理解，其他实施方式可提供额外的优点，并非所有的优点都必须在本文揭示，且没有特定的优点需要用于所有的实施方式。一个优点是，在蚀刻制程期间使用双层间隔物作为蚀刻遮罩。
举例而言，双层间隔物可包括第一间隔层及第一间隔层上方的第二间隔层。接下来，在双层间隔物的第二间隔层上方形成硬遮罩。双层间隔物的第二间隔层具有比双层间隔物的第一间隔层更佳的结晶品质。因此，第二间隔层及硬遮罩可在蚀刻制程期间提供足够的蚀刻选择性。在一些实施方式中，硬遮罩可在蚀刻制程期间经消耗，且可没有足够的高度作为蚀刻遮罩。然而，对硬遮罩具有蚀刻选择性的第二间隔层可为蚀刻制程提供足够的抗蚀刻性，从而在较小线宽及临界尺寸上减少制程缺陷。因此，可提高制程可靠性及装置性能。
118.在本揭露的一些实施方式中，一种形成半导体装置的方法包括：在基板上方形成介电层；在介电层上方形成图案化非晶硅层；在图案化非晶硅层上方沉积第一间隔层；在第一间隔层上方沉积第二间隔层；形成在基板上方具有开口的光阻；在光阻的开口中沉积硬遮罩层；在光阻的开口中沉积硬遮罩层之后，移除光阻；及通过使用图案化非晶硅层、第一间隔层、第二间隔层、及硬遮罩层作为蚀刻遮罩来执行蚀刻制程以蚀刻介电层，其中该蚀刻制程以比蚀刻第一间隔层更慢的蚀刻速度蚀刻第二间隔层。在一些实施方式中，该方法进一步包括在移除光阻之后且在蚀刻介电层之前，执行各向异性蚀刻制程以移除第一间隔层及第二间隔层的第一水平部分，同时将第一间隔层及第二间隔层的第二水平部分留在硬遮罩层下方。在一些实施方式中，该方法进一步包括回蚀硬遮罩层，以将硬遮罩层的顶表面降低至低于第二间隔层的顶表面的位置。在一些实施方式中，其中沉积第二间隔层是在形成光阻之后执行，且第二间隔层沉积于光阻的开口中。在一些实施方式中，其中在第一间隔层上方沉积第二间隔层之后形成光阻。在一些实施方式中，其中在移除光阻之后，第一间隔层的第一部分经曝光，且第一间隔层的第二部分由第二间隔层覆盖。在一些实施方式中，该方法进一步包括在形成光阻之前回蚀第二间隔层。在一些实施方式中，其中执行蚀刻第二间隔层直到曝光第一间隔层的顶表面。在一些实施方式中，其中在回蚀第二间隔层之后执行沉积硬遮罩层，使得硬遮罩层与第一间隔层接触。
119.在本揭露的一些实施方式中，一种形成半导体装置的方法包括：在基板上方形成介电层；在介电层上方形成图案化非晶硅层；在图案化非晶硅层上方沉积第一间隔层；在第一间隔层上方沉积第二间隔层，以形成包括第一间隔层及第二间隔层的双层间隔物；形成覆盖双层间隔物的第一水平部分的硬遮罩；执行蚀刻制程以移除未由硬遮罩覆盖的双层间隔物的第二水平部分，其中在蚀刻制程完成之后，双层间隔物的第一水平部分及沿着图案化非晶硅层的侧壁的双层间隔物的垂直部分保留；及使用双层间隔物的剩余第一水平部分及垂直部分以及硬遮罩作为蚀刻遮罩来蚀刻介电层。在一些实施方式中，其中形成硬遮罩包含：在第二间隔层上方形成具有开口的光阻；在光阻的开口中沉积硬遮罩层；及回蚀硬遮罩层直到硬遮罩层降至第一间隔层的最顶位置之下。在一些实施方式中，该方法进一步包括：在执行蚀刻制程以移除双层间隔物的第二水平部分之后，形成具有曝光图案化非晶硅层的部分的开口的光阻；及蚀刻图案化非晶硅层的经曝光部分。在一些实施方式中，其中硬遮罩通过第二间隔层与第一间隔层分离开。在一些实施方式中，其中第二间隔层与硬遮罩的侧壁及底表面接触。在一些实施方式中，该方法进一步包括在形成硬遮罩之前回蚀第二间隔层。在一些实施方式中，其中硬遮罩与第一间隔层及第二间隔层接触。
120.在本揭露的一些实施方式中，一种形成半导体装置的方法包括：在基板上方形成介电层；在介电层上方形成图案化非晶硅层；在图案化非晶硅层上方沉积第一间隔层；形成具有曝光第一间隔层的一部分的开口的光阻；在光阻的开口中且在第一间隔层上方沉积第
二间隔层；在光阻的开口中且在第二间隔层上方形成硬遮罩层；在光阻的开口中形成硬遮罩之后，移除光阻；及通过使用第一间隔层、第二间隔层、及硬遮罩层作为蚀刻遮罩来蚀刻介电层。在一些实施方式中，该方法进一步包括在移除光阻之后且在蚀刻介电层之前蚀刻由硬遮罩曝光的第一间隔层的水平部分。在一些实施方式中，其中硬遮罩层与光阻的侧壁接触。在一些实施方式中，其中使用无电浆原子层沉积(atomic layer deposition，ald)来沉积第一间隔层，且使用电浆增强ald制程来沉积第二间隔层。
121.前述内容概述若干实施方式的特征，使得熟悉此项技术者可更佳地理解本揭露的态样。熟悉此项技术者应了解，其可易于使用本揭露作为用于设计或修改用于实施本文中引入的实施方式的相同目的及/或达成相同优势的其他制程及结构的基础。熟悉此项技术者亦应认识到，此类等效构造并不偏离本揭露的精神及范畴，且此类等效构造可在本文中进行各种改变、取代、及替代而不偏离本揭露的精神及范畴。