集成组合件和形成集成组合件的方法与流程

1.形成集成组合件(例如，集成存储器装置)的方法。集成组合件。


背景技术：

2.存储器为电子系统提供数据存储。快闪存储器是存储器的一种类型，且在现代计算机和装置中具有许多用途。举例来说，现代个人计算机可将bios存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用固态驱动器中的快闪存储器来替换常规硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使得制造商能够在新的通信协议变得标准化时支持所述新的通信协议，且使得制造商能够提供针对增强特征远程升级装置的能力。
3.nand可为快闪存储器的基本架构，且可配置成包括竖直堆叠的存储器单元。
4.在具体地描述nand之前，可能有帮助的是更一般地描述集成布置内的存储器阵列的关系。图1展示包含以下的现有技术装置1000的框图：存储器阵列1002，其具有布置成行和列的多个存储器单元1003；以及存取线1004(例如，用以传导信号wl0到wlm的字线)；以及第一数据线1006(例如，用以传导信号bl0到bln的位线)。存取线1004和第一数据线1006可用于将信息传输到存储器单元1003及从其传输信息。行解码器1007和列解码器1008解码地址线1009上的地址信号a0到ax以确定将存取存储器单元1003中的哪些存储器单元。感测放大器电路1015操作以确定从存储器单元1003读取的信息的值。i/o电路1017在存储器阵列1002与输入/输出(i/o)线1005之间传输信息的值。i/o线1005上的信号dq0到dqn可表示从存储器单元1003读取或待写入到存储器单元1003中的信息的值。其它装置可通过i/o线1005、地址线1009或控制线1020与装置1000通信。存储器控制单元1018用于控制待对存储器单元1003执行的存储器操作，且利用控制线1020上的信号。装置1000可分别在第一供应线1030和第二供应线1032上接收供应电压信号vcc和vss。装置1000包含选择电路1040和输入/输出(i/o)电路1017。选择电路1040可经由i/o电路1017对信号csel1到cseln作出响应，以选择第一数据线1006和第二数据线1013上的可表示待从存储器单元1003读取或待编程到存储器单元1003中的信息的值的信号。列解码器1008可基于地址线1009上的a0到ax地址信号来选择性地激活csel1到cseln信号。选择电路1040可选择第一数据线1006和第二数据线1013上的信号，以在读取和编程操作期间提供存储器阵列1002与i/o电路1017之间的通信。
5.图1的存储器阵列1002可为nand存储器阵列，且图2展示可用于图1的存储器阵列1002的三维nand存储器装置200的示意图。装置200包括多个电荷存储装置串。在第一方向(z-z')上，每一电荷存储装置串可包括例如堆叠在彼此上方的三十二个电荷存储装置，其中每一电荷存储装置对应于例如三十二个排(例如tier0到tier31)中的一个。相应串的电荷存储装置可共享共同沟道区，例如形成在半导体材料(例如，多晶硅)的相应柱中的共同沟道区，电荷存储装置串围绕所述相应柱形成。在第二方向(x-x')上，例如多个串的十六个第一群组中的每一第一群组可包括例如共享多个(例如，三十二个)存取线(即，“全域控制
的漏极连接到对应nand串2061的电荷存储晶体管2081的源极。源极选择装置210连接到源极选择线214。
12.每一漏极选择装置212的漏极在漏极触点处连接到位线(即，数字线)228。举例来说，漏极选择装置2121的漏极连接到位线2281。每一漏极选择装置212的源极连接到对应nand串206的最后一个电荷存储晶体管208的漏极。举例来说，漏极选择装置2121的源极连接到对应nand串2061的电荷存储晶体管208n的漏极。
13.电荷存储晶体管208包含源极230、漏极232、电荷存储区234和控制栅极236。电荷存储晶体管208的控制栅极236耦合到字线202。电荷存储晶体管208的列是在耦合到给定位线228的nand串206内的那些晶体管。电荷存储晶体管208的行是通常耦合到给定字线202的那些晶体管。
14.可通过在其下面产生空穴载流子，且接着利用电场来沿着存储器单元向上扫掠所述空穴载流子，来对三维nand架构的竖直堆叠的存储器单元进行块擦除。可利用晶体管的选通结构(gating structure)来提供栅致漏极泄漏(gidl)，其产生用于存储器单元的块擦除的空穴。晶体管可为源极侧选择(sgs)装置和/或漏极侧选择(sgd)装置。
15.期望研发形成集成存储器(例如，nand存储器)的改进的方法。且期望研发改进的存储器装置。


技术实现要素：

16.根据本技术的一方面，提供一种集成组合件。集成组合件包括：沟道材料柱，其竖直延伸穿过交替的导电层级和绝缘层级的堆叠，沟道材料柱包括第一半导体材料；以及第二半导体材料，其直接抵靠沟道材料柱的上部区，第二半导体材料具有比第一半导体材料更高的掺杂剂浓度且沿着突变界面区接合到第一半导体材料，使得极少或不存在掺杂剂从第二半导体材料到第一半导体材料中的混合。
17.根据本技术的另一方面，提供一种集成组合件。集成组合件包括：沟道材料柱，其竖直延伸穿过交替的导电层级和绝缘层级的堆叠，沟道材料柱包括第一半导体材料，沟道材料柱具有包括横向包围空心的圆柱形壁的空心柱配置，圆柱形壁具有沿着空心的内部表面且具有横向厚度；介电材料，其填充空心的下部区，空心的上部区在所述下部区上方；半导体材料插塞，其在堆叠上方且延伸到空心的上部区中，半导体材料插塞包括第二半导体材料，且半导体材料插塞的第二半导体材料沿着空心的上部区直接抵靠圆柱形壁的内部表面，第二半导体材料具有比第一半导体材料更高的掺杂剂浓度，掺杂剂从第二半导体材料到第一半导体材料中的任何互混延伸小于圆柱形壁的横向厚度。
18.根据本技术的又一方面，提供一种形成集成组合件的方法。方法包括：形成包括交替的第一层级和第二层级的堆叠，第一层级包括第一牺牲材料且第二层级包括第一绝缘材料；形成延伸穿过堆叠的柱，柱包含单元材料、沟道材料和第二绝缘材料，沟道材料配置为具有包围空心的圆柱形侧壁的空心圆筒，第二绝缘材料填充空心的下部区，单元材料横向包围空心圆筒；在空心圆筒的上部区内形成第二牺牲材料；形成跨第二层级的最上部、跨柱且跨第二牺牲材料延伸的平坦化表面；用导电材料替换第一层级的第一牺牲材料中的至少一些；在平坦化表面上方形成第三绝缘材料；形成延伸穿过第三绝缘材料到第二牺牲材料的开口；去除第二牺牲材料以将开口延伸到第二绝缘材料的上部表面；在延伸的开口内形
成导电插塞，导电插塞包括掺杂半导体材料；以及形成通过导电插塞与柱的沟道材料耦合的位线。
附图说明
19.图1展示具有存储器单元的存储器阵列的现有技术存储器装置的框图。
20.图2展示呈3d nand存储器装置形式的图1的现有技术存储器装置的示意图。
21.图3展示x-x'方向上的图2的现有技术3d nand存储器装置的横截面图。
22.图4为现有技术nand存储器阵列的示意图。
23.图5和5a为包括沿着实例沟道材料柱的实例存储器单元的实例集成组合件的区的示意性横截面侧视图(图5)和示意性横截面俯视图(图5a)。图5a的俯视图沿着图5的线a-a。
24.图6为包括沿着实例沟道材料柱的实例存储器单元的实例集成组合件的区的示意性横截面侧视图。沿着图6的线a-a的视图可与图5a的横截面俯视图相同。
25.图7a和7b为展示直接邻近于较少掺杂半导体材料的重掺杂半导体材料的实例集成组合件的区的示意性横截面侧视图。
26.图8至13是实例方法的实例依序处理阶段处的实例集成组合件的区的示意性横截面侧视图。
具体实施方式
27.一些实施例包含集成组合件，其具有与重掺杂半导体材料直接相邻的沟道材料(轻掺杂或未掺杂的半导体材料)且沿着两种材料彼此接合的区具有尖锐掺杂剂界面。一些实施例包含形成集成组合件(例如，存储器装置)的方法。参考图5至13描述实例实施例。
28.参考图5，构造(即，组合件、架构等)10包含交替的第一层级14和第二层级16的堆叠12，其中此层级支撑在源极结构28上方。
29.第一层级14包括材料18和20，其中材料18是导电的且材料20是绝缘的。在一些实施例中，导电材料18可包括两种或更多种导电组合物。举例来说，材料18可包括含金属芯和外围包围所述芯的金属氮化物组合物。芯组合物可包括例如钨、钛、钽等。金属氮化物组合物可包括例如氮化钨、氮化钛等。绝缘材料20可包括一或多个高k组合物(例如，氧化铝、氧化锆、氧化铪等)，其中术语“高k”意指介电常数大于二氧化硅的介电常数。在一些实施例中，绝缘材料20可对应于介电阻隔材料。
30.第二层级16包括绝缘材料22。绝缘材料22可包括任何合适的组合物，且在一些实施例中，可包括二氧化硅，主要由二氧化硅组成，或由二氧化硅组成。
31.层级14和16可具有任何适合厚度，且可具有彼此相同的厚度，或具有相对于彼此不同的厚度。在一些实施例中，层级14和16可具有从约10纳米(nm)到约400nm范围内的竖直厚度。
32.在所说明的实施例中，绝缘层级15在堆叠12的最上部导电层级14上方。绝缘层级15在竖直方向上厚于其它绝缘层级16。在一些实施例中，最上部绝缘层级15可至少约为其它绝缘层级16的两倍厚。尽管堆叠12展示为不包含最上部绝缘层级15，但在其它实施例中，堆叠12可被视为包含除层级14和16之外的层级15。
33.绝缘层级15可包括任何合适的组合物，且在所展示的实施例中包括与其它绝缘层
级16相同的绝缘组合物22。
34.在一些实施例中，堆叠12可被视为包括交替的导电层级14和绝缘层级16。导电层级14中的一些可对应于字线/存储器单元层级24，且另一些可对应于sgd层级26。在所展示的实施例中，导电层级14中的上部三个导电层级展示为对应于sgd层级。一般来说，最上部层级14中的一或多个将对应于sgd层级。在一些实施例中，sgd层级的数目将在至少1至约10范围内。如果利用多个导电层级作为sgd层级，那么导电层级可彼此电耦合(联合在一起)以并入到长沟道sgd装置中。
35.可存在任何合适数目的字线/存储器单元层级24。举例来说，在一些实施例中，可存在8个存储器单元层级、16个存储器单元层级、32个存储器单元层级、64个存储器单元层级、512个存储器单元层级、1024个存储器单元层级等。竖直堆叠12示意性地指示为向下延伸超过堆叠的所说明区，以指示可存在比图5的图式中具体说明的层级更多的竖直堆叠的层级。
36.源极结构28可包括任何合适的组合物，且在一些实施例中可包括在含金属材料(具有包含钨、硅化钨、钛等中的一或多个的实例含金属材料)上方的导电掺杂半导体材料(例如，导电掺杂硅)。
37.源极结构28展示为由基底30支撑。基底30可包括半导体材料；且可例如包括单晶硅，主要由单晶硅组成，或由单晶硅组成。基底30可称作半导体衬底。术语“半导体衬底”意指包括半导体材料的任何构造，包含但不限于块状半导体材料，例如(单独或在包括其它材料的组合件中的)半导体晶片，以及(单独或在包括其它材料的组合件中的)半导体材料层。术语“衬底”是指任何支撑结构，包含但不限于上文描述的半导体衬底。在一些应用中，基底30可对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含例如耐火金属材料、阻隔材料、扩散材料、绝缘体材料等中的一或多种。
38.在一些实施例中，在基底30与源极结构28之间提供间隙以指示可在基底30与源极结构28之间提供额外材料、组件等。
39.基底30展示为具有水平延伸的上部表面31。
40.单元材料柱32展示为竖直延伸穿过堆叠12。单元材料柱32可被视为表示大量基本上相同的单元材料柱，其中术语“基本上相同”意指在制造和测量的合理公差内是相同的。柱32可按严密封装布置来配置，例如密排六方(hcp)布置。可存在数百个、数千个、数百万个、数十万个等延伸穿过堆叠12的单元材料柱32。
41.竖直延伸的柱32可相对于基底30的水平延伸的上部表面31以任何合适的角度延伸。在一些实施例中，柱32可相对于水平延伸的表面31正交或至少基本上正交，其中术语“基本上正交”意指在制造和测量的合理公差内正交。在一些实施例中，柱32可在相对于基底30的水平延伸的表面31的约
±
15
°
的正交内延伸。
42.柱32包括绝缘芯材料34、沟道材料36、隧穿材料38、电荷存储材料40和电荷阻挡材料42。
43.用点画展示沟道材料36以辅助读者识别沟道材料。沟道材料36包括半导体材料。半导体材料可包括任何合适的组合物；且在一些实施例中可包括以下各项中的一或多个、主要由其组成或由其组成：硅、锗、iii/v半导体材料(例如，磷化镓)、半导体氧化物等；其中术语iii/v半导体材料是指包括选自周期表的第iii和第v族(其中第iii和第v族是旧命名
法，且现在称作第13和第15族)的元素的半导体材料。在一些实施例中，半导体材料可包括适当掺杂的硅，主要由适当掺杂的硅组成或由适当掺杂的硅组成。
44.在一些实施例中，沟道材料36可包括未掺杂的半导体材料，例如未掺杂的硅。术语“未掺杂”不必意味着在半导体材料内绝对不存在掺杂剂，而是意味着此类半导体材料内存在的任何掺杂剂的量一般被理解为是微不足道的。举例来说，取决于上下文，未掺杂的硅可理解为包括小于约10
16
原子/cm3、小于约10
15
原子/cm3等的掺杂剂浓度。在一些实施例中，沟道材料36可包括硅，主要由硅组成或由硅组成。在一些实施例中，沟道材料36可包括轻掺杂有适当n型和/或p型掺杂剂(例如，磷、砷、硼等中的一或多个)的硅，其中沟道材料内的掺杂剂的最大总浓度小于或等于约10
18
原子/cm3。
45.沟道材料36内的半导体材料可称作第一半导体材料以将其与集成组合件10内存在的其它半导体材料区分开。
46.沟道材料36可被视为配置为沟道材料柱44。如所展示，柱44可按空心柱配置来配置，其包括横向包围空心47的圆柱形壁45。图5a展示沿着图5的线a-a的横截面，且展示沿着俯视横截面配置为环(环形、圆环形、圈环等)的沟道材料柱44的所说明区。此类环可被视为包括横向包围空心47的圆柱形壁45。圆柱形壁具有沿着空心47且直接接触绝缘材料34的内部表面49，且具有直接接触隧穿材料38的外部表面51。圆柱形壁在内部壁49与外部壁51之间具有横向厚度t。此类横向厚度可具有任何合适的尺寸，且在一些实施例中可具有在约4nm至约30nm范围内的尺寸。
47.尽管沟道材料柱44展示为配置为“空心沟道配置”，但在其它实施例中，柱44可配置为实心柱而非空心柱。
48.隧穿材料38(也称作栅极介电材料)可包括任何合适的组合物，且在一些实施例中可包括二氧化硅、氧化铝、二氧化铪、氧化锆等中的一或多个。
49.电荷储存材料40可包括任何合适的组合物，且在一些实施例中可包括浮动栅极材料(例如，多晶硅)或电荷捕获材料(例如，氮化硅、氮氧化硅、导电纳米点等中的一或多个)。
50.电荷阻挡材料42可包括任何合适的组合物，且在一些实施例中可包括二氧化硅、氧化铝、氧化铪、氧化锆等中的一或多个。
51.sgs装置46展示为与图5的侧视图中的沟道材料柱44的下部区相关联。此外，沟道材料柱44展示为与源极结构28电耦合。存储器单元48沿着存储器单元层级24，且sgd装置50沿着sgd层级26。
52.存储器单元48中的每一个包括半导体材料(沟道材料)36的区，且包括导电层级14的区(控制栅极区)。未由存储器单元48包括的导电层级的区可被视为字线区(或布线区)，其将控制栅极区与驱动器电路系统和/或与其它合适的电路系统耦合。存储器单元48除包括沟道材料36以外，还包括单元材料38、40、42和20。
53.存储器单元48竖直堆叠在一起。
54.在操作中，电荷存储材料40可配置成将信息存储在存储器单元50中。存储在个别存储器单元中的信息的值(其中术语“值”表示一个位或多个位)可基于存储在电荷存储区中的电荷量(例如，电子的数目)。可至少部分地基于施加于栅极的电压的值和/或基于施加于沟道的电压的值来控制(例如，增大或减小)个别电荷存储区内的电荷量。
55.隧穿材料38可配置成允许电荷(例如，电子)在电荷存储材料40与沟道材料36之间
的所要隧穿(例如，运输)。隧穿材料38可配置(即，工程化)成实现选定的标准，例如但不限于等效氧化物厚度(eot)。eot在代表性物理厚度方面对隧穿区的电性质(例如，电容)进行量化。举例来说，eot可定义为在忽略泄漏电流和可靠性考虑因素的情况下具有与给定电介质相同的电容密度将需要的理论二氧化硅层的厚度。
56.电荷阻挡材料42邻近于电荷存储材料40，且可提供用以阻挡电荷沿着导电层级14从电荷存储材料40流动到栅极的机构。
57.介电阻隔材料20沿着导电层级14提供于电荷阻挡材料42与相关联栅极之间，且可用于抑制电子从栅极朝向电荷存储材料40的返向隧穿。
58.第二半导体材料52在单元材料柱32上方，且直接接触沟道材料柱44的上部区。在所说明的实施例中，第二半导体材料52直接接触沟道材料柱44的上部表面53。在一些实施例中，第二半导体材料52可被视为配置为半导体材料插塞66。
59.在一些实施例中，第一半导体材料36和第二半导体材料52包括彼此相同的组合物。举例来说，第一半导体材料36和第二半导体材料52可都包括硅。第二半导体材料52内的硅可呈任何合适的相，且在一些实施例中可处于非晶相和多晶相中的一个或两个中。
60.第二半导体材料52具有比第一半导体材料36(即，沟道材料)更高的掺杂剂浓度。在一些实施例中，第二半导体材料52可包括具有大于或等于约10
20
原子/cm3、大于或等于约10
21
原子/cm3等的一或多种合适的n型和/或p型掺杂剂(例如，磷、硼、砷等)的总掺杂剂浓度的硅。
61.第一半导体材料36和第二半导体材料52沿着界面区54彼此接合。在图5的所说明实施例中，此类界面区与沟道材料柱44的上部表面53共同延伸。
62.界面区54在sgd层级26上方。
63.在操作中，可利用由sgs和sgd装置(46和50)建立的gidl对存储器单元48进行块擦除。在传统的nand存储器配置中可能遇到的困难是，在沟道材料柱内沿着沟道材料的上部区可能存在掺杂剂梯度，其中此类梯度为用于gidl产生的次优掺杂剂分布。实际上，期望在整个沟道材料36中具有对应于均匀且一致的掺杂剂浓度的掺杂剂分布，且在低掺杂剂浓度半导体材料36与高掺杂剂浓度半导体材料52之间具有突变界面。图5的结构可具有所要掺杂剂分布。在下文参考图7a和7b更详细地描述低掺杂剂浓度半导体材料与高掺杂剂半导体材料之间的突变界面的概念。
64.仍参考图5，第一导电互连件54提供于半导体材料52上方且与半导体材料52电耦合。第二导电互连件56提供于第一导电互连件54上方且与第一导电互连件54电耦合。位线(数字线、感测线等)58提供于互连件56上且与互连件56电耦合。因此，位线58通过半导体材料52以及互连件54和56与沟道材料36电耦合。
65.位线58可相对于图5的横截面图在页内和页外延伸。
66.互连件54和56分别包括导电材料60和62。材料60和62可包括任何合适的导电组合物，例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多个。在一些实施例中，材料60和62都可为含金属材料(例如，可包括钨、钛、氮化钨、氮化钛等中的一或多个)。材料60和62可在组成上彼此相同，或可在组成上相对于彼此不同。
67.图6展示具有沟道材料柱44的沟道材料36上方的第二半导体材料52的集成组合件
的另一实施例。沿着图6的线a-a的俯视横截面图将与图5a相同。
68.图6展示仅填充空心47的下部区64的绝缘材料(介电材料)34。半导体材料插塞66的半导体材料52延伸到空心的上部区68中。
69.第一半导体材料36与第二半导体材料52之间的界面区54包含上部表面53的一部分，且包含空心47的上部区68内的圆柱形壁45的内部表面49的一部分。
70.在所展示的实施例中，半导体材料插塞66配置成包含延伸到最上部表面64的锥形侧壁67。在一些实施例中，沟道材料柱44可被视为沿着图6的横截面具有第一橫向宽度w1，且插塞66的最上部表面64可被视为沿着横截面具有第二橫向宽度w2，其中第二橫向宽度大于第一橫向宽度。在一些实施例中，第二橫向宽度可足够大，使得可省略图5的互连件54，且实际上仅互连件56在插塞66与位线58之间延伸(如所展示)。
71.插塞66展示为直接抵靠沟道材料柱44的最上部表面53的一部分，且材料22直接抵靠沟道材料柱的最上部表面53的另一部分。在其它实施例中，插塞66可完全跨沟道材料柱的最上部表面53延伸或可能不会跨沟道材料柱的最上部表面53中的任一个延伸。
72.空心47的上部区68可具有任何合适的竖直尺寸d，且在一些实施例中可具有至少约20nm、至少约40nm等的竖直尺寸。
73.在一些实施例中，图5和6的组合件的优势是，掺杂剂从第二半导体材料52到第一半导体材料36中(即，从重掺杂导电互连件材料52到未掺杂或轻掺杂沟道材料36中)的互混将极少(如果存在的话)。图7a和7b示意性说明掺杂剂极少或不存在从重掺杂材料52到沟道材料36中的互混的实例实施例。
74.图7a展示具有邻近于空心47的上部部分68内的重掺杂半导体材料52的沟道材料36(用点画说明)的图6的构造的区。隧穿材料38展示为在沟道材料36的与重掺杂半导体材料52相对的侧上。沟道材料36在材料52与38之间具有横向厚度t，其中实例横向厚度t在大于或等于约4nm到小于或等于约30nm范围内。图7a可被视为说明不存在掺杂剂从重掺杂材料52到沟道材料36中的互混的实施例。因此，界面区54仅为材料52与36之间的边界。
75.相反，图7b说明类似于图7a的配置的配置，但其中极少存在掺杂剂从材料52到材料36中的混合，且因此其中界面区54延伸距离x到沟道材料36中。距离x小于包括沟道材料36的圆柱形壁45的完全横向厚度t，且在一些实施例中，可小于或等于横向厚度t的约50％、小于或等于此横向厚度的约20％、小于或等于此横向厚度的约10％、小于或等于此横向厚度的约5％等。在一些实施例中，掺杂剂从第二半导体材料52到沟道材料36中的任何混合将小于或等于横向厚度t的约三分之一、小于或等于此横向厚度的约四分之一等。在一些实施例中，掺杂剂从第二半导体材料52到第一半导体材料36中的任何混合将延伸小于或等于约20nm到沟道材料中、小于或等于约5nm到沟道材料中、小于或等于约2nm到沟道材料中等。
76.期望极少存在掺杂剂从重掺杂材料52到沟道材料36中的混合，以避免上文所描述的gidl的问题，因为问题与沿着沟道材料36具有次优掺杂剂轮廓的常规配置相关联。可特别期望掺杂剂从重掺杂材料52到沟道材料56中的任何混合不相对于图6的材料52延伸到空心47的上部区68中的实施例跨材料36的横向侧壁完全延伸。相反，在图5的第二材料52跨沟道材料36的上部表面53完全延伸的实施例中，可简单地期望不存在掺杂剂从材料52到沟道材料36中的可检测混合，或将任何混合限制在最上部sgd层级26上方的区中，且优选地限制在延伸小于或等于约10nm到沟道材料36中、小于或等于约5nm到沟道材料中、小于或等于约
2nm到沟道材料中等。
77.图5和6的配置可通过任何合适的处理形成。图8至13描述用于形成图6的配置的实例处理。
78.参考图8，组合件10的区展示于实例处理阶段处。未在图8中展示源极结构28和基底30以便简化图式。
79.组合件10包含交替的第一层级14和第二层级16的堆叠12。第二层级16包括上文所描述的绝缘材料22。第一层级14包括牺牲材料70。牺牲材料70可包括任何合适的组合物；且在一些实施例中可包括氮化硅，主要由氮化硅组成，或由氮化硅组成。材料22可称作第一绝缘材料以将其与其它绝缘材料区分开，且牺牲材料70可称作第一牺牲材料以将其与其它牺牲材料区分开。
80.材料22的厚层72形成于堆叠12上方。在一些实施例中，厚层72可被视为堆叠12的部分。
81.单元材料柱32形成为延伸穿过堆叠12和层72。单元材料柱包括配置为空心圆筒的沟道材料柱44。空心圆筒具有包围空心47的圆柱形侧壁45。绝缘材料34填充空心47的下部区64。在一些实施例中，绝缘材料34可称作第二绝缘材料。
82.单元材料柱32包含在沟道材料36的外部且横向包围沟道材料的区74。区74可包含上文参考图5所描述的隧穿材料、电荷存储材料和电荷阻挡材料。隧穿材料、电荷存储材料和电荷阻挡材料可统称为单元材料。
83.牺牲材料76形成于空心47的上部区68内。牺牲材料76可称作第二牺牲材料。牺牲材料76可包括任何合适的组合物，且在一些实施例中可包括氮化硅、碳(例如，非晶碳)、碳掺杂二氧化硅、金属氧化铝等中的一或多个。
84.平坦化表面73形成为跨层72、柱32和牺牲材料76延伸。平坦化表面73可由包含例如化学机械抛光(cmp)的任何合适的处理形成。在一些实施例中，层72可被视为绝缘层级(第二层级)14的最上部，且因此平坦化表面73可被视为跨第二层级的此最上部延伸。
85.参考图9，额外绝缘材料22形成于层72上方以增加层72的竖直厚度，且在一些实施例中可被视为跨平坦化表面73(图8)形成。尽管展示与在图8的层72内利用的相同的材料22形成于平坦化表面73上，但在其它实施例中，可在平坦化表面73上形成与在层72内利用的不同的绝缘材料。在一些实施例中，形成于平坦化表面73上方的额外材料可称作第三绝缘材料。
86.在一些实施例中，图9的层72可具有在单元材料柱32上方延伸至少约100nm的距离y的厚度，且在一些实施例中此距离y可在约100nm至约1微米(μm)范围内。
87.去除图8的牺牲材料70且用导电材料18替换以形成上文参考图5和6所描述的导电层级14。尽管未在图9中展示介电阻隔材料20，但应理解，除导电材料18以外，此材料可形成于的层级14内。如果介电阻隔材料在单元材料柱的区74内，那么可去除牺牲材料70(图8)且完全用导电材料18替换。替代地，如果期望沿着层级14形成介电阻隔材料，那么可去除牺牲材料70(图8)且用导电材料18和介电阻隔材料20两者替换(以形成类似于图5中展示的配置的配置)。
88.牺牲材料70(图8)可通过形成穿过堆叠12的狭缝(未展示)以暴露层级14和16的区，且接着相对于其它暴露材料选择性地去除牺牲材料70来移除。随后，适当的材料和/或
前驱体可流入到狭缝中以沿着层级14形成导电材料18(且也可能是介电阻隔材料20)。
89.参考图10，开口78形成为暴露牺牲材料76。开口78可具有对应于尺寸y的深度，且因此可具有约100nm至约1μm范围内的深度。开口78可具有沿着图10的横截面在约50nm至约100nm范围内的底部宽度w3，且可具有沿着图10的横截面在约100nm至约200nm范围内的顶部宽度w2。
90.在所说明的实施例中，开口78的外部边缘落在沟道材料36的上部表面53上。在其它实施例中，开口可具有更窄的底部宽度，使得开口的外部边缘落在牺牲材料76上，或可具有更宽的底部宽度，使得开口的外部边缘落在区74内的单元材料上，或甚至落在区74的外部且落在层72的绝缘材料22内。
91.与开口78的着陆区相关联的柔性在集成组合件10的制造期间可为有利的，因为此可提供公差来补偿在此制造期间可能发生的掩模未对准。
92.参考图11，去除绝缘材料76(图10)以将开口78延伸到由沟道材料柱44的圆柱形壁45限定的空心47内的绝缘材料34的上部表面。
93.参考图12，重掺杂半导体材料52形成于开口78(图11)内，且接着平坦化表面79形成为跨材料22和52延伸。表面79可由包含例如cmp的任何合适的处理形成。
94.图12的材料52配置为类似于上文参考图6所描述的插塞的导电插塞66。
95.参考图13，互连件56和位线58形成于导电插塞66上方。位线58通过互连件56和导电插塞66耦合到沟道材料柱44的沟道材料36。
96.图13的配置可被视为类似于上文参考图6所描述的配置。存储器单元48和sgd装置50与导电层级14相关联，且沿着单元材料柱32的区。
97.在一些实施例中，可在形成半导体材料52之前进行任何高温热处理(例如，利用超过1000℃的温度的热处理)。因此，半导体材料52与36之间的界面将不会经受热应力，这可能会无意地引起掺杂剂从材料52到材料36中的非所要互混。在一些实施例中，可能需要将材料52退火以激活此类材料内的掺杂剂。此类退火可在相对较低温热处理(例如，利用小于或等于约600℃的最高温度的热处理)下进行。在一些实施例中，图12的导电插塞66可暴露于合适的低温热处理，以在基本上不存在掺杂剂从材料52到沟道材料36中的互混的情况下，激活重掺杂半导体材料52内的掺杂剂(例如，磷)。
98.上文所论述的组合件和结构可在集成电路内利用(其中术语“集成电路”意指由半导体衬底支撑的电子电路)；且可并入到电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和专用模块中，且可包含多层、多芯片模块。电子系统可为广泛范围的系统中的任一个：例如摄像机、无线装置、显示器、芯片组、机顶盒、游戏、照明、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等。
99.除非另外指定，否则本文中所描述的各种材料、物质、组合物等可通过现在已知或待开发的任何合适的方法形成，所述方法包含例如原子层沉积(ald)、化学气相沉积(cvd)、物理气相沉积(pvd)等。
100.术语“介电”和“绝缘”可用于描述具有绝缘电性质的材料。所述术语在本公开中被视为同义。在一些情况下利用术语“介电”和在其它情况下利用术语“绝缘”(或“电绝缘”)可能是为了在本公开内提供语言变化以简化所附权利要求书内的前提基础，而非用于指示任
何显著的化学或电气差异。
101.术语“电连接”和“电耦合”都可用于本公开中。所述术语视为同义的。在一些情况下利用一个术语且在其它情况下利用另一术语可能是为了在本公开内提供语言变化以简化所附权利要求书内的前提基础。
102.图式中的各种实施例的特定定向仅出于说明的目的，且在一些应用中，实施例可相对于所展示定向旋转。本文所提供的描述和所附权利要求书涉及在各种特征之间具有所描述关系的任何结构，不管结构是处于图式的特定定向还是相对于此定向旋转。
103.除非另外规定，否则随附说明的横截面视图仅展示横截面平面内的特征而不展示横截面平面后方的材料，以便简化图式。
104.当结构在上文中称作在另一结构“上”、“邻近于”另一结构或“抵靠”另一结构时，所述结构可直接在另一结构上或还可能存在中介结构。相比之下，当结构称作“直接在另一结构上”、“直接邻近于另一结构”或“直接抵靠另一结构”时，不存在介入结构。术语“直接在
……
下方”、“直接在
……
上方”等并不指示直接物理接触(除非以其它方式明确地陈述)，而是替代地指示直立对准。
105.结构(例如，层、材料等)可称作“竖直延伸”，以指示结构通常从底层基底(例如，衬底)朝上延伸。竖直延伸的结构可相对于或不相对于基底的上部表面基本上正交延伸。
106.一些实施例包含一种集成组合件，其具有竖直延伸穿过交替的导电层级和绝缘层级的堆叠的沟道材料柱。所述沟道材料柱包含第一半导体材料。第二半导体材料直接抵靠沟道材料柱的上部区。第二半导体材料具有比第一半导体材料更高的掺杂剂浓度且沿着突变界面区接合到第一半导体材料，使得极少或不存在掺杂剂从第二半导体材料到第一半导体材料中的混合。
107.一些实施例包含一种集成组合件，其包括竖直延伸穿过交替的导电层级和绝缘层级的堆叠的沟道材料柱。沟道材料柱包括第一半导体材料。沟道材料柱具有包括横向包围空心的圆柱形壁的空心柱配置。圆柱形壁具有沿着空心的内部表面，且具有横向厚度。介电材料填充空心的下部区。空心的上部区位于所述下部区上方。半导体材料插塞在堆叠上方且延伸到空心的上部区中。半导体材料插塞包括第二半导体材料。半导体材料插塞的第二半导体材料沿着空心的上部区直接抵靠圆柱形壁的内部表面。第二半导体材料具有比第一半导体材料更高的掺杂剂浓度。掺杂剂从第二半导体材料到第一半导体材料中的任何互混延伸小于圆柱形壁的横向厚度。
108.一些实施例包含一种形成集成组合件的方法。堆叠形成为包括交替的第一层级和第二层级。第一层级包括第一牺牲材料，且第二层级包括第一绝缘材料。柱形成为延伸穿过堆叠。柱包含单元材料、沟道材料和第二绝缘材料。沟道材料配置为具有包围空心的圆柱形侧壁的空心圆筒。第二绝缘材料填充空心的下部区。单元材料横向包围空心圆筒。在空心圆筒的上部区内形成第二牺牲材料。用导电材料替换第一层级的第一牺牲材料中的至少一些。平坦化表面形成为跨第二层级的最上部、跨柱且跨第二牺牲材料延伸。在平坦化表面上方形成第三绝缘材料。开口形成为延伸穿过第三绝缘材料到第二牺牲材料。去除第二牺牲材料以将开口延伸到第二绝缘材料的上部表面。在延伸的开口内形成导电插塞。导电插塞包括掺杂半导体材料。位线形成为通过导电插塞与柱的沟道材料耦合。
109.根据规定，已就结构和方法特征而言以更具体或更不具体的语言描述了本文中所
公开的主题。然而，应理解，权利要求书不限于所展示和描述的具体特征，这是因为本文中所公开的构件包括实例实施例。因此，权利要求书具有如书面所说明的整个范围，且应根据等效物原则恰当地进行解释。