一种集成结势垒肖特基二极管的SiCMOSFET及其制作方法

一种集成结势垒肖特基二极管的sic mosfet及其制作方法
技术领域
1.本发明属于功率半导体器件技术领域，具体涉及一种集成结势垒肖特基二极管的sic mosfet及其制作方法。


背景技术：

2.功率半导体器件作为电力电子系统中的核心元件，自上世纪70年代发明以来，一直作为生产和生活中不可或缺的重要电子元件。金属氧化物半导体场效应晶体管(mosfet)结构是在20世纪70年代中期发展起来的，与双极型晶体管bjt相比性能有了很大的提升，双极型晶体管结构的主要问题是高压应用时电流增益低，并且由于漂移区的少子注入电荷存储时间较长，导致功率双极型晶体管不能在高频下工作。在感性负载应用时，硬开关过程会导致破坏性失效。在器件应用这一方面，用电压控制器件代替电流控制可以规避这一问题，mosfet栅结构输入阻抗高，驱动简单，高频领域开关性能优越，可以承受高压大电流，因而发展为现代电力电子电路中的核心电子元器件之一，被广泛应用于交通、通信、家用电器及航空航天各个领域，mosfet的运用也极大地改善了电力电子系统的性能。
3.在过去的几十年里，硅功率器件的性能得到了显著的提升，然而，这些器件正在接近由硅的基本材料特性所限定的性能极限，进一步性能的提升只有通过迁移到更强大的半导体材料，碳化硅(sic)是一种有着优异物理特性和电气性能的宽禁带半导体材料，适合作为高电压、低损耗功率器件的衬底材料。将sic材料应用于功率mosfet器件中必定会进一步提升各项性能，让器件在实际应用中发挥更大的作用。
4.近些年来，sic mosfet已经成功商用，并表现出优良的性能，在一些应用场合中，sic mosfet的性能已经可以与si基igbt相比拟，但在一些关键参数上仍有优化的空间，特别是如何进一步减小导通电阻rds,on，减小栅电极与漏电极间电荷qgd以及栅电极与漏电极间电容cgd，从而改善器件的高频品质因数(hf-fom)。在性能上通过优化阈值电压和提高正向阻断电压来获得更好的器件性能。图1为传统平面栅sic mosfet半元胞结构示意图。当sic mosfet应用于感性负载电路中，通常需要在电路中并联一个续流二极管，当感性负载的电流突然增大或减小时，负载两端会产生突变电压，这将有可能破坏器件或其他元件，当配合续流二极管使用时，负载电流可以平缓的变化，从而避免电压的突变，对器件起到一定的保护作用，但由于sic mosfet的寄生体二极管存在严重的双极退化现象、开启时压降较大以及在关断时存在严重的反向恢复现象，这将不可避免的增大器件的开关损耗，所以sic mosfet的寄生体二极管不适合作为续流二极管使用，因此，通常会在电路中并联一个续流二极管，虽然该续流二极管避免了sic mosfet的寄生体二极管问题，但也会额外的增加设计成本，并且外部并联的续流二极管与sic mosfet之间存在金属互连问题，这会导致器件的可靠性降低，电容和开关损耗也会增大。正因为存在上述问题，所以尝试在sic mosfet内部集成一个二极管来实现这一功能，既避免了寄生体二极管问题，又不用在器件外部单独并联一个续流二极管，由于肖特基势垒二极管(sbd)的开启压降较低，且反向恢复过程非常短，所以通常选择集成sbd来实现续流二极管的作用，但sbd存在一个较为严重的问题，就是
在高反向偏压下由于肖特基势垒下降所导致的相对较大的反向漏电流，这将导致一个难以忽略的关态损耗，所以需要集成一种新型的二极管来改善这一问题。


技术实现要素：

5.本发明所要解决的技术问题是针对现有技术存在的问题，提供一种集成结势垒肖特基二极管的sic mosfet及其制作方法。本发明通过在sic mosfet的源极金属接触区三维y方向上集成一个结势垒肖特基二极管，可以在不增加sic mosfet元胞宽度的同时，有效的改善寄生体二极管的正向开启压降过大和反向恢复时间过长等问题。且与集成sbd相比，集成结势垒肖特基二极管具有更小的反向漏电流。通过三维y方向上n 与p 的间隔分布，在sic mosfet的源极引入了镇流电阻，提高器件的热稳定性，有效改善器件在实际应用中的可靠性。
6.为解决上述技术问题，本发明实施例提供一种集成结势垒肖特基二极管的sic mosfet，以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为x轴方向、器件垂直方向为y轴方向、器件纵向方向即第三维方向为z轴方向，其半元胞结构包括：沿z轴方向，从下至上依次层叠设置的背部漏极金属10、n型衬底层1和n-漂移区2；沿x轴方向，所述n-漂移区2的顶层一侧具有p型基区3，所述p型基区3的顶层一侧具有侧面相互接触的n 源区4和p 源区5，所述p 源区5靠近所述n-漂移区2的侧面设置；沿y轴方向，所述n-漂移区2的顶层具有间隔式分布的所述p型基区3，所述p型基区3的顶层具有侧面相互接触的n 源区4和p 源区5，且所述p 源区5位于所述n 源区4的两侧；
7.沿z轴方向，所述n-漂移区2的第一部分、所述n 源区4的第一部分和所述p型基区3上具有栅结构，部分p 源区5、沿y轴方向上分布的p 源区5之间的n 源区4的第二部分以及沿y轴方向上分布的p型基区3之间的所述n-漂移区2的第二部分上具有源极金属9，所述源极金属9和所述栅结构之间具有介质层8；
8.沿y轴方向，所述源极金属9与n 源区4和p 源区5形成欧姆接触，所述源极金属9与所述n-漂移区2形成肖特基接触，在其内部集成了一个结势垒肖特基二极管。
9.在上述技术方案的基础上，本发明还可以做如下改进。
10.进一步的，所述栅结构下方的n 源区4的掺杂浓度低于所述源极金属9下方的n 源区4的掺杂浓度。
11.进一步的，所述p 源区5的结深与所述p型基区3的结深相同。
12.进一步的，所述n-漂移区2的顶层还具有载流子存储层11，所述载流子存储层11的掺杂浓度高于所述n-漂移区2的掺杂浓度，所述载流子存储层11的结深大于或小于所述p型基区3的结深。
13.为解决上述技术问题，本发明实施例提供一种集成结势垒肖特基二极管的sic mosfet，以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为x轴方向、器件垂直方向为y轴方向、器件纵向方向即第三维方向为z轴方向，其半元胞结构包括：沿z轴方向，从下至上依次层叠设置的背部漏极金属10、n型衬底层1和n-漂移区2；沿x轴方向，所述n-漂移区2的顶层一侧具有p型基区3，所述p型基区3的顶层一侧具有侧面相互接触的n-区12和p 源区5，所述p 源区5靠近所述n-漂移区2的侧面设置；沿y轴方向，所述n-漂移区2的顶层具有间隔式分布的所述p型基区3，所述p型基区3的顶层具有侧面相互接触的n 源区
4和p 源区5，所述p 源区5位于所述n 源区4的两侧，且所述p 源区5之间还具有n-区12；
14.沿z轴方向，所述n-漂移区2的第一部分、所述n-区12的第一部分和所述p型基区3上具有栅结构，部分p 源区5、沿y轴方向上分布的p 源区5之间的n-区12的第二部分、沿y轴方向上分布的p型基区3之间的所述n-漂移区2的第二部分以及n 源区4上具有源极金属9，所述源极金属9和所述栅结构之间具有介质层8；
15.沿y轴方向，所述源极金属9与n 源区4和p 源区5形成欧姆接触，所述源极金属9与所述n-漂移区2形成肖特基接触，在其内部集成了一个结势垒肖特基二极管。
16.进一步的，所述栅结构包括由下至上依次层叠设置的栅氧化层6和栅电极7。
17.进一步的，所述栅电极7为金属栅电极或多晶硅栅电极。
18.进一步的，器件所用的半导体材料还可以为sic、si、ge、gan、金刚石和氧化镓中的任意一种或多种。
19.进一步的，所述源极金属9采用钛、镍、铜或铝。
20.为解决上述技术问题，本发明实施例提供一种上述的集成结势垒肖特基二极管的sic mosfet的制作方法，包括以下步骤：
21.步骤1：选取n型重掺杂单晶碳化硅片作为器件的n型衬底层1；
22.步骤2：采用外延工艺，在n型重掺杂单晶碳化硅片上形成n-漂移区2；
23.步骤3：采用光刻工艺并通过多次离子注入p型杂质形成p型基区3；
24.步骤4：采用氧化自对准工艺并通过多次离子注入n型杂质形成n 源区4；
25.步骤5：采用光刻工艺并通过多次离子注入p型杂质形成p 源区5；
26.步骤6：通过氧化工艺形成栅氧化层6，并在栅氧化层6上淀积一层多晶作为栅电极7；
27.步骤7：通过刻蚀工艺将部分多晶和栅氧化层刻蚀掉，形成栅结构，并淀积一层介质层8覆盖在多晶上；
28.步骤8：通过光刻工艺在器件正面开出源极金属孔，并溅射一层金属作为源极金属9；
29.步骤9：翻转器件，在背面溅射一层金属作为漏极金属10。
30.进一步的，还包括步骤：通过多次离子注入n型杂质在所述n-漂移区2的顶层形成载流子存储层(csl)11。
31.本发明的工作原理是：在不增加sic mosfet元胞宽度的同时，在三维y方向上集成一个结势垒肖特基二极管，有效改善sic mosfet寄生体二极管的正向开启压降过大和反向恢复时间过长等问题，从而满足实际使用中的电路设计需求，降低电路设计成本，避免由于金属互连问题导致的器件的可靠性降低、电容和开关损耗的增大等问题。
32.在感性负载电路中，当栅电压大于器件阈值电压时，sic mosfet处于导通状态，漏极接高电位、源极接低电位时，n 源区4的电子电流经过沟道流向jfet区并在n-漂移区2中扩展开来，导通时器件会对感性负载电路中的电感进行充电，电感上会储存一定量电荷。当栅电压小于器件阈值电压变为0时，sic mosfet处于关断状态，负载电流要通过续流二极管进行续流，此时续流二极管是正向偏置的，由于在sic mosfet的三维y方向上集成一个结势垒肖特基二极管，该结势垒肖特基二极管的正向压降较低，可以很好的抑制寄生体二极管的电活性，负载电流就可以在集成的结势垒肖特基二极管中流动进行续流。当器件再次开
启时，负载电流要流向sic mosfet，此时流向结势垒肖特基二极管的负载电流会减小，由于结势垒肖特基二极管的反向恢复时间很短，对器件的开关速度影响很小，从而改善了sic mosfet的开关特性。
33.本发明的有益效果表现在几乎不影响sic mosfet性能的同时，通过在sic mosfet的三维y方向上集成一个结势垒肖特基二极管，有效的改善寄生体二极管的正向开启压降过大和反向恢复时间过长等问题。并且与内部集成sbd相比，集成的结势垒肖特基二极管具有更小的反向漏电流。
34.此外，本发明在三维y方向上集成结势垒肖特基二极管的方式不需要额外增加有源区面积，只是通过特殊的版图设计处理在源极金属接触区形成了一个结势垒肖特基二极管，降低了芯片的成本。同时这种设计方法不需要增加额外的光刻版，也不会使制造工艺复杂化。并且在三维y方向上集成结势垒肖特基二极管的方式集成度更高，不会增加源极金属接触区宽度，同时能够保证形成良好的欧姆接触和肖特基接触。通过三维y方向n 与p 的间隔分布，器件导通时，电流需要先沿n 源区4的y轴方向流动，再通过y方向上p 源区5之间的条状结构的n 源区4到达源极金属9，因此在sic mosfet的源极引入了镇流电阻，提高器件的热稳定性，有效改善器件在实际应用中的可靠性。
附图说明
35.图1为传统平面栅sic mosfet的半元胞结构示意图；
36.图2为本发明第一实施例的一种集成结势垒肖特基二极管的sic mosfet的半元胞结构示意图；
37.图3为本发明第二实施例的一种集成结势垒肖特基二极管的sic mosfet的半元胞结构示意图；
38.图4为本发明第三实施例的一种集成结势垒肖特基二极管的sic mosfet的半元胞结构示意图；
39.图5为本发明第四实施例的一种集成结势垒肖特基二极管的sic mosfet的半元胞结构示意图；
40.图6为本发明第五实施例的一种集成结势垒肖特基二极管的sic mosfet的半元胞结构示意图；
41.图7-图14为本发明第六实施例的一种集成结势垒肖特基二极管的sic mosfet的制作方法的工艺流程示意图；
42.图15-图17为本发明第七实施例的一种集成结势垒肖特基二极管的sic mosfet的制作方法的工艺流程示意图。
43.附图中，各标号所代表的部件列表如下：
44.1、n型衬底层，2、n-漂移区，3、p型基区，4、n 源区，5、p 源区，6、栅氧化层，7、栅电极，8、介质层，9、源极金属，10、背部漏极金属，11、载流子存储层，12、n-区。
具体实施方式
45.以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
46.如图2所示，本发明第一实施例提供的一种集成结势垒肖特基二极管的sic mosfet，以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为x轴方向、器件垂直方向为y轴方向、器件纵向方向即第三维方向为z轴方向，其半元胞结构包括：沿z轴方向，从下至上依次层叠设置的背部漏极金属10、n型衬底层1和n-漂移区2；沿x轴方向，所述n-漂移区2的顶层一侧具有p型基区3，所述p型基区3的顶层一侧具有侧面相互接触的n 源区4和p 源区5，所述p 源区5靠近所述n-漂移区2的侧面设置；沿y轴方向，所述n-漂移区2的顶层具有间隔式分布的所述p型基区3，所述p型基区3的顶层具有侧面相互接触的n 源区4和p 源区5，且所述p 源区5位于所述n 源区4的两侧；
47.沿z轴方向，所述n-漂移区2的第一部分、所述n 源区4的第一部分和所述p型基区3上具有栅结构，部分p 源区5、沿y轴方向上分布的p 源区5之间的n 源区4的第二部分以及沿y轴方向上分布的p型基区3之间的所述n-漂移区2的第二部分上具有源极金属9，所述源极金属9和所述栅结构之间具有介质层8；
48.沿y轴方向，所述源极金属9与n 源区4和p 源区5形成欧姆接触，所述源极金属9与所述n-漂移区2形成肖特基接触，在其内部集成了一个结势垒肖特基二极管。
49.上述实施例中，器件所用的半导体材料选用sic。此外，器件所用的半导体材料也可为sic、si、ge、gan、金刚石和氧化镓中的任意一种或多种。
50.可选地，所述栅结构下方的n 源区4的掺杂浓度低于所述源极金属9下方的n 源区4的掺杂浓度。
51.如图3所示，本发明第二实施例提供的一种集成结势垒肖特基二极管的sic mosfet，是在第一实施例的基础上，在所述n-漂移区2的顶层还设置载流子存储层(csl)11，所述载流子存储层11的掺杂浓度高于所述n-漂移区2的掺杂浓度，所述载流子存储层11的结深大于或小于所述p型基区3的结深。
52.上述实施例中，由于形成了一个比n-漂移区2掺杂浓度更高的载流子存储层(csl)11，这将降低sic mosfet的导通电阻，进一步优化sic mosfet的正向导通特性。
53.如图4所示，本发明第三实施例提供的一种集成结势垒肖特基二极管的sic mosfet，是在第一实施例的基础上，使所述p 源区5的结深与所述p型基区3的结深相同。
54.如图5所示，本发明第四实施例提供的一种集成结势垒肖特基二极管的sic mosfet，是在第三实施例的基础上，在所述n-漂移区2的顶层还设置载流子存储层11，所述载流子存储层11的掺杂浓度高于所述n-漂移区2的掺杂浓度，所述载流子存储层11的结深大于或小于所述p型基区3的结深。
55.如图6所示，本发明第五实施例提供的一种集成结势垒肖特基二极管的sic mosfet，以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为x轴方向、器件垂直方向为y轴方向、器件纵向方向即第三维方向为z轴方向，其半元胞结构包括：沿z轴方向，从下至上依次层叠设置的背部漏极金属10、n型衬底层1和n-漂移区2；沿x轴方向，所述n-漂移区2的顶层一侧具有p型基区3，所述p型基区3的顶层一侧具有侧面相互接触的n-区12和p 源区5，所述p 源区5靠近所述n-漂移区2的侧面设置；沿y轴方向，所述n-漂移区2的顶层具有间隔式分布的所述p型基区3，所述p型基区3的顶层具有侧面相互接触的n 源区4和p 源区5，所述p 源区5位于所述n 源区4的两侧，且所述p 源区5之间还具有n-区12；
56.沿z轴方向，所述n-漂移区2的第一部分、所述n-区12的第一部分和所述p型基区3
上具有栅结构，部分p 源区5、沿y轴方向上分布的p 源区5之间的n-区12的第二部分、沿y轴方向上分布的p型基区3之间的所述n-漂移区2的第二部分以及n 源区4上具有源极金属9，所述源极金属9和所述栅结构之间具有介质层8；
57.沿y轴方向，所述源极金属9与n 源区4和p 源区5形成欧姆接触，所述源极金属9与所述n-漂移区2形成肖特基接触，在其内部集成了一个结势垒肖特基二极管。
58.上述实施例在有源区引入了一个镇流电阻和jfet结构，高浓度的n 注入区域保证了良好的欧姆接触，低浓度的n-注入区域在源极区域引入了一个镇流电阻，有助于减小高压状态下的电流密度。同时，低浓度的n-注入区域与两侧的p 注入区域形成了jfet，jfet区域在正向导通时，由于电压较低，耗尽区宽度较窄，不会对电流流通产生影响。而在发生短路时，由于电源电压直接作用在sic mosfet的源漏两端，导致p注入区域电势非常高，耗尽区宽度较宽，jfet区被夹断，饱和电流密度大幅度下降，从而提高器件的短路鲁棒性。
59.可选地，所述栅结构包括由下至上依次层叠设置的栅氧化层6和栅电极7。
60.可选地，所述栅电极7为金属栅电极或多晶硅栅电极。
61.可选地，所述源极金属9采用钛、镍、铜或铝。
62.如图7-14所示，本发明第六实施例提供一种集成结势垒肖特基二极管的sic mosfet的制作方法，包括以下步骤：
63.步骤1：选取一定厚度的n型重掺杂单晶碳化硅片作为器件的n型衬底层1；
64.步骤2：在一定厚度的n型重掺杂单晶碳化硅片上通过外延工艺形成n-漂移区2；
65.步骤3：低温下，通过pecvd淀积一层sio2薄膜；高温下，通过lpcvd淀积一层多晶，作为离子注入时的掩膜，其厚度要大于sio2薄膜；
66.步骤4：通过光刻工艺开出p型基区3的离子注入窗口，并在一定靶温、不同能量和剂量下，通过多次离子注入p型杂质形成p型基区3，如图7所示；
67.步骤5：一定温度下，通过氧化自对准工艺确定n 源区4的离子注入窗口；
68.步骤6：在一定靶温、不同能量和剂量下，通过多次离子注入n型杂质形成n 源区4，如图8所示；
69.步骤7：低温下，通过pecvd淀积一层sio2薄膜；高温下，通过lpcvd淀积一层多晶，作为离子注入时的掩膜，其厚度要大于sio2薄膜的厚度；
70.步骤8：通过光刻工艺开出p 源区5的离子注入窗口，在一定靶温、不同能量和剂量下，通过多次离子注入p型杂质形成p 源区5，如图9所示；
71.步骤9：在圆片表面溅射一层碳膜，在一定的条件下对圆片进行高温退火；
72.步骤10：在高温下，通过氧化工艺形成栅氧化层6，如图10所示，并在栅氧化层6上淀积一层多晶作为栅电极7，如图11所示；
73.步骤11：通过刻蚀工艺将部分多晶和栅氧化层刻蚀掉，形成栅结构，如图12所示，并淀积一层介质层8覆盖在多晶上；
74.步骤12：通过光刻工艺在圆片正面开出源极金属孔，并溅射一层金属作为源极金属9，如图13所示；
75.步骤13：翻转圆片，在背面溅射一层金属作为漏极金属10，如图14所示。
76.可选地，在一定靶温、不同能量和剂量下，通过多次离子注入n型杂质在所述n-漂移区2的顶层形成载流子存储层(csl)层11。
77.如图15-17所示，本发明第七实施例提供一种集成结势垒肖特基二极管的sic mosfet的制作方法，其工艺步骤1-5、步骤7-13与实施例1相同，不同工艺步骤为：
78.步骤6-1：在一定靶温、不同能量和剂量下，通过多次离子注入n型杂质形成n 源区4，n 源区4的注入区域如图15所示；
79.步骤6-2：低温下，通过pecvd淀积一层sio2薄膜；高温下，通过lpcvd淀积一层多晶，作为离子注入时的掩膜，其厚度要大于sio2薄膜；
80.步骤6-3：通过光刻工艺开出n-区12的离子注入窗口，并在一定靶温、不同能量和剂量下，通过多次离子注入n型杂质形成n-区12，如图16所示；
81.本实施例形成的一种集成结势垒肖特基二极管的sic mosfet的半元胞结构如图17所示，其在有源区引入了一个镇流电阻和jfet结构，高浓度的n 注入区域保证了良好的欧姆接触，低浓度的n-注入区域在源极区域引入了一个镇流电阻，有助于减小高压状态下的电流密度。同时，低浓度的n-注入区域与两侧的p 注入区域形成了jfet，jfet区域在正向导通时，由于电压较低，耗尽区宽度较窄，不会对电流流通产生影响。而在发生短路时，由于电源电压直接作用在sic mosfet的源漏两端，导致p注入区域电势非常高，耗尽区宽度较宽，jfet区被夹断，饱和电流密度大幅度下降，从而提高器件的短路鲁棒性。
82.本发明可以在几乎不影响sic mosfet性能的同时，在器件中集成结势垒肖特基二极管，满足实际使用中的电路设计需求，降低电路设计成本，避免由于金属互连问题导致的器件的可靠性降低、电容和开关损耗的增大的问题。
83.在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
84.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
85.在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
86.在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
87.在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特
点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
88.以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。