包含氮化硅应力补偿区的半导体管芯及其制造方法与流程

包含氮化硅应力补偿区的半导体管芯及其制造方法
1.相关申请
2.本专利申请要求2020年3月2日提交的美国非临时专利申请序列号16/806,087的优先权的权益，该专利申请的全部内容以引用的方式并入本文。
技术领域
3.本公开整体涉及半导体器件领域，尤其涉及用于减小半导体管芯翘曲的氮化硅应力补偿区及其制造方法。


背景技术：

4.包括每个单元具有一个位的三维竖直nand串的三维存储器器件在t.endoh等人的名称为“novel ultra high density memory with a stacked-surrounding gate transistor(s-sgt)structured cell(具有堆叠的围绕栅极晶体管(s-sgt)结构化单元的新型超高密度存储器)”，iedm proc.(2001)33-36的文章中公开。


技术实现要素：

5.根据本公开的一个方面，提供一种半导体结构，该半导体结构包括第一半导体管芯。该第一半导体管芯包括：第一衬底；第一半导体器件，该第一半导体器件位于第一衬底上方；第一电介质材料层，该第一电介质材料层位于第一半导体器件上方；第一氮化硅材料部分，该第一氮化硅材料部分嵌入在第一电介质材料层的上部部分内并且将拉伸应力施加到相应周围材料部分；以及第二氮化硅材料部分，该第二氮化硅材料部分嵌入在第一电介质材料层的上部部分内并且将压缩应力施加到相应周围材料部分。
6.根据本公开的另一方面，一种形成半导体结构的方法，该方法包括：在第一衬底上方形成第一半导体器件；在第一半导体器件上方形成第一电介质材料层；在第一电介质材料层中形成竖直凹陷部，使得竖直凹陷部中的每个竖直凹陷部从第一电介质材料层的最顶表面朝向第一衬底竖直地延伸；在竖直凹陷部中的每个竖直凹陷部中形成氮化硅材料部分；以及用激光束局部照射该氮化硅材料部分的第二子集。未用激光束照射的氮化硅材料部分的第一子集包括将拉伸应力施加到相应周围材料部分的第一氮化硅材料部分，并且用激光束照射的氮化硅材料部分的第二子集包括将压缩应力施加到相应周围材料部分的第二氮化硅材料部分。
附图说明
7.图1a是根据本公开的第一实施方案的在形成第一电介质材料层之后的包括第一半导体管芯的第一示例性结构的俯视图。
8.图1b和1c是沿图1a的第一示例性结构的竖直平面b-b’截取的竖直剖面图的不同放大图。
9.图2a是根据本公开的第一实施方案的在形成竖直凹陷部之后的第一示例性结构
的俯视图。
10.图2b是沿图2a的第一示例性结构的竖直平面b-b'截取的竖直剖面图。
11.图3a是根据本公开的第一实施方案的在形成压缩应力氮化硅材料层之后的第一示例性结构的俯视图。
12.图3b是沿图3a的第一示例性结构的竖直平面b-b'截取的竖直剖面图。
13.图4a是根据本公开的第一实施方案的在形成压缩应力氮化硅材料条带之后的第一示例性结构的俯视图。
14.图4b是沿图4a的第一示例性结构的竖直平面b-b'截取的竖直剖面图。
15.图5a是根据本公开的第一实施方案的在将压缩应力氮化硅材料条带的子集转换为拉伸应力氮化硅材料条带之后的第一示例性结构的俯视图。
16.图5b是沿图5a的第一示例性结构的竖直平面b-b'截取的竖直剖面图。
17.图6a是根据本公开的第一实施方案的在形成第一接合垫之后的第一示例性结构的俯视图。
18.图6b是沿图6a的第一示例性结构的竖直平面b-b'截取的竖直剖面图。
19.图7a是根据本公开的第一实施方案的第二半导体管芯的俯视图。
20.图7b和7c是沿图7a的第二半导体管芯结构的竖直平面b-b’截取的竖直剖面图的不同放大图。
21.图8a是根据本公开的第一实施方案的在形成第一半导体管芯和第二半导体管芯的接合组件之后的第一示例性结构的俯视图。
22.图8b是沿图8a的第一示例性结构的竖直平面b-b'截取的竖直剖面图。
23.图9a是根据本公开的第二实施方案的在形成嵌入在第一下层级电介质材料层中的下层级接合垫之后的包括第一半导体管芯的第二示例性结构的俯视图。
24.图9b是沿图9a的第二示例性结构的竖直平面b-b'截取的竖直剖面图。
25.图10a是根据本公开的第二实施方案的在形成第一上层级电介质材料层之后的第二示例性结构的俯视图。
26.图10b是沿图10a的第二示例性结构的竖直平面b-b'截取的竖直剖面图。
27.图11a是根据本公开的第二实施方案的在形成竖直凹陷部之后的第二示例性结构的俯视图。
28.图11b是沿图11a的第二示例性结构的竖直平面b-b'截取的竖直剖面图。
29.图12a是根据本公开的第二实施方案的在形成压缩应力氮化硅材料层之后的第二示例性结构的俯视图。
30.图12b是沿图12a的第二示例性结构的竖直平面b-b'截取的竖直剖面图。
31.图13a是根据本公开的第二实施方案的在形成压缩应力氮化硅材料条带和压缩应力氮化硅材料柱之后的第二示例性结构的俯视图。
32.图13b是沿图13a的第二示例性结构的竖直平面b-b'截取的竖直剖面图。
33.图14a是根据本公开的第二实施方案的在将压缩应力氮化硅材料条带的子集转换为拉伸应力氮化硅材料条带并且将压缩应力氮化硅材料柱的子集转换为拉伸应力氮化硅材料柱之后的第二示例性结构的俯视图。
34.图14b是沿图14a的第二示例性结构的竖直平面b-b'截取的竖直剖面图。
35.图15a是根据本公开的第二实施方案的在形成第一接合垫之后的第二示例性结构的俯视图。
36.图15b是沿图15a的第二示例性结构的竖直平面b-b'截取的竖直剖面图。
37.图16a是根据本公开的第二实施方案的在通过使第一上层级电介质材料层的部分竖直凹陷而在凹坑区中形成腔体之后的第二示例性结构的俯视图。
38.图16b是沿图15a的第二示例性结构的竖直平面b-b'截取的竖直剖面图。
39.图17a是根据本公开的第二实施方案的第二半导体管芯的俯视图。
40.图17b是沿图17a的第二示例性结构的竖直平面b-b'截取的竖直剖面图。
41.图18a是根据本公开的第二实施方案的在形成第一半导体管芯和第二半导体管芯的接合组件之后的第二示例性结构的俯视图。
42.图18b是沿图18a的第二示例性结构的竖直平面b-b'截取的竖直剖面图。
43.图19a是根据本公开的第二实施方案的在形成第一半导体管芯和多个第二半导体管芯的接合组件之后的第二示例性结构的替代实施方案的俯视图。
44.图19b是沿图19a的第二示例性结构的竖直平面b-b'截取的竖直剖面图。
45.图20a是根据本公开的第二实施方案的在形成第一半导体管芯和多个第二半导体管芯的接合组件之后的第二示例性结构的另一替代实施方案的俯视图。
46.图20b是沿图20a的第二示例性结构的竖直平面b-b'截取的竖直剖面图。
具体实施方式
47.如上所述，本公开的实施方案涉及用于减小半导体管芯(诸如接合组件中的半导体管芯)翘曲的氮化硅应力补偿区及其制造方法，对其各个方面进行了详细描述。
48.附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成和相同的功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
49.如本文所用，“层”是指包括具有厚度的区的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区。例如，层可以定位在连续结构的顶表面和底表面之间或在连续结构的顶表面和底表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
50.如本文所用，如果第二表面在第一表面上面或下面并且如果存在包括第一表面和第二表面的竖直平面或基本上竖直的平面，则第一表面和第二表面彼此“竖直地重合”。基
本上竖直的平面是沿偏离竖直方向小于5度的角度的方向直线延伸的平面。竖直平面或基本上竖直的平面沿竖直方向或基本上竖直的方向为直的，并且可包括或可不包括沿垂直于竖直方向或基本上竖直的方向的方向的曲率。
51.如本文所用，“存储器层级”或“存储器阵列层级”是指对应于包括存储器元件阵列的最顶表面的第一水平平面(即，平行于衬底的顶表面的平面)与包括存储器元件阵列的最底表面的第二水平平面之间的一般区的层级。如本文所用，“穿通堆叠”元件是指竖直地延伸穿过存储器层级的元件。
52.如本文所用，“半导体材料”是指具有在1.0
×
10-5
s/m至1.0
×
105s/m的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0
×
10-5
s/m至1.0s/m的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0s/m至1.0
×
105s/m的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0
×
105s/m的电导率的材料。如本文所用，“绝缘体材料”或“电介质材料”是指具有小于1.0
×
10-5
s/m的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如，从初始非晶态开始)的情况下变成导电材料(即，具有大于1.0
×
105s/m的电导率)的半导体材料。“掺杂半导体材料”可为重掺杂半导体材料，或者可为包括呈提供在1.0
×
10-5
s/m至1.0
×
105s/m的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
53.单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(three-dimensional structure memory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。衬底可包括在其上制造的集成电路，诸如用于存储器设备的驱动器电路。
54.本公开的各种三维存储器器件包括单体三维nand串存储器器件，并且可以采用本文所述的各种实施方案来制造。单体三维nand串定位在位于衬底上方的单体三维nand串阵列中。三维nand串阵列的第一设备层级中的至少一个存储器单元位于三维nand串阵列的第二设备层级中的另一个存储器单元上方。
55.一般来讲，半导体封装(或“封装”)是指可通过一组引脚或焊球附接到电路板的单元半导体器件。半导体封装件可包括一个或多个半导体芯片(或“芯片”)，该一个或多个半导体芯片例如通过倒装芯片接合或另一种芯片到芯片接合而贯穿接合。封装或芯片可包括单个半导体管芯(或“管芯”)或多个半导体管芯。管芯是可独立地执行外部命令或报告状态
的最小单元。通常，具有多个管芯的封装件或芯片能够同时执行与其中平面的总数一样多的外部命令。每个管芯包括一个或多个平面。可在同一管芯内的每个平面中执行相同的并发操作，但可能存在一些限制。在管芯是存储器管芯(即，包括存储器元件的管芯)的情况下，可在同一存储器管芯内的每个平面中执行并发读取操作、并发写入操作或并发擦除操作。在存储器管芯中，每个平面包含多个存储块(或“块”)，这些存储块是可通过单个擦除操作擦除的最小单元。每个存储块包含多个页面，这些页面是可被选择用于编程的最小单元。页面也是可被选择用于读取操作的最小单元。
56.参考图1a至图1c，示出了包括第一半导体管芯100’的第一示例性结构。第一半导体管芯100'包括：第一衬底109，其包括第一半导体材料；第一半导体器件120，其形成在第一衬底109的顶表面上；第一电介质材料层140，其形成在第一半导体器件120上方并且将第一金属互连结构130嵌入其中。虽然采用单个第一半导体管芯100'的图示描述了本公开，但是应当理解，多个第一半导体管芯100'可同时形成在单个半导体晶圆上，其中第一衬底109侧向延伸跨过多个第一半导体管芯100'的区域。
57.第一衬底109可以是半导体衬底，并且可包括块状半导体晶圆或作为绝缘体上半导体(soi)晶圆。例如，商业单晶体硅晶圆或包括单晶顶部半导体层的绝缘体上硅衬底可用作第一衬底109。
58.第一半导体器件120可包括本领域已知的任何半导体器件。在例示性示例中，第一半导体器件120可包括位于三维nand存储器器件或三维nor存储器器件内的三维存储器元件阵列。在这种情况下，第一半导体器件120可包括绝缘层32和导电层(例如，字线)46的交替堆叠(32,46)，以及其中形成相应存储器开口填充结构58的二维存储器开口阵列。每个存储器开口填充结构可包括在源极区与漏极区之间竖直延伸的竖直半导体沟道，以及在导电层的层级处提供的存储器元件的竖直堆叠，其可充当字线。可提供与存储器开口填充结构58的源极区接触的源极线50。位线60可电连接到存储器开口填充结构58的漏极区的相应子集。可在每个竖直交替堆叠(32,46)周围形成一个或多个电介质层70，以在相邻的竖直交替堆叠(32,46)之间提供电隔离。
59.第一电介质材料层140包括互连层级电介质材料，诸如未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃、有机硅酸盐玻璃、多孔电介质材料和/或电介质金属氧化物。第一电介质材料层140嵌入第一金属互连结构130。第一金属互连结构130提供第一半导体器件120的各个节点之间的电互连，并且可包括用于随后形成的第一接合垫的互连路径。例如，第一金属互连结构130可包括金属线、金属垫或金属通孔结构，这些金属线、金属垫或金属通孔结构设置在随后待形成的第一接合垫的区域中，并且从第一电介质材料层140的最顶表面竖直凹陷。第一电介质材料层140的最顶表面与第一衬底109的顶表面之间的竖直距离可在1微米至60微米(诸如2微米至30微米)的范围内，但也可采用更小和更大的竖直距离。
60.第一半导体器件120可包括应力分量，其可包括压缩应力或拉伸应力。例如，金属板、金属线(例如，字线46)、金属壁结构、电介质板和电介质壁结构可存在于第一半导体器件120中。这种应力分量由于导致第一半导体管芯100’翘曲的应力(即应变)而引起局部畸变。因此，第一电介质材料层140的最顶表面可以具有形貌变化，即高度的局部变化和局部拉伸和/或压缩。
61.参考图2a和图2b，光致抗蚀剂层(未示出)可施加在第一电介质材料层140的顶表
面上方。光致抗蚀剂层可被光刻图案化以形成细长开口。例如，如果第一半导体管芯100'具有矩形水平横截面形状，则细长开口的纵向方向可平行于第一半导体管芯100'的矩形周边的直边，其沿直边和/或在第一半导体管芯100'的中间侧向延伸。穿过光致抗蚀剂层的每个细长开口的长度可在第一半导体管芯100'的直边的长度的0.1％到99.9％，诸如1％到99％和/或5％到90％的范围内。在一个实施方案中，穿过光致抗蚀剂层的至少一个细长开口可具有在第一半导体管芯100'的直边的长度的50％到90％的范围内的长度。
62.根据本公开的一个方面，光致抗蚀剂层中的细长开口可包括沿平行于第一半导体管芯100'的直边的第一水平方向hd1侧向延伸的第一细长开口，以及沿垂直于第一水平方向hd2并平行于第一半导体管芯100'的另一直边的第二水平方向hd2侧向延伸的第二细长开口。通常，细长开口可被布置成限定不含细长开口的至少一个接合垫区。在这种情况下，每个接合垫区可被细长开口的相应子集侧向包围。在一个实施方案中，细长开口可具有相应的矩形水平横截面形状。每个细长开口的宽度可在0.5微米至10微米(诸如1微米至5微米)的范围内。
63.可执行蚀刻工艺以穿过第一电介质材料层140的上部部分转移细长开口的图案。在一个实施方案中，可执行各向异性蚀刻工艺以蚀刻第一电介质材料层140在光致抗蚀剂层中的细长开口之下的未掩蔽部分。光致抗蚀剂层可用作各向异性蚀刻工艺的蚀刻掩模。竖直凹陷部形成于每个体积内，第一电介质材料层140的材料从体积移除。竖直凹陷部中的每个竖直凹陷部从第一电介质材料层140的最顶表面朝向第一衬底109竖直地延伸。竖直凹陷部在本文中被称为线腔体181。线腔体181可具有竖直或基本上竖直的侧壁，并且可具有在第一电介质材料层140的厚度的10％至99％，诸如20％至60％和/或30％至50％的范围内的深度。例如，线腔体181的深度可在0.5微米至5微米的范围内。在一个实施方案中，线腔体181中的至少一个线腔体和/或线腔体181中的每个线腔体可具有沿垂直于相应纵向方向的竖直平面的相应均匀竖直横截面形状。
64.在替代实施方案中，可执行各向同性蚀刻工艺以蚀刻第一电介质材料层140在光致抗蚀剂层中的细长开口之下的未掩蔽部分。光致抗蚀剂层可用作各向同性蚀刻工艺的蚀刻掩模。由此形成的竖直凹陷部(即，线腔体181)可具有凹面侧壁，该凹面侧壁在光致抗蚀剂层之下具有底切。在这种情况下，每条线腔体181的深度可与侧向底切距离大致相同。每条线腔体181可在第一电介质材料层140的厚度的10％至99％，诸如20％至60％和/或30％至50％的范围内的深度。例如，线腔体181的深度可在0.5微米至5微米的范围内。随后可例如通过灰化移除光致抗蚀剂层。
65.参考图3a和图3b，压缩应力氮化硅材料可沉积在线腔体181中并且沉积在第一电介质材料层140的顶表面上方以形成压缩应力氮化硅层180。可采用等离子体增强化学气相沉积(pecvd)工艺在约300℃处使用硅烷、氨和氢源气体混合物沉积压应力氮化硅材料，使得氢原子掺入沉积的氮化硅材料中。掺入氮化硅材料中的氢原子可使沉积的氮化硅材料处于压缩应力中并且对周围区施加拉伸应力。例如，hasegawa等人在活性氢对非晶sin
x
:h膜的应力松弛的影响(effects of active hydrogen on the stress relaxation of amorphous sin
x
:h films)，j appl phys 75,1493(1994)中公开了一种沉积压缩应力氮化硅材料的方法，该专利公布的公开内容以引用方式并入本文。这种压缩应力氮化硅材料中硅原子与氮原子的比率为约3:4。换句话说，压缩应力氮化硅材料可以是除掺入氢原子之外
的化学计量的。压缩应力氮化硅材料可施加到相邻材料部分的拉伸应力的水平可在0.5gpa至3.0gpa的范围内。可选择沉积的压缩应力氮化硅材料的厚度以填充每个线腔体181的整个体积。因此，压缩应力氮化硅层180的水平延伸部分的厚度可在0.5微米至5微米的范围内，诸如1微米至2.5微米，尽管也可采用更小和更大的厚度。
66.参考图4a和图4b，可移除覆盖第一电介质材料层140的顶表面的压缩应力氮化硅层180的水平延伸部分，而不移除填充线腔体181的压缩应力氮化硅层180的部分。例如，可执行各向同性蚀刻工艺(诸如采用热磷酸的湿法蚀刻工艺)以回蚀刻覆盖包括第一电介质材料层140的顶表面的水平平面的压缩应力氮化硅层180的水平延伸部分。替代地或另外，可采用化学机械平坦化工艺来移除覆盖包括第一电介质材料层140的顶表面的水平平面的压缩应力氮化硅层180的水平延伸部分的全部或一部分。
67.填充线腔体181中的相应一个线腔体的压缩应力氮化硅层180的每个剩余部分构成压缩应力氮化硅材料条带182。每个压缩应力氮化硅材料条带182可沿相应纵向方向侧向延伸，该纵向方向可以是第一水平方向hd1或第二水平方向hd2。每个压缩应力氮化硅材料条带182是氮化硅材料部分，其包括将拉伸应力施加到相应相邻材料部分的氮化硅材料。在采用化学机械平坦化工艺来移除覆盖包括第一电介质材料层140的顶表面的水平平面的压缩应力氮化硅层180的部分的情况下，压缩应力氮化硅材料条带182的顶表面可位于包括第一电介质材料层140的顶表面的水平平面内。
68.可已知或测量第一半导体管芯100'中的局部畸变(即，局部应变)或局部应力。例如，局部应变或应力可从相同的测试管芯通过实验计算或确定，并且然后将其存储在数据库中。替代地，可例如通过测量存在于第一电介质材料层或嵌入在第一电介质材料层140中的第一金属互连结构的子集之中或之上的标记对(未示出)之间的侧向距离来测量局部应变。在一个实施方案中，标记可包括对准标记或覆盖测量标记。在这种情况下，第一半导体管芯中的局部畸变(即，畸变)可通过基于第一半导体管芯100'的设计布局将标记对之间或第一金属互连结构对之间的测量距离与标称距离进行比较来确定。
69.在一个实施方案中，第一半导体管芯100'可沿一个水平方向(例如，字线或位线方向)处于拉伸应力，以及沿垂直水平方向(例如，位线或字线方向)处于压缩应力。在不添加氮化硅反向应力区的情况下，这些相反的应力可使第一半导体管芯100'弯曲成鞍形，其中第一半导体管芯100’的第一平行边缘和第二平行边缘沿字线方向向上弯曲，并且其中第三平行边缘和第四平行边缘(其与第一边缘和第二边缘正交)沿位线方向向下弯曲。
70.参考图5a和图5b，处于压缩应力下的第一氮化硅反向应力区位于第一半导体管芯100'的处于拉伸应力下的第一区中，以减少或防止第一区中的压缩应变。处于拉伸应力下的第二氮化硅反向应力区位于第一半导体管芯100'的处于压缩应力下的第二区中，以减少或防止第二区中的拉伸应变。第一氮化硅反向应力区可包括压缩应力氮化硅材料条带182，并且第二氮化硅反向应力区可包括拉伸应力氮化硅材料条带184。
71.拉伸应力氮化硅材料带184可通过对压缩应力氮化硅材料带182的子集进行激光退火以使氢气从这些条带脱气而形成。氢浓度的降低将压缩应力硅材料条带182转化为拉伸应力氮化硅材料条带184。在激光退火之后，未用激光束照射的剩余压缩应力氮化硅材料条带182在本文中被称为第一氮化硅材料条带182，其将拉伸应力施加到第一半导体管芯100'的相应周围材料部分。拉伸应力氮化硅材料条带184在本文中被称为第二氮化硅材料
条带184，其将压缩应力施加到第一半导体管芯100'的相应周围材料部分。
72.可基于所测量的局部应变或基于存储数据库中的局部应力或应变，为每个第一半导体管芯100'选择待通过激光照射转换成第二氮化硅材料条带184的压缩应力氮化硅材料条带182的子集。在一个实施方案中，如果第一半导体管芯100'中的相反应力类型的区彼此正交，则第一氮化硅材料条带182可正交于第二氮化硅材料条带184延伸。第一氮化硅材料条带182可沿第一半导体管芯100'的第一平行边缘和第二平行边缘彼此平行地延伸。第二氮化硅材料条带184可沿第一半导体管芯100'的第三平行边缘和第一平行边缘彼此平行地延伸。任选地，第一氮化硅材料条带或第二氮化硅材料条带中的一个或多个也可位于第一半导体管芯100'的中间部分中，如图5a所示。第一半导体管芯100'的第三边缘和第四边缘可与第一边缘和第二边缘正交。第二氮化硅材料条带184可与第一氮化硅材料条带182正交。
73.在激光照射期间压缩应力氮化硅材料条带182的峰值温度可在600摄氏度至1,100摄氏度的范围内。可选择激光束的强度和持续时间，以在每个照射区中提供目标退火温度，从而使足够量的氢气脱气，以将氮化硅的应力状态从压缩状态转换为拉伸状态。在一个实施方案中，在激光照射工艺之后，第二氮化硅材料条带184中的拉伸应力的绝对幅度可在0.1gpa至0.6gpa的范围内，并且第一氮化硅材料条带182中的压缩应力的绝对幅度可在1gpa至3gpa的范围内。
74.参考图6a和图6b，光致抗蚀剂层(未示出)可施加在第一电介质材料层140、第一氮化硅材料条带182和第二氮化硅材料条带184上方，并且可对其进行光刻图案化以形成开口阵列。每个开口可具有圆形形状、多边形形状或圆角多边形形状，即，被修改以用圆角代替角隅的多边形形状。可执行各向异性蚀刻工艺以通过第一电介质材料层140的上部部分转移开口阵列的图案。垫腔体阵列可形成在不被光致抗蚀剂层掩盖的区中。下面的金属互连结构(诸如金属垫、金属线或金属通孔结构)的顶表面可物理地暴露在每个垫腔体的底部处。随后可以例如通过灰化移除光致抗蚀剂层。
75.可将至少一种金属材料沉积在垫腔体阵列中。该至少一种金属材料可包括例如金属氮化物材料(诸如tin、tan或wn)和金属填充材料(诸如cu或含铜合金)。可通过平坦化工艺从包括第一电介质材料层140的顶表面的水平平面之上移除至少一种金属材料的多余部分。例如，可采用化学机械平坦化工艺来移除至少一种金属材料的覆盖包括第一电介质材料层140的顶表面的水平平面的部分。填充垫腔体阵列的至少一种金属材料的剩余部分构成第一接合垫168。
76.第一接合垫168形成在第一电介质材料层140中。第一接合垫168的顶表面可形成在包括第一电介质材料层140的最顶表面的水平平面内。可在其中不存在氮化硅材料条带(182,184)的区中形成第一接合垫168。如图5a和图5b的处理步骤所提供的，在用激光照射对压缩应力氮化硅材料条带182的子集进行局部退火之后，形成第一接合垫168。
77.在一个实施方案中，氮化硅材料条带(182,184)中的至少一个氮化硅材料条带可具有大于第一接合垫168中的每个第一接合垫的最大侧向尺寸的侧向尺寸，并且可具有大于第一接合垫168的竖直厚度的深度。例如，氮化硅材料条带(182,184)中的至少一个氮化硅材料条带和/或每个氮化硅材料条带可具有大于100微米的侧向尺寸，并且每个第一接合垫168的最大侧向尺寸可小于100微米。在一个实施方案中，第一接合垫168可具有沿第一水
平方向hd1的第一间距和沿第二水平方向hd2的第二间距，并且氮化硅材料条带(182,184)中的至少一个氮化硅材料条带和/或每个氮化硅材料条带可具有大于第一间距且大于第二间距的侧向尺寸。此外，氮化硅材料条带(182,184)中的至少一个氮化硅材料条带和/或每个氮化硅材料条带可具有在0.5微米至5微米范围内的竖直厚度，并且第一接合垫168可具有小于氮化硅材料条带(182,184)的竖直厚度的厚度。例如，第一接合垫168的厚度可在0.3微米至3微米的范围内。
78.通常，第一氮化硅材料条带182和第二氮化硅材料条带184可以以减小第一半导体管芯100'的总应变和变形的任何方式定位。在一些情况下，沿一个水平方向对准第一氮化硅材料条带182的纵向方向并且沿另一水平方向对准第二氮化硅材料条带184的纵向方向可有利于减小第一半导体管芯100'的整体变形。如果第一半导体器件120(诸如字线46)的主要应力分量沿相同水平方向布置，则会发生此类情况。在一个实施方案中，第一氮化硅材料条带182可沿第一纵向方向(诸如第一水平方向hd1)侧向延伸，并且第二氮化硅材料条带184可沿不同于(例如，垂直于)第一纵向方向的第二纵向方向(诸如第二水平方向hd2)侧向延伸。
79.通常，第一接合垫168可嵌入在第一电介质材料层140的上部部分中。在图5a和图5b的处理步骤中第一半导体管芯100'的变形的减小提供了第一电介质材料层140的更平坦的最顶表面，并且因此提供了在第一电介质材料层140的上部部分中形成具有更高平坦度的第一接合垫168。第一接合垫168的顶表面位于包括第一电介质材料层140的顶表面的水平平面中。第一氮化硅材料条带182的顶表面和第二氮化硅材料条带184的顶表面可在包括第一电介质材料层140的顶表面的水平平面内。
80.参考图7a至图7c，示出了第二半导体管芯200'，其被配置成接合到第一半导体管芯100'。第二半导体管芯200'包括第二衬底209、位于第二衬底209上的第二半导体器件220、位于第二半导体器件220上并嵌入第二金属互连结构230(如图7c所示)的第二电介质材料层240，以及嵌入在第二电介质材料层240中的第二接合垫268。第二接合垫268的顶表面可在包括第二电介质材料层240的顶表面的水平平面内物理暴露。第二接合垫268的图案可以是第一半导体管芯100'的第一接合垫168的图案的镜像图案。第二衬底209、第二电介质材料层240、第二金属互连结构230和第二接合垫268的材料可与相应第一衬底109、第一电介质材料层140、第一金属互连结构130和第一接合垫168的材料相同。
81.在一个实施方案中，第一半导体管芯100’中的第一半导体器件120可包括三维存储器元件阵列，并且第二半导体管芯200’中的第二半导体器件220可包括经配置成控制第一半导体管芯100’中的三维存储器元件阵列的操作的外围(例如，驱动器)电路。第二半导体器件220可包括cmos配置中的场效应晶体管。通常，可选择第一半导体器件120和第二半导体器件220以提供互补功能，使得第一半导体管芯100'和第二半导体管芯200'的接合组件提供单独的第一半导体管芯100'或单独的第二半导体管芯200'所不提供的增强功能或全部功能。
82.参考图8a和图8b，可将第二半导体管芯200'设置成面向第一半导体管芯100'，使得每个第二接合垫268面向第一接合垫168中的相应一个第一接合垫。可在第一接合垫168和第二接合垫268的每个配合对之间诱导金属至金属接合，以将第一接合垫168接合到第二接合垫268。例如，可在200摄氏度至400摄氏度的温度范围内执行退火工艺。任选地，可在第
一电介质材料层140与第二电介质材料层240之间诱导诸如氧化物至氧化物接合的电介质至电介质接合。在这种情况下，退火温度可在250摄氏度至500摄氏度的范围内。可形成第一半导体管芯100'和第二半导体管芯200'的接合组件1000'。在图5a和图5b的处理步骤中，通过将压缩应力氮化硅材料条带182的子集选择性地转换成拉伸应力氮化硅材料条带184来对应力进行局部调节，从而可减小第一半导体管芯100'的翘曲和畸变。
83.特别地，如果第一半导体器件120包括高度大于5微米的高结构(诸如三维存储器元件阵列)，则局部应力调节工艺可以是有效的。通过图5a和图5b的局部应力调节处理，可减小第一接合垫168从理想位置的竖直和侧向位移，并且可为第一接合垫168提供增强的周期性和规则性。因此，可促进第一接合垫168与第二接合垫268之间的对准接合，并且接合组件1000'可在第一接合垫168与第二接合垫268的配合对之间具有固体接合结构。虽然上面描述了多个第一电介质材料层和第二电介质材料层(140,240)，但应注意，可替代地使用单个电介质材料层140和单个第二电介质材料层240。
84.参见图9a和图9b，示出了根据本公开的第二实施方案的包括第一半导体管芯100的第二示例性结构。第二实施方案的第一半导体管芯100可通过仅形成第一电介质材料层140的一组一个或多个下层而从第一实施方案的第一半导体管芯100'导出。第一电介质材料层140的下子集包括第一下层级电介质材料层140a，其是第一电介质材料层140内的一组下层级电介质材料层。第一下层级电介质材料层140a嵌入图1a和图1b的第一金属互连结构130的子集，其位于第一电介质材料层140内的一组下层级电介质材料层内。换句话说，在第二实施方案的图9a和图9b的处理步骤中，仅形成第一电介质材料层140的下子集和位于穿过图1b和图1c的第一电介质材料层140的中间区的水平平面下方的第一金属互连结构130的子集。
85.例如，图1b和图1c所示的金属互连结构130的至少一个阵列(诸如金属垫、金属线或金属通孔结构)可形成在第一下层级电介质材料层140a内。在一个实施方案中，可在第一下层级电介质材料层140a内形成多个金属互连结构阵列。
86.光致抗蚀剂层可施加在第一下层级电介质材料层140a的顶表面上方，并且可对其进行光刻图案化以形成穿过其中的至少一个开口阵列。穿过光致抗蚀剂层的开口中的每个开口可形成在嵌入在第一下层级电介质材料层140a中的下面的金属互连结构130中的相应一个金属互连结构上方。可执行各向异性蚀刻工艺以通过第一下层级电介质材料层140a的上部部分转移光致抗蚀剂层中的开口的图案。至少一个垫腔体阵列形成在第一下层级电介质材料层140a的上部部分中。可以例如通过灰化来移除光致抗蚀剂层。
87.可将至少一种金属材料沉积在垫腔体阵列中。该至少一种金属材料可包括例如金属氮化物材料(诸如tin、tan或wn)和金属填充材料(诸如cu或含铜合金)。可通过平坦化工艺从包括第一下层级电介质材料层140a的顶表面的水平平面之上移除至少一种金属材料的多余部分。例如，可采用化学机械平坦化工艺来移除至少一种金属材料的覆盖包括第一下层级电介质材料层140a的顶表面的水平平面的部分。填充垫腔体阵列的至少一种金属材料的剩余部分构成下层级接合垫166。下层级接合垫166中的每个下层级接合垫可接触嵌入在第一下层级电介质材料层140a中的相应金属互连结构130，并且可电连接到第一半导体器件120的相应节点，或者电连接到相应金属互连结构，该相应金属互连结构随后将连接到待随后形成的相应的一组附加金属互连结构。
88.参见图10a和图10b，可在第一下层级电介质材料层140a上方形成附加电介质材料层。附加电介质材料层在本文中被称为第一上层级电介质材料层140b。第一下层级电介质材料层140a与第一上层级电介质材料层140b的组合构成第一电介质材料层140。第一上层级电介质材料层140b可在不覆盖下层级接合垫166的区中嵌入剩余的第一金属互连结构130。下层级接合垫166被第一上层级电介质材料层140b覆盖，并且变成埋入式接合垫。
89.参考图11a和图11b，光致抗蚀剂层(未示出)可施加在第一电介质材料层140的顶表面上方。光致抗蚀剂层可被光刻图案化以形成沿第一半导体管芯100的直边侧向延伸的细长开口并形成局部开口。例如，如果第一半导体管芯100具有矩形水平横截面形状，则细长开口的纵向方向可平行于第一半导体管芯100的矩形周边的直边。穿过光致抗蚀剂层的每个细长开口的长度可在第一半导体管芯100的直边的长度的0.1％到99.9％，诸如1％到99％和/或5％到90％的范围内。在一个实施方案中，穿过光致抗蚀剂层的至少一个细长开口可具有在第一半导体管芯100的直边的长度的50％到90％的范围内的长度。每个局部开口的水平横截面形状可以是多边形形状、圆形形状、椭圆形形状或具有闭合周边的任何二维曲线形状的形状。在一个实施方案中，局部开口的至少一个子集可具有矩形水平横截面形状。局部开口的最大侧向尺寸可小于第一半导体管芯100的最大侧向尺寸的10％，诸如小于5％，例如0.1％至3％。细长开口和光致抗蚀剂层中的局部开口形成在不覆盖下层级接合垫166的区域中。
90.根据本公开的一个方面，光致抗蚀剂层中的细长开口可包括沿平行于第一半导体管芯100的直边的第一水平方向hd1侧向延伸的第一细长开口，以及沿垂直于第一水平方向hd2并平行于第一半导体管芯100'的另一直边的第二水平方向hd2侧向延伸的第二细长开口。在一个实施方案中，局部开口可包括长度与宽度比在1:1至3:1的范围内的矩形开口。通常，细长开口和局部开口可被布置成限定至少一个接合垫区，该至少一个接合垫区不含细长开口、局部开口和下面的下层级接合垫166。在一个实施方案中，细长开口可具有相应的矩形水平横截面形状，其长度与宽度比在3:1至10,000:1的范围内。每个细长开口的宽度可在0.5微米至10微米(诸如1微米至5微米)的范围内。在局部开口具有矩形形状的情况下，局部开口的矩形形状的侧面可在0.5微米至30微米，诸如1微米至10微米的范围内。
91.可执行蚀刻工艺以穿过第一电介质材料层140的上部部分转移开口的图案。可执行各向异性或各向同性蚀刻工艺以蚀刻第一电介质材料层140在光致抗蚀剂层中的开口之下的未掩蔽部分。光致抗蚀剂层可用作各向异性蚀刻工艺的蚀刻掩模。竖直凹陷部形成于每个体积内，第一电介质材料层140的材料从体积移除。竖直凹陷部中的每个竖直凹陷部从第一电介质材料层140的最顶表面朝向第一衬底109竖直地延伸。在细长开口下方的竖直凹陷部在本文中被称为线腔体181，如在第一实施方案中那样。在局部开口下方的竖直凹陷部在本文中被称为柱腔体191。线腔体181和柱腔体191可具有竖直或基本上竖直的侧壁，并且可具有在第一电介质材料层140的厚度的10％至99％，诸如20％至60％和/或30％至50％的范围内的深度。例如，线腔体181和柱腔体191的深度可在0.5微米至5微米的范围内。在一个实施方案中，线腔体181中的至少一个线腔体和/或线腔体181中的每个线腔体可具有沿垂直于相应纵向方向的竖直平面的相应均匀竖直横截面形状。如果使用各向同性蚀刻工艺，则线腔体181和柱腔体191可具有凹面侧壁，该凹面侧壁在光致抗蚀剂层之下具有底切。随后可例如通过灰化移除光致抗蚀剂层。
92.参考图12a和图12b，压缩应力氮化硅材料可沉积在线腔体181和柱腔体191中并且沉积在第一电介质材料层140的顶表面上方以形成压缩应力氮化硅层180。可采用等离子体增强化学气相沉积(pecvd)工艺沉积压缩应力氮化硅材料，其中氢原子掺入沉积的氮化硅材料中。第二示例性结构中的压缩应力氮化硅层180可具有与第一示例性结构中的压缩应力氮化硅层180相同的材料组成和物理特性，并且可采用与第一实施方案中相同的沉积方法来形成。
93.参考图13a和图13b，可移除覆盖第一电介质材料层140的顶表面的压缩应力氮化硅层180的水平延伸部分，而不移除填充线腔体181和柱腔体191的压缩应力氮化硅层180的部分。例如，可执行各向同性蚀刻工艺(诸如采用热磷酸的湿法蚀刻工艺)以回蚀刻覆盖包括第一电介质材料层140的顶表面的水平平面的压缩应力氮化硅层180的水平延伸部分。替代地或另外，可采用化学机械平坦化工艺来移除覆盖包括第一电介质材料层140的顶表面的水平平面的压缩应力氮化硅层180的水平延伸部分的全部或一部分。
94.填充线腔体181中的相应一个线腔体的压缩应力氮化硅层180的每个剩余部分构成压缩应力氮化硅材料条带182。每个压缩应力氮化硅材料条带182可沿相应纵向方向侧向延伸，该纵向方向可以是第一水平方向hd1或第二水平方向hd2。每个压缩应力氮化硅材料条带182是包括处于压缩应力下的氮化硅材料的氮化硅材料部分，该压缩应力将拉伸应力施加到相应的相邻材料部分。在采用化学机械平坦化工艺来移除覆盖包括第一电介质材料层140的顶表面的水平平面的压缩应力氮化硅层180的部分的情况下，压缩应力氮化硅材料条带182的顶表面可位于包括第一电介质材料层140的顶表面的水平平面内。
95.填充柱腔体191中的相应一个柱腔体的压缩应力氮化硅层180的每个剩余部分构成压缩应力氮化硅材料柱192。每个压缩应力氮化硅材料柱192可具有多边形水平横截面形状或大致曲线的水平横截面形状。每个压缩应力氮化硅材料柱192是包括处于压缩应力下的氮化硅材料的氮化硅材料部分，该压缩应力将拉伸应力施加到相应的相邻材料部分。在采用化学机械平坦化工艺来移除覆盖包括第一电介质材料层140的顶表面的水平平面的压缩应力氮化硅层180的部分的情况下，压缩应力氮化硅材料柱192的顶表面可位于包括第一电介质材料层140的顶表面的水平平面内。在一个实施方案中，一组压缩应力氮化硅材料柱192可沿包括相应的下层级接合垫166阵列的区域的外围布置。
96.参考图14a和图14b，如在第一实施方案中，压缩应力氮化硅材料条带182和压缩应力氮化硅材料柱192的子集可用激光辐射局部退火。未用激光束照射的压缩应力氮化硅材料条带182的第一子集包括处于压缩应力下并将拉伸应力施加到相应周围材料部分的第一氮化硅材料条带182，并且用激光束照射的压缩应力氮化硅材料条带182的第二子集包括处于拉伸应力下并将压缩应力施加到相应周围材料部分的第二氮化硅材料条带184。换句话说，未用激光束照射的压缩应力氮化硅材料条带182的第一子集在下文中被称为第一氮化硅材料条带182，并且用激光束照射的压缩应力氮化硅材料条带182的第二子集在下文中称为第二氮化硅材料条带184。
97.未用激光束照射的压缩应力氮化硅材料柱192的第一子集包括处于压缩应力下并将拉伸应力施加到相应周围材料部分的第一氮化硅材料柱192，并且用激光束照射的压缩应力氮化硅材料柱192的第二子集包括处于拉伸应力下并将压缩应力施加到相应周围材料部分的第二氮化硅材料柱194。换句话说，未用激光束照射的压缩应力氮化硅材料柱192的
第一子集在下文中被称为第一氮化硅材料柱192，并且用激光束照射的压缩应力氮化硅材料柱192的第二子集在下文中称为第二氮化硅材料柱194。
98.如在第一实施方案中那样，可为每个第一半导体管芯100选择待通过激光照射转换成第二氮化硅材料条带184的压缩应力氮化硅材料条带182的子集和待通过激光照射转换成第二氮化硅材料柱194的压缩应力氮化硅材料柱192的子集。
99.通常，第一氮化硅材料条带182、第二氮化硅材料条带184、第一氮化硅材料柱192、第二氮化硅材料柱194可以以减小第一半导体管芯100的总应变和变形的任何方式定位。在一些情况下，沿一个水平方向对准第一氮化硅材料条带182的纵向方向并且沿另一水平方向对准第二氮化硅材料条带184的纵向方向可有利于减小第一半导体管芯100的整体变形。如果第一半导体器件120(诸如字线46)的主要应力分量沿相同水平方向布置，则会发生此类情况。在一个实施方案中，第一氮化硅材料条带182可沿第一纵向方向(诸如第一水平方向hd1)侧向延伸，并且第二氮化硅材料条带184可沿不同于(例如，正交于)第一纵向方向的第二纵向方向(诸如第二水平方向hd2)侧向延伸。
100.在一个实施方案中，第一氮化硅材料柱192和第二氮化硅材料柱194可沿包括下层级接合垫166的区域的外围布置。第一氮化硅材料柱192和第二氮化硅材料柱194可位于下层级接合垫166的区域之外。第一氮化硅材料柱192和第二氮化硅材料柱194的侧壁可与包括下层级接合垫166的相应阵列的相应区域的外围对准。
101.参考图15a和图15b，任选的光致抗蚀剂层(未示出)可施加在第一电介质材料层140、第一氮化硅材料条带182、第二氮化硅材料条带184、第一氮化硅材料柱192和第二氮化硅材料柱194上方，并且可对其进行光刻图案化以形成任选的开口阵列。每个开口可具有多边形形状或圆角多边形，即，被修改以用圆角代替角隅的多边形形状。开口可形成在不覆盖第一氮化硅材料条带182、第二氮化硅材料条带184、第一氮化硅材料柱192、第二氮化硅材料柱194和下层级接合垫166(其为埋入式接合垫)中的任一者的区域中。可执行各向异性蚀刻工艺以通过第一电介质材料层140的上部部分转移开口阵列的图案。任选的垫腔体阵列可形成在不被光致抗蚀剂层掩盖的区中。下面的金属互连结构(诸如金属垫、金属线或金属通孔结构)的顶表面可物理地暴露在每个垫腔体的底部处。随后可以例如通过灰化移除光致抗蚀剂层。
102.可将至少一种金属材料任选地沉积在垫腔体阵列中。该至少一种金属材料可包括例如金属氮化物材料(诸如tin、tan或wn)和金属填充材料(诸如cu或含铜合金)。可通过平坦化工艺从包括第一电介质材料层140的顶表面的水平平面之上移除至少一种金属材料的多余部分。例如，可采用化学机械平坦化工艺来移除至少一种金属材料的覆盖包括第一电介质材料层140的顶表面的水平平面的部分。填充垫腔体阵列的至少一种金属材料的剩余部分构成任选的第一接合垫168。在替代实施方案中，如果待接合到第一半导体管芯100的第二半导体管芯未延伸到第一半导体管芯100的外围区(在图16a中第一接合垫168位于该外围区中)，那么可省略第一接合垫168。
103.因此，第一接合垫168被省略或位于第一电介质材料层140的上部部分中。下层级接合垫166从第一电介质材料层140的顶表面和从第一接合垫168(如果存在的话)竖直地凹陷。下层级接合垫166被第一上层级电介质材料层140b覆盖，该第一上层级电介质材料层包括第一电介质材料层140的上部部分。第一接合垫168(如果存在的话)的顶表面可形成在包
括第一电介质材料层140的最顶表面的水平平面内。可在其中不存在氮化硅材料条带(182,184)和氮化硅材料柱(192,194)的区中形成第一接合垫168。在用激光照射对图13a和图13b的处理步骤中提供的氮化硅材料条带182的子集和氮化硅材料柱192的子集进行局部退火之后，形成任选的第一接合垫168。
104.通常，第一接合垫168可嵌入在第一电介质材料层140的上部部分中。在图14a和图14b的处理步骤中第一半导体管芯100'的变形的减小提供了第一电介质材料层140的更平坦的最顶表面，并且因此使得能够在第一电介质材料层140的上部部分中形成具有更高平坦度的第一接合垫168。第一接合垫168的顶表面位于包括第一电介质材料层140的顶表面的水平平面中。第一氮化硅材料条带182、第二氮化硅材料条带184、第一氮化硅材料柱192和第二氮化硅材料柱194的顶表面可在包括第一电介质材料层140的顶表面的水平平面内。
105.参考图16a和图16b，光致抗蚀剂层可施加在第一电介质材料层140上方，并且可对其进行光刻图案化以形成穿过其中的至少一个开口。光致抗蚀剂层中的每个开口可形成在覆盖下层接合垫166的阵列的区域中，该下层级接合垫为埋入式接合垫。可执行蚀刻工艺以移除第一电介质材料层140的位于光致抗蚀剂层中的开口下方的未掩蔽部分。蚀刻工艺可以是各向异性蚀刻工艺(诸如反应离子蚀刻工艺)，和/或可以是各向同性蚀刻工艺(诸如湿法蚀刻工艺)。可以选择蚀刻工艺的持续时间，使得覆盖下层级接合垫166的每个阵列的第一电介质材料层140的部分140b通过蚀刻工艺移除，并且物理地暴露下层级接合垫166的顶表面。下层级接合垫166相对于第一接合垫168(如果存在的话)竖直地凹陷。因此，下层级接合垫166在下文中被称为凹陷接合垫。
106.由第一电介质材料层140的上部部分侧向围绕的空隙存在于下层级接合垫166的每个阵列之上。包括覆盖下层级接合垫166的相应阵列(即，凹陷接合垫的阵列)的空隙的每个区在本文中被称为凹坑区167。如本文所用，凹坑区是指沿两个垂直的水平方向(诸如第一水平方向hd1和第二水平方向hd2)具有至少1mm的侧向尺寸的凹陷区。每个凹坑区167的深度可至少是包括第一电介质材料层140的顶表面(以及如果存在的第一接合垫168的顶表面)的水平平面与包括下层级接合垫166的顶表面的水平平面之间的高度差，并且小于包括第一电介质材料层140的顶表面(以及如果存在的第一接合垫168的顶表面)的水平平面与包括下层级接合垫166的底表面的水平平面之间的高度差。通常，可通过使覆盖下层级接合垫166的阵列的第一上层级电介质材料层140b的部分竖直地凹陷而形成凹坑区167。埋入式接合垫的顶表面(即，如由第一电介质材料层140覆盖的下层级接合垫166)物理地暴露在每个凹坑区167之下，并且埋入式接合垫变成凹陷接合垫(即，具有物理暴露的顶表面的下层级接合垫166)。
107.在一个实施方案中，氮化硅材料柱(192,194)和氮化硅材料条带(182,184)中的至少一者的侧壁可物理地暴露于凹坑区167。在一个实施方案中，生成拉伸应力的第一氮化硅材料部分(诸如第一氮化硅材料柱192和第一氮化硅材料条带182)和生成压缩应力的第二氮化硅材料部分(诸如第二氮化硅材料柱194和第二氮化硅材料条带184)中的至少一者可具有物理地暴露于凹坑区167的腔体的侧壁。
108.在一个实施方案中，凹坑区167的腔体由四个侧壁侧向界定，第一氮化硅材料部分中的一个第一氮化硅材料部分(诸如第一氮化硅材料柱192和/或第一氮化硅材料条带182)物理地暴露在四个侧壁中的一个侧壁处，并且第二氮化硅材料部分中的一个第二氮化硅材
料部分(诸如第二氮化硅材料柱194和/或第二氮化硅材料条带184)物理地暴露在四个侧壁中的另一个侧壁处。在此构型中，可绕凹坑区167正交地施加定向压缩应力和定向拉伸应力的组合，以补偿第一半导体管芯100的定向局部畸变。例如，在一个凹坑区167中，第一氮化硅材料柱192或第二氮化硅材料柱194中的一者暴露于在第一水平方向hd1上延伸的第一侧壁和第二侧壁中，并且第一氮化硅材料柱192或第二氮化硅材料柱194中的另一者暴露于在第二水平方向hd2上延伸的第三侧壁和第四侧壁中。
109.在一个实施方案中，第一半导体管芯100可包括多个凹坑区167，其中第一电介质材料层140的相应凹陷水平表面从包括第一接合垫168的顶表面的水平平面竖直地凹陷。在图16a所示的一些凹坑区167a、167d中，第一氮化硅材料柱192暴露于在第一水平方向hd1延伸的第一侧壁和第二侧壁中，并且第二氮化硅材料柱194暴露于在第二水平方向hd2上延伸的第三侧壁和第四侧壁中。图16a所示的其他凹坑区167b、167c，第二氮化硅材料柱194暴露于在第一水平方向hd1上延伸的第一侧壁和第二侧壁中，并且第一氮化硅材料柱192暴露于在第二水平方向hd2上延伸的第三侧壁和第四侧壁中。
110.参考图17a和图17b，示出了第二半导体管芯200，其被配置成接合到第一半导体管芯100。第二半导体管芯200包括第二衬底209、位于第二衬底209上的第二半导体器件220、位于第二半导体器件220上并嵌入第二金属互连结构230的第二电介质材料层240。第二电介质材料层240可包括嵌入第二金属互连结构230的子集的第二下层级电介质材料层，并且靠近第二衬底209。任选的第二接合垫268可形成在第二下层级电介质材料层的上部部分中。第二接合垫268可电连接到第二半导体器件220的相应节点。第二接合垫268的图案(如果存在的话)可以是第一半导体管芯100的第一接合垫168(如果存在的话)的图案的镜像图案。
111.随后，第二上层级电介质材料层可形成在第二下层级电介质材料层和第二接合垫268上方。第二上层级电介质材料层和第二下层级电介质材料层共同构成第二电介质材料层240。第二上层级电介质材料层可嵌入第二金属互连结构230的另一子集。附加接合垫可形成在第二上层级电介质材料层的上部部分中。附加接合垫形成在第二接合垫268之上，并且在本文中被称为凸起接合垫266。凸起接合垫266的图案可以是第一半导体管芯100的下层级接合垫166(即，凹陷接合垫)的图案的镜像图案。第二接合垫268的顶表面与第二半导体管芯200中的凸起接合垫266之间的高度差可与第一半导体管芯100中的第一接合垫168的顶表面与下层级接合垫166(即，凹陷接合垫)之间的高度差相同。
112.第二电介质材料层240的位于第一半导体管芯100的未凹陷表面的区域的镜像的区域内的部分可通过蚀刻工艺竖直地凹陷。可采用图案化的光致抗蚀剂层来限定在蚀刻工艺期间竖直凹陷的区域。蚀刻工艺可包括各向异性蚀刻工艺(诸如反应离子蚀刻工艺)或各向同性蚀刻工艺(诸如湿法蚀刻工艺)。第一半导体管芯100的未凹陷表面的区域包括除了凹坑区167的区域之外的第一半导体管芯100的所有区域。换句话说，第一半导体管芯100的未凹陷表面的区域包括第一电介质材料层140的最顶表面的区域和氮化硅材料部分(182,184,192,194)的区域。因此，在随后的接合工艺中，第二电介质材料层240的面向第一电介质材料层140的最顶表面的区域和第一半导体管芯100的氮化硅材料部分(182,184,192,194)的区域的部分的区域竖直地凹陷。
113.在一个实施方案中，第一半导体管芯100’中的第一半导体器件120可包括三维存
储器元件阵列，并且第二半导体管芯200’中的第二半导体器件220可包括经配置成控制第一半导体管芯100’中的三维存储器元件阵列的操作的外围电路。通常，可选择第一半导体器件120和第二半导体器件220以提供互补功能，使得第一半导体管芯100和第二半导体管芯200的接合组件提供单独的第一半导体管芯100或单独的第二半导体管芯200所不提供的增强功能或全部功能。
114.第二电介质材料层240的每个未凹陷部分构成从第二衬底209向上突出的台面部分。第二半导体管芯200的每个台面部分的水平横截面形状可与台面部分将随后插入其中的对应凹坑区167的水平横截面形状相同或更小。凸起接合垫266位于台面部分的平面表面处。通常，可通过使围绕台面部分的第二电介质材料层240的相应外围部分凹陷而形成第二电介质材料层240中的每个台面部分。随后可例如通过灰化移除图案化光致抗蚀剂层。
115.参考图18a和图18b，第二半导体管芯200可设置在第一半导体管芯100上方，使得每个第二接合垫268(如果存在的话)面向第一接合垫168(如果存在的话)中的相应一个第一接合垫，并且每个凸起接合垫266面向凹陷接合垫(即，下层级接合垫166)中的相应一个凹陷接合垫。第二半导体管芯200可接合到第一半导体管芯100，其中第二半导体管芯200的台面部分位于第一半导体管芯100的相应凹坑区167内。
116.可诱导金属至金属接合以接合第一接合垫168和第二接合垫268的每一配合对以及凹陷接合垫(即，下层级接合垫166)和凸起接合垫266的每一配合对。例如，可在150摄氏度至400摄氏度的温度范围内执行退火工艺。任选地，可在第一电介质材料层140与第二电介质材料层240之间诱导诸如氧化物至氧化物接合的电介质至电介质接合。在这种情况下，退火温度可在250摄氏度至500摄氏度的范围内。可形成第一半导体管芯100和第二半导体管芯200的接合组件1000。在图14a和图14b的处理步骤中，通过将压缩应力氮化硅材料条带182的子集选择性地转换为拉伸应力氮化硅材料条带184，并通过将压缩应力氮化硅材料柱192的子集转换为拉伸应力氮化硅材料柱194来对应力进行局部调节，从而可减小第一半导体管芯100的翘曲和畸变。
117.在一个实施方案中，第一半导体管芯100可包括至少一个凹坑区167，其中第一电介质材料层140的凹陷水平表面从第一接合垫168与第二接合垫268之间的水平接合界面朝向第一衬底109竖直地凹陷，以在凹坑区167中提供腔体，并且第二半导体管芯200包括背离第二衬底209突出并且至少部分地填充凹坑区167中的腔体的至少一个台面部分。第一半导体管芯100可包括位于凹陷水平表面处的凹陷接合垫(即，下层级接合垫166)，并且第二半导体管芯200包括位于台面部分的平面表面处并且接合到凹陷接合垫中的相应一个凹陷接合垫的凸起接合垫266。
118.在一个实施方案中，第一半导体管芯100包括多个凹坑区167，其中第一电介质材料层140的相应凹陷水平表面从第一接合垫168与第二接合垫268之间的水平接合界面朝向第一衬底109竖直地凹陷，以提供位于相应凹坑区167中的多个腔体，并且第二半导体管芯200可包括背离第二衬底209突出并且至少部分地填充相应凹坑区167中的多个腔体中的相应一个腔体的多个台面部分。
119.参考图19a和图19b，示出了根据本公开的第二实施方案的在形成第一半导体管芯100和多个第二半导体管芯200的接合组件之后的第二示例性结构的替代实施方案。在替代实施方案中，图18a和图18b的结构中的第二半导体管芯200由各自包括相应台面部分的多
个第二半导体管芯200代替。每个台面部分可装配到相应凹坑区167中，以在每个第二接合垫268与第一接合垫168中的相应一个第一接合垫之间提供接合，并且在每个凸起接合垫266与凹陷接合衬垫(即，下层级接合垫166)中的相应一个凹陷接合衬垫之间提供接合。
120.在一个实施方案中，第一半导体管芯100包括多个凹坑区167，其中第一电介质材料层140的相应凹陷水平表面从第二半导体管芯200的第一接合垫168与第二接合垫之间的水平接合界面朝向第一衬底108竖直地凹陷，以提供多个腔体。每个第二半导体管芯200包括台面部分，该台面部分背离第二衬底209朝向第一衬底109突出并且至少部分地填充多个凹坑区167中的多个腔体中的一个腔体。第二半导体管芯200在位于多个凹坑区167的相应腔体的第一电介质材料层140的凹陷水平表面中的相应一个凹陷水平表面处接合到第一半导体管芯100。
121.在替代实施方案中，多个第一半导体管芯100可接合到单个第二半导体管芯200。换句话说，第一半导体管芯和第二半导体管芯在哪个管芯包括凹坑区和哪个管芯包括台面部分方面是可互换的。同样，处于压缩和/或拉伸应力的氮化硅条带和/或柱可用于第一半导体管芯100、第二半导体管芯200或第一半导体管芯和第二半导体管芯两者中。
122.参考图20a和图20b，示出了根据本公开的第二实施方案的在形成第一半导体管芯100和多个第二半导体管芯200的接合组件之后的第二示例性结构的另一替代实施方案。在该替代实施方案中，图19a和图19b的结构中的第二半导体管芯200仅包括台面部分。换句话说，在第二半导体管芯200中省略了第二电介质材料层240和第二接合垫268中的凹陷部分。同样，也可省略第一半导体管芯100中的第一接合垫168。
123.凹坑区167和台面部分的组合可减小接合组件的总厚度。第一衬底109和第二衬底209可例如通过研磨、抛光、各向异性蚀刻工艺和/或各向同性蚀刻工艺来从背面变薄以使接合组件变薄。在使第一衬底109和第二衬底209变薄之后的接合组件的总厚度可在30微米至100微米的范围内。
124.本公开的各种实施方案可用于提供局部应力补偿并减小每个第一半导体管芯100的翘曲和畸变。压缩应力元件(诸如压缩应力氮化硅材料条带182和压缩应力氮化硅材料柱192)和拉伸应力元件(诸如拉伸应力氮化硅材料条带184和拉伸应力氮化硅材料柱194)的布置可用于补偿由于第一半导体器件120内的元件生成的应力而引入到第一电介质材料层140的顶表面的畸变。可通过使用第一半导体管芯100中的互补应力补偿元件来改善第一半导体管芯100的接合表面的平坦度(例如第一电介质材料层140的顶表面或底部凹坑167表面)。此外，本公开的实施方案的应力补偿元件保持在接合组件内。因此，应力补偿元件保持在操作半导体芯片中，并且通过应力补偿向接合表面提供增强的可靠性。
125.尽管前面提及特定实施方案，但是应该理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由...组成”或词语“由...组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出使用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。