半导体结构及其形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.随着集成电路制造技术的发展，集成电路的集成度不断增加，集成电路的特征尺寸也不断减小。且随着半导体器件向高密度和小尺寸发展，互补金属氧化物半导体器件(complementary metal oxide semiconductor，cmos)是一种先进的逻辑集成电路，它的功耗极低，具有良好的抗噪声能力。cmos晶体管的性能直接影响集成电路整体性能，并且在cmos晶体管的各项参数内，阈值电压(vt)是cmos晶体管的重要控制参数。
3.为了调节晶体管的阈值电压，半导体技术在晶体管形成过程中，在栅介质层和栅极之间引入了功函数层，所述功函数层能够调节晶体管的功函数，从而调节晶体管的阈值电压。现有技术中对不同的cmos晶体管的阈值电压有着不同的要求。
4.然而，现有方法形成的半导体结构的性能较差。


技术实现要素：

5.本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高形成的半导体结构的性能。
6.为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：基底，所述基底包括第一区、第二区以及位于第一区和第二区之间的隔离区；分别位于所述第一区上的第一鳍部、第二区上的第二鳍部以及隔离区上的第三鳍部；横跨所述第一鳍部、第二鳍部和第三鳍部的栅极结构，所述栅极结构包括：位于所述第一区和部分隔离区上的第一功函数层和位于所述第二区和部分隔离区的第二功函数层，且所述第一功函数层和第二功函数层相接触的界面位于所述第三鳍部的顶部表面。
7.可选的，临近所述隔离区的第一鳍部和第三鳍部之间具有第一距离，临近隔离区的第二鳍部和第三鳍部之间具有第二距离，且所述第一距离和第二距离相同。
8.可选的，所述第一功函数层的顶部表面高于所述第一鳍部、第二鳍部以及第三鳍部的顶部表面；所述第一功函数层的顶部表面高于所述第一鳍部、第二鳍部以及第三鳍部的顶部表面的尺寸范围为10纳米至30纳米。
9.可选的，所述第二功函数层的顶部表面高于所述第一鳍部、第二鳍部以及第三鳍部的顶部表面；所述第二功函数层的顶部表面高于所述第一鳍部、第二鳍部以及第三鳍部的顶部表面的尺寸范围为10纳米至30纳米。
10.可选的，所述第三鳍部的中轴线与所述界面重合。
11.可选的，所述第一功函数层的功函数类型和第二功函数层的功函数类型不同。
12.可选的，所述第一功函数层的材料包括：tin、tan和tial中的一种或者多种组合；所述第二功函数层的材料包括：tin、tan和tial中的一种或者多种组合。
13.可选的，所述栅极结构还包括：位于所述第一功函数层上的第一导电层；位于所述
第二功函数层上的第二导电层。
14.可选的，还包括：位于所述第一功函数层两侧第一鳍部内的第一源漏掺杂区；位于所述第二功函数层两侧第二鳍部内的第二源漏掺杂区。
15.可选的，还包括：位于所述基底上的隔离层，所述隔离层覆盖所述第一鳍部、第二鳍部以及第三鳍部的部分侧壁表面，且所述第一功函数层和第二功函数层位于所述隔离层上。
16.可选的，还包括：位于隔离层上的介质层，所述介质层位于所述第一鳍部、第二鳍部以及第三鳍部侧壁且暴露出第一功函数层和第二功函数层顶部表面；位于所述介质层内横跨第一区、第二区以及隔离区的开口，且所述开口暴露出第一鳍部、第二鳍部以及第三鳍部的部分顶部表面和侧壁表面，所述栅极结构位于所述开口内；位于所述开口的底部和侧壁表面的高k介质层，所述高k介质层位于第一鳍部和第三鳍部与第一功函数层之间、以及第二鳍部和第三鳍部与第二功函数层之间。
17.相应的，本发明技术方案还提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区和第二区以及位于第一区和第二区之间的隔离区；分别在所述第一区上形成第一鳍部、在所述第二区形成第二鳍部以及在所述隔离区上形成第三鳍部；形成横跨所述第一鳍部、第二鳍部和第三鳍部的栅极结构，所述栅极结构包括：位于所述第一区和部分隔离区上的第一功函数层和位于所述第二区和部分隔离区的第二功函数层，且所述第一功函数层和第二功函数层相接触的界面位于所述第三鳍部的顶部表面。
18.可选的，还包括：形成所述第一功函数层和第二功函数层之前，在所述基底上形成覆盖所述第一鳍部、第二鳍部以及第三鳍部部分侧壁的隔离层和位于隔离层上的介质层，所述介质层内具有横跨第一区、第二区以及隔离区的开口，且所述开口暴露出第一鳍部、第二鳍部以及第三鳍部的部分顶部表面和侧壁表面。
19.可选的，形成所述第一功函数层之后，形成所述第二功函数层。
20.可选的，所述第一功函数层和第二功函数层的形成方法包括：在所述开口内和介质层表面形成第一功函数材料膜；平坦化所述第一功函数材料膜，直至暴露出介质层表面，在所述开口内形成初始第一功函数层；去除所述第二区和部分隔离区内的初始第一功函数层，在所述第一区和部分隔离区上的开口内形成所述第一功函数层；在所述第一功函数层表面和介质层表面以及开口内形成第二功函数材料膜；平坦化所述第二功函数材料膜，直至暴露出介质层表面，在所述的第二区和部分隔离区上的开口内形成所述第二功函数层。
21.可选的，去除所述第二区和部分隔离区内的初始第一功函数层的方法包括：在所述初始第一功函数层表面形成第一图形化层，所述第一图形化层暴露出所述第二区和部分隔离区上的初始第一功函数层表面；以所述第一图形化层为掩膜，刻蚀所述初始第一功函数层，直至暴露出第二鳍部和第三鳍部表面，形成所述第一功函数层。
22.可选的，形成所述第一功函数层之前，形成所述第二功函数层。
23.可选的，所述介质层和位于介质层内的开口的形成方法包括：在所述隔离层上形成横跨所述第一鳍部、第二鳍部以及第三鳍部的伪栅极结构；在所述隔离层上形成介质层，且所述介质层位于所述伪栅极结构侧壁表面；去除所述伪栅极结构，在所述介质层内形成所述开口。
24.可选的，还包括：形成所述伪栅极结构之后，形成所述介质层之前，在所述伪栅极
结构两侧第一鳍部内形成第一源漏掺杂区；在所述伪栅极结构两侧第二鳍部内形成第二源漏掺杂区。
25.可选的，所述第一源漏掺杂区的形成方法包括：在所述基底上形成第二图形化层，所述第二图形化层覆盖所述第二鳍部和第三鳍部且暴露出第一鳍部；以所述第二图形化层为掩膜，刻蚀所述第一鳍部，在所述伪栅极结构两侧的第一鳍部内形成第一源漏开口；在所述第一源漏开口内形成所述第一源漏掺杂区。
26.可选的，所述第二源漏掺杂区的形成方法包括：在所述基底上形成第三图形化层，所述第三图形化层覆盖所述第一鳍部和第三鳍部且暴露出第二鳍部；以所述第三图形化层为掩膜，刻蚀所述第二鳍部，在所述伪栅极结构两侧的第二鳍部内形成第二源漏开口；在所述第二源漏开口内形成所述第二源漏掺杂区。
27.可选的，所述第一鳍部、第二鳍部以及第三鳍部的形成方法包括：多重自对准图形化工艺或者采用极紫外光作为光源的曝光工艺。
28.与现有技术相比，本发明的技术方案具有以下有益效果：
29.本发明技术方案提供的半导体结构中，第一区和第二区分别用于形成不同导电类型的晶体管，不仅分别在第一区上具有第一鳍部和第二区上具有第二鳍部，在隔离区上也具有第三鳍部，由于所述隔离区和第一区和第二区之间，从而位于隔离区上的第三鳍部能够对第一功函数层和第二功函数层之间具有阻挡作用，从而减小第一功函数层材料和第二功函数层材料之间互相产生影响，进而保持第一区上的晶体管的阈值电压的稳定和第二区上的晶体管的阈值电压的稳定。
30.进一步，临近所述隔离区的第一鳍部和第三鳍部之间具有第一距离，临近隔离区的第二鳍部和第三鳍部之间具有第二距离，由于第一距离和第二距离相同，使得第一功函数层材料对第二功函数层造成的影响，与第二功函数层对第一功函数层材料造成的影响接近，有利于保持第一区上的晶体管的阈值电压的稳定和第二区上的晶体管的阈值电压的稳定。
31.进一步，所述第一功函数层顶部表面高于第一鳍部、第二鳍部以及第三鳍部的顶部表面的尺寸范围为10纳米至30纳米。所述尺寸范围能够保证所述第一功函数层和第二功函数层之间能够有一定的接触面积，使第一功函数层和第二功函数层之间有较好的电性连接，从而满足第一区上的晶体管和第二区上的晶体管能够形成互补金属氧化物半导体器件。同时，所述第一功函数层和第二功函数层之间的接触面积不至于过大，减小第一功函数层和第二功函数层之间的材料互相产生影响，从而保持第一区上的晶体管的阈值电压的稳定和第二区上的晶体管的阈值电压的稳定。所述第二功函数层顶部表面高于第一鳍部、第二鳍部以及第三鳍部的顶部表面的尺寸范围，与所述第一功函数层顶部表面高于第一鳍部、第二鳍部以及第三鳍部表面的尺寸范围的意义同理。
32.本发明技术方案提供的半导体结构的形成方法中，第一区和第二区分别用于形成不同导电类型的晶体管，不仅分别在第一区上形成第一鳍部和在第二区上形成第二鳍部，而且在隔离区上形成第三鳍部，由于所述隔离区和第一区和第二区之间，从而在隔离区上形成的第三鳍部，能够对第一功函数层和第二功函数层之间起到阻挡作用，从而减小第一功函数层材料和第二功函数层材料之间互相产生影响，进而保持第一区上的晶体管的阈值电压的稳定和第二区上的晶体管的阈值电压的稳定。
附图说明
33.图1和图2是一种半导体结构的结构示意图；
34.图3至图13是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
具体实施方式
35.需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
36.首先，对现有半导体结构的性能较差的原因结合附图进行详细说明，图1和图2是一种半导体结构的结构示意图。
37.请参考图1和图2，图1为图2沿a-a切线方向的剖面结构示意图，半导体结构包括：基底100，所述基底100包括相邻的第一区i和第二区ii，所述第一区i和第二区ii上分别具有鳍部110，所述第一区i和第二区ii沿第一方向x排布，所述鳍部110沿第二方向y延伸，且所述第一方向x和第二方向y不同；位于所述基底100上的隔离层111，且所述隔离层111覆盖所述鳍部110部分侧壁表面；位于所述隔离层111上的介质层120以及位于所述介质层120内的开口(图中未示出)，所述开口暴露出所述鳍部110的部分顶部表面和侧壁表面，且所述开口横跨所述第一区i和第二区ii；位于所述第一区i上的开口内的第一功函数层140，位于所述第二区ii上的开口内的第二功函数层150，且所述第一功函数层140和第二功函数层150相接触。
38.上述结构中，第一区i和第二区ii分别用于形成不同导电类型的晶体管，且所述第一功函数层140和第二功函数层150相接触，使得第一区i上的晶体管和第二区ii上的晶体管之间能够电性连接。
39.然而，所述第一功函数层140和第二功函数层150相接触的面积较大，使得第一功函数层140材料的原子容易扩散入第二功函数层150，或者第二功函数层150内原子容易扩散入第一功函数层140，导致第一区i和第二区ii上的晶体管的阈值电压不稳定。
40.为了解决所述技术问题，本发明实施例提供一种半导体结构及其形成方法，其中通过隔离区上的第三鳍部位于所述第一鳍部和第二鳍部之间，从而位于隔离区上的第三鳍部，能够对第一功函数层和第二功函数层之间起到阻挡作用，从而减小第一功函数层材料和第二功函数层材料之间互相产生影响，进而保持第一区上的晶体管的阈值电压的稳定和第二区上的晶体管的阈值电压的稳定。
41.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
42.图3至图13是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
43.请参考图3，提供基底200，所述基底200包括第一区i和第二区ii以及位于第一区i和第二区ii之间的隔离区iii。
44.所述第一区i、第二区ii以及第三区iii沿第一方向x排列。
45.在本实施例中，所述基底200的材料为硅。
46.在其他实施例中，所述衬底的材料包括碳化硅、硅锗、
ⅲ‑ⅴ
族元素构成的多元半导体材料、绝缘体上硅(soi)或者绝缘体上锗(goi)。其中，
ⅲ‑ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp。所述鳍部的材料包括碳化硅、硅
锗、
ⅲ‑ⅴ
族元素构成的多元半导体材料、绝缘体上硅(soi)或者绝缘体上锗(goi)。其中，
ⅲ‑ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp。
47.请参考图4和图5，图4为图5沿b-b切线方向的剖面结构示意图，分别在所述第一区i上形成第一鳍部211、在所述第二区ii形成第二鳍部212，以及在所述隔离区iii上形成第三鳍部213。
48.在本实施例中，所述第一鳍部211、第二鳍部212以及第三鳍部213的材料相同，均为硅。
49.所述第一鳍部211、第二鳍部212以及第三鳍部213沿第二方向y延伸。
50.所述第一鳍部211、第二鳍部212以及第三鳍部213形成方法包括：多重自对准图形化工艺或者采用极紫外光作为光源的曝光工艺。
51.在本实施例中，通过两次刻蚀工艺分别在所述第一区i、第二区ii以及第三区iii形成所述第一鳍部211、第二鳍部212以及第三鳍部213，所述第一鳍部211、第二鳍部212以及第三鳍部213的形成方法包括：在所述第一区i、第二区ii以及隔离区iii上分别形成若干鳍部(图中未示出)；进行第一次刻蚀工艺去除部分平行于第一方向x的若干鳍部；进行第二次刻蚀工艺去除部分垂直于第一方向x的若干鳍部。
52.接着，在所述基底200上形成覆盖所述第一鳍部211、第二鳍部212以及第三鳍部213部分侧壁的隔离层和位于隔离层上的介质层，所述介质层内具有横跨第一区i、第二区ii以及隔离区iii的开口，且所述开口暴露出第一鳍部211、第二鳍部212以及第三鳍部213的部分顶部表面和侧壁表面，具体形成所述隔离层、介质层以及位于所述介质层内的开口的过程请参考图6至图10。
53.请参考图6，在所述基底200上形成覆盖所述第一鳍部211、第二鳍部212以及第三鳍部213部分侧壁的隔离层220。
54.所述隔离层220可以起到电学隔离相邻鳍部的作用。
55.在本实施例中，所述隔离层的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以为氮化硅或氮氧化硅。
56.所述隔离层220的形成方法包括：在基底200上形成覆盖所述第一鳍部211、第二鳍部212以及第三鳍部213的隔离结构材料层(图中未示出)；去除高于第一鳍部211、第二鳍部212以及第三鳍部213顶部表面的隔离结构材料层；之后，回刻蚀隔离结构材料层，形成所述隔离层220。
57.请参考图7，在所述隔离层220上形成横跨所述第一鳍部211、第二鳍部212以及第三鳍部213的伪栅极结构230。
58.所述伪栅极结构230为后续形成栅极结构占据空间。
59.所述伪栅极结构230包括：位于第一鳍部211、第二鳍部212以及第三鳍部213部分侧壁表面和顶部表面的伪栅介质层(图中未示出)和位于伪栅介质层表面的伪栅极层(图中未示出)。
60.所述伪栅介质层的材料包括氧化硅，所述伪栅极层的材料包括多晶硅。
61.请参考图8，图8的视图方向同图5，在所述伪栅极结构230两侧第一鳍部211内形成第一源漏掺杂区241；在所述伪栅极结构230两侧第二鳍部212内形成第二源漏掺杂区242。
62.在本实施例中，形成所述第一源漏掺杂区241之后，形成所述第二源漏掺杂区242。
63.在其他实施例中，形成所述第一源漏掺杂区之前，形成所述第二源漏掺杂区。
64.所述第一源漏掺杂区241的形成方法包括：在所述基底200上形成第二图形化层(图中未示出)，所述第二图形化层覆盖所述第二鳍部212和第三鳍部213且暴露出第一鳍部211；以所述第二图形化层为掩膜，刻蚀所述第一鳍部211，在所述伪栅极结构230两侧的第一鳍部211,内形成第一源漏开口(图中未示出)；在所述第一源漏开口内形成所述第一源漏掺杂区241。
65.在所述第一源漏开口内形成所述第一源漏掺杂区241的方法包括：在所述第一源漏开口中外延生长第一外延层(图中未示出)；在外延生长的同时原位掺杂第一源漏离子，形成所述第一源漏掺杂区241。
66.所述第二源漏掺杂区242的形成方法包括：在所述基底200上形成第三图形化层，所述第三图形化层覆盖所述第一鳍部和第三鳍部且暴露出第二鳍部；以所述第三图形化层为掩膜，刻蚀所述第二鳍部，在所述伪栅极结构两侧的第二鳍部内形成第二源漏开口；在所述第二源漏开口内形成所述第二源漏掺杂区242。
67.在所述第二源漏开口内形成所述第二源漏掺杂区242的方法包括：在所述第二源漏开口中外延生长第二外延层(图中未示出)；在外延生长的同时原位掺杂第二源漏离子，形成所述第二源漏掺杂区242。
68.在本实施例中，所述第一区和第二区用于形成不同导电类型的器件。
69.所述第一源漏离子包括：n型离子或p型离子；所述第二源漏离子包括：n型离子或p型离子。
70.所述n型离子包括：磷离子、砷离子或者锑离子；所述p型离子包括：硼离子、镓离子或者铟离子。
71.在本实施例中，所述第一区i用于形成n型晶体管，所述第一外延层的材料包括：碳化硅或硅，所述第一源漏离子为n型离子，所述第二区ii用于形成p型晶体管，所述第二外延层的材料包括：硅锗或者硅，所述第二源漏离子为p型离子。
72.请参考图9，在所述隔离层220上形成介质层250，且所述介质层250位于所述伪栅极结构230侧壁表面。
73.所述介质层250的形成方法包括：在基底200上和第一鳍部211、第二鳍部212以及第三鳍部213上形成覆盖伪栅极结构230的介质材料层(图中未示出)，所述介质材料层的整个表面高于伪栅极结构230的顶部表面；去除高于伪栅电极层230顶部表面的介质材料层，从而形成所述介质层250。
74.所述介质层220的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述介质层220的材料为氧化硅。
75.请参考图10，去除所述伪栅极结构230，在所述介质层250内形成所述开口251。
76.所述开口251为后续形成栅极结构提供空间。
77.具体的，所述开口251暴露出所述第一鳍部211、第二鳍部212以及第三鳍部213的部分顶部表面和侧壁表面。
78.去除所述伪栅极结构230的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
79.接着，形成横跨所述第一鳍部211、第二鳍部212和第三鳍部213的栅极结构，所述栅极结构包括：位于所述第一区i和部分隔离区iii上的第一功函数层和位于所述第二区ii和部分隔离区iii的第二功函数层，且所述第一功函数层和第二功函数层相接触的界面位于所述第三鳍部213的顶部表面，具体形成所述栅极结构的过程请参考图11至图13。
80.在本实施例中，形成所述第一功函数层之后，形成所述第二功函数层。
81.在其他实施例中，形成所述第一功函数层之前，形成所述第二功函数层。
82.请参考图11，在所述开口251内和介质层250表面形成第一功函数材料膜(图中未示出)；平坦化所述第一功函数材料膜，直至暴露出介质层250表面，在所述开口251内形成初始第一功函数层261。
83.所述初始第一功函数层261为后续形成第一功函数层提供材料。
84.所述初始第一功函数层261的材料包括：tin、tan和tial中的一种或者多种组合。
85.在本实施例中，所述第一区i上的器件用于形成n型器件，所述初始第一功函数层261为不同厚度的tin、tan和tial依次堆叠形成的三层结构。
86.在另一实施例中，所述初始第一功函数层为不同厚度的tan、tan和tial依次堆叠形成的三层结构。
87.在其他实施例中，所述第一区i上的器件用于形成p型器件，所初始第一功函数层的材料包括：tin、tan和tial中的一种或者多种组合。
88.在本实施例中，形成所述第一功函数材料膜之前，还包括：在所述开口251的底部和侧壁表面形成高k介质材料膜(图中未示出)；所述第一功函数材料膜位于所述高k介质材料膜表面，且所述平坦化所述第一功函数材料膜工艺还平坦化所述高k介质材料膜，使所述高k介质材料膜形成高k介质层252。
89.所述高k介质层252的材料包括：氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛和氧化铝中的一种或多种组合。在本实施例中，所述高k介质层252的材料为氧化铪。
90.请参考图12，去除所述第二区ii和部分隔离区iii内的初始第一功函数层261，在所述第一区i和部分隔离区iii上的开口251内形成所述第一功函数层270。
91.所述第一功函数层270用于调整在第一区i上形成的晶体管的阈值电压。
92.去除所述第二区ii和部分隔离区iii内的初始第一功函数层261的方法包括：在所述初始第一功函数层261表面形成第一图形化层(图中未示出)，所述第一图形化层暴露出所述第二区ii和部分隔离区iii上的初始第一功函数层261表面；以所述第一图形化层为掩膜，刻蚀所述初始第一功函数层261，直至暴露出第二鳍部212和第三鳍部213表面，形成所述第一功函数层270。
93.在本实施例中，所述第一鳍部211、第二鳍部212和第三鳍部213表面还具有高k介质层252，所述刻蚀所述初始第一功函数层261的工艺，直至暴露出位于所述第二鳍部212和第三鳍部213表面的高k介质层252表面即停止。
94.需要说明的是，形成所述第一功函数层270之后，所述开口251暴露出第二鳍部212和部分第三鳍部213表面，后续第二功函数材料膜填充于所述开口251内。
95.请参考图13，形成所述第一功函数层270之后，在所述第一功函数层270表面和介质层250表面以及开口251(图12中所示)内形成第二功函数材料膜(图中未示出)，；平坦化
所述第二功函数材料膜，直至暴露出介质层250表面，在所述的第二区ii和部分隔离区iii上的开口251内形成所述第二功函数层280。
96.所述第二功函数层280用于调整在第二区i上形成的晶体管的阈值电压。
97.需要说明的是，形成所述第一功函数层270暴露出第二鳍部212和部分第三鳍部213表面，从而形成的所述第二功函数材料膜位于所述第二鳍部212和部分第三鳍部213表面。
98.所述第一区i和第二区用于形成不同导电类型的器件，所述第一功函数层270的功函数类型和第二功函数层280的功函数类型不同。
99.所述第二功函数层280的材料包括：tin、tan和tial中的一种或者多种组合。
100.在本实施例中，所述第二区ii上的器件用于形成p型器件，所述第二功函数层280为不同厚度的tin、tan、tin和tial依次堆叠形成的四层结构。
101.在另一实施例中，所述第二功函数层为不同厚度的tan、tan、tin和tial依次堆叠形成的四层结构。
102.在其他实施例中，所述第二区i上的器件用于形成n型器件，所述第二功函数层的材料包括：tin、tan和tial中的一种或者多种组合。
103.所述第一功函数层270和第二功函数层280相接触的界面c位于所述第三鳍部213的顶部表面。
104.在本实施例中，所述栅极结构(图中未标示)包括：位于部分第一鳍部211、第二鳍部212以及第三鳍部213顶部表面和侧壁表面的高k介质层252；位于部分所述高k介质层252表面的第一功函数层270，且所述第一功函数层270横跨所述第一区i和部分隔离区iii；位于部分所述高k介质层252表面的第二功函数层280，且所述第二功函数层280横跨所述第二区ii和部分隔离区iii。
105.在其他实施例中，所述栅极结构的形成方法还包括：形成所述高k介质层之前，在所述第一鳍部、第二鳍部以及第三鳍部暴露出的表面形成界面层，所述界面层位于高k介质层的底部。
106.所述界面层用于改善第一鳍部、第二鳍部以及第三鳍部的表面缺陷，从而提高第一鳍部、第二鳍部以及第三鳍部与栅极结构之间的界面态，有利于提高形成的半导体结构的性能。
107.在其他实施例中，所述栅极结构的形成方法还包括：形成所述第一功函数层和第二功函数层之后，在所述第一功函数层表面形成第一导电层；在所述第二功函数层上形成第二导电层。
108.所述第一区i和第二区ii分别用于形成不同导电类型的晶体管，不仅分别在第一区i上形成第一鳍部211和在第二区ii上形成第二鳍部212，而且在隔离区iii上形成第三鳍部213，由于所述隔离区iii和第一区i和第二区ii之间，从而在隔离区iii上形成的第三鳍部213，能够对第一功函数层270和第二功函数层270之间起到阻挡作用，从而减小第一功函数层270材料和第二功函数层280材料之间互相产生影响，进而保持第一区i上的晶体管的阈值电压的稳定和第二区ii上的晶体管的阈值电压的稳定。
109.相应的，本发明实施例还提供一种采用上述方法形成的半导体结构，请继续参考图13，包括：基底200，所述基底200包括第一区i、第二区ii以及位于第一区i和第二区ii之
间的隔离区iii；分别位于所述第一区i上的第一鳍部211、第二区ii上的第二鳍部212以及隔离区iii上的第三鳍部213；横跨所述第一鳍部211、第二鳍部212和第三鳍部213的栅极结构(图中未标示)，所述栅极结构包括：位于所述第一区i和部分隔离区iii上的第一功函数层270和位于所述第二区ii和部分隔离区iii的第二功函数层280，且所述第一功函数层270和第二功函数层280相接触的界面c位于所述第三鳍部213的顶部表面。
110.所述第一区i和第二区ii分别用于形成不同导电类型的晶体管，不仅分别在第一区i上具有第一鳍部211和第二区ii上具有第二鳍部212，在隔离区iii上也具有第三鳍部213，由于所述隔离区iii和第一区i和第二区ii之间，从而位于隔离区iii上的第三鳍部213，能够对第一功函数层270和第二功函数层280之间起到阻挡作用，从而减小第一功函数层270材料和第二功函数层280材料之间互相产生影响，进而保持第一区i上的晶体管的阈值电压的稳定和第二区ii上的晶体管的阈值电压的稳定。
111.以下结合附图进行说明。
112.临近所述隔离区iii的第一鳍部211和第三鳍部213之间具有第一距离l1(如图4中所示)，临近隔离区的第二鳍部212和第三鳍部213之间具有第二距离l2(如图4中所示)，且所述第一距离l1和第二距离l2相同。
113.临近所述隔离区iii的第一鳍部211和第三鳍部213之间具有第一距离l1，临近隔离区iii的第二鳍部212和第三鳍部213之间具有第二距离l2，由于第一距离l1和第二距离l2相同，使得第一功函数层270材料对第二功函数层280造成的影响，与第二功函数层280对第一功函数层270材料造成的影响接近，有利于保持第一区i上的晶体管的阈值电压的稳定和第二区ii上的晶体管的阈值电压的稳定。
114.所述第一功函数层270的顶部表面高于所述第一鳍部211、第二鳍部212以及第三鳍部213的顶部表面；所述第一功函数层270的顶部表面高于所述第一鳍部211、第二鳍部212以及第三鳍部213的顶部表面的尺寸范围为10纳米至30纳米。
115.所述第二功函数层280的顶部表面高于所述第一鳍部211、第二鳍部212以及第三鳍部213的顶部表面；所述第二功函数层280的顶部表面高于所述第一鳍部211、第二鳍部212以及第三鳍部213的顶部表面的尺寸范围为10纳米至30纳米。
116.所述第一功函数层270顶部表面高于第一鳍部211、第二鳍部212以及第三鳍部213的顶部表面的尺寸范围为10纳米至30纳米。所述尺寸范围能够保证所述第一功函数层270和第二功函数层280之间能够有一定的接触面积，使第一功函数层270和第二功函数层280之间有较好的电性连接，从而满足第一区i上的晶体管和第二区ii上的晶体管能够形成互补金属氧化物半导体器件。同时，所述第一功函数层270和第二功函数层280之间的接触面积不至于过大，减小第一功函数层270和第二功函数层280之间的材料互相产生影响，从而保持第一区i上的晶体管的阈值电压的稳定和第二区ii上的晶体管的阈值电压的稳定。
117.所述第二功函数层280顶部表面高于第一鳍部211、第二鳍部212以及第三鳍部213的顶部表面的尺寸范围，与所述第一功函数层270顶部表面高于第一鳍部211、第二鳍部212以及第三鳍部213表面的尺寸范围的意义同理。
118.在本实施例中，所述第一功函数层270和第二功函数层280的顶部表面齐平。
119.所述第三鳍部213的中轴线h与所述界面c重合。
120.所述第一功函数层270的功函数类型和第二功函数层280的功函数类型不同。
121.所述第一功函数层270的材料包括：tin、tan和tial中的一种或者多种组合，所述第二功函数层280的材料包括：tin、tan和tial中的一种或者多种组合。
122.在本实施例中，所述第一区i上的器件用于形成n型器件，所述第一功函数层270为不同厚度的tin、tan和tial依次堆叠形成的三层结构。
123.在本实施例中，所述第二区ii上的器件用于形成p型器件，所述第二功函数层280为不同厚度的tin、tan、tin和tial依次堆叠形成的四层结构。。
124.在其他实施例中，所述栅极结构还包括：位于所述第一功函数层270上的第一导电层；位于所述第二功函数层280上的第二导电层。所述第一导电层的材料包括：铜、钨、铝、钛、镍、氮化钛和氮化钽中的一种或多种组合。所述第二导电层的材料包括：铜、钨、铝、钛、镍、氮化钛和氮化钽中的一种或多种组合。
125.所述半导体结构还包括：位于所述第一功函数层270两侧第一鳍部211内的第一源漏掺杂区241；位于所述第二功函数层270两侧第二鳍部212内的第二源漏掺杂区242。
126.所述半导体结构还包括：位于所述基底200上的隔离层220，所述隔离层220覆盖所述第一鳍部211、第二鳍部212以及第三鳍部213的部分侧壁表面，且所述第一功函数层270和第二功函数层280位于所述隔离层220上。
127.所述半导体结构还包括：位于隔离层220上的介质层250，所述介质层250位于所述第一鳍部211、第二鳍部212以及第三鳍部213侧壁且暴露出第一功函数层270和第二功函数层280顶部表面；位于所述介质层250内横跨第一区i、第二区ii以及隔离区iii的开口251，且所述开口251暴露出第一鳍部211、第二鳍部212以及第三鳍部213的部分顶部表面和侧壁表面，所述栅极结构位于所述开口251内；位于所述开口251的底部和侧壁表面的高k介质层252，所述高k介质层252位于第一鳍部211和第三鳍部213与第一功函数层270之间、以及第二鳍部212和第三鳍部213与第二功函数层280之间。