电容性处理单元的制作方法

1.本发明一般涉及神经形态硬件中的存储器设备和可以用于实施人工神经网络的系统。


背景技术：

2.人工神经网络(ann)是由人或动物大脑中的生物神经网络启发的计算模型。ann借助于示例渐进地且自主地学习任务。ann的应用可以包括但不限于语音识别、文本处理和图像分类。ann包括一组连接的节点(或神经元)和边(节点之间的连接)。信号可以沿着节点之间的边传输。接收信号的节点可以处理所接收的信号，并将处理后的信号(输出)传送到连接的节点。权重可以与连接和节点相关联，并且权重可以随着学习的进行而调整。


技术实现要素：

3.在一些示例中，一般地描述了一种存储器设备的结构。该结构可以包括存储器单元的阵列。存储器单元可以包括至少一个金属氧化物半导体(mos)元件，其中该至少一个mos元件的源极端子连接到该mos元件的漏极端子。连接到漏极端子的源极端子可以使该至少一个mos元件表现出用于存储电能的电容性行为。第一晶体管可以连接到该至少一个mos元件，其中第一晶体管的激活可以促进对存储器单元的写入操作。第二晶体管可以连接到该至少一个mos元件，其中第二晶体管的激活可以促进从存储器单元的读取操作。
4.在一些示例中，一般地描述了一种包括存储器、处理器和结构的系统。处理器可以被配置成与存储器通信。该结构可以被配置成与存储器和处理器通信。该结构可以包括存储器单元的阵列。存储器单元可以包括至少一个金属氧化物半导体(mos)元件，其中该至少一个mos元件的源极端子连接到该mos元件的漏极端子。连接到漏极端子的源极端子可以使该至少一个mos元件表现出用于存储电能的电容性行为。第一晶体管可以连接到该至少一个mos元件，其中第一晶体管的激活可以促进对存储器单元的写入操作。第二晶体管连接到该至少一个mos元件，其中第二晶体管的激活促进从存储器单元的读取操作。处理器可以被配置成生成一个或多个控制信号以控制存储器单元阵列的写入操作和读取操作。
5.在一些示例中，一般地描述了一种存储器设备。该存储器设备可以包括被配置成存储数据的非易失性存储器以及耦合到该非易失性存储器的结构。该结构可以包括存储器单元的阵列。存储器单元可以包括至少一个金属氧化物半导体(mos)元件，其中该至少一个mos元件的源极端子连接到该mos元件的漏极端子，源极端子连接到漏极端子可以使该至少一个mos元件表现出用于存储电能的电容性行为。第一晶体管连接到该至少一个mos元件，其中第一晶体管的激活促进对存储器单元的写入操作。第二晶体管连接到该至少一个mos元件，其中第二晶体管的激活促进从存储器单元的读取操作。写入操作可以改变多个至少一个mos元件的电容，并且改变的电容可以更新存储在非易失性存储器中的数据。
6.下面参考附图详细描述各种实施例的进一步特征以及结构和操作。在附图中，相同的附图标记表示相同或功能相似的元件。
附图说明
7.图1是示出一个实施例中的包括一个或多个电容性处理单元的示例系统的图。
8.图2是示出一个实施例中的包括电容性处理单元的结构的附加细节的图。
9.图3是示出一个实施例中的电容性处理单元的细节的图。
10.图4是示出一个实施例中可以利用电容性处理单元来实施的电路的细节的图。
11.图5是示出一个实施例中的电容性处理单元的示例实施方式的图。
12.图6是示出一个实施例中的电容性处理单元的示例实施方式的表。
13.图7是示出一个实施例中的具有集成电容性处理单元的示例存储器设备的图。
14.图8示出在本发明的一个实施例中的可以实施电容性处理单元的示例计算机或处理系统的示意图。
具体实施方式
15.下面通过示例的方式呈现各种类型的神经网络的示例实施例的描述。注意，本文描述的神经网络的(一个或多个)实施例不限于本文描述的示例。
16.深度神经网络(dnn)是在输入层和输出层之间具有多个层的ann。dnn可以学习输入数据和输出数据之间的关系，并且可以使用习得的关系来将未来的输入变换成输出。dnn移动通过这些层，计算每个输出的概率，并且每个功能操纵被认为是层。在dnn应用于图像识别的示例中，dnn的示例目标是学习图像的特征，并且通过将新的输入图像与习得的特征进行比较来对该新的输入图像进行分类，而不需要人类输入。dnn也可以用于对相对复杂的非线性关系进行建模，并且通常是前馈网络。
17.在前馈神经网络(例如，多层感知器)中，多个节点可以布置在层中。来自相邻层的节点在它们之间具有与权重相关联的连接。前馈神经网络可以包括三种类型的节点：输入节点、隐藏节点和输出节点，其被布置在相应的层中。输入节点是输入层的节点，并且被分派从外部向网络提供信息的任务。在一些示例中，输入节点将信息传递到隐藏层的隐藏节点，并且可以不被配置成执行计算。隐藏节点被布置在一个或多个隐藏层中，并且对网络外部隐藏。隐藏节点被配置成执行计算并将信息从输入层传递到输出节点。输出层的输出节点可以计算信息并将信息从网络传送到外部。在一个示例中，信息在前馈网络中沿一个方向(正向)传播，其中正向是通过隐藏节点从输入节点到输出节点。前馈网络可以没有循环或环路，这与涉及节点之间的循环连接的递归神经网络(rnn)不同。递归神经网络(rnn)是数据可以在任何方向上流动的网络。rnn可以用于诸如语言建模的应用。
18.卷积神经网络(cnn)是一类深度神经网络。cnn使用多层感知器的变型，例如，被设计为需要最少预处理的多层感知器的变型。cnn基于其共享权重架构和平移不变性特征，也被称为移位不变或空间不变人工神经网络(sipan)。在一个示例中，cnn可以在诸如图像处理应用之类的各种应用中学习过滤器，其中学习独立于先验知识和人类输入。cnn的应用可以包括但不限于图像和视频识别、计算机视觉、推荐器系统、图像分类、医学图像分析、用于自动语音识别(asr)的声学建模以及自然语言处理。
19.图1是示出一个实施例中的包括一个或多个电容性处理单元的示例系统的图。在图1所示的示例中，系统100可以包括被配置成实施神经网络的设备101，诸如dnn 102。设备101可以是被配置成接收输入130的计算机设备，其中输入130可以包括输入数据，诸如但不
限于包括像素值的图像数据。设备101可以实施神经网络(例如，dnn 102)以生成输出132，其中输出132可以是例如输入130的分类。设备102可以包括处理器110、被配置成与处理器110通信的存储器设备(或存储器)120、以及被配置成与处理器110和存储器120通信的结构150。在一个示例实施例中，结构150和存储器120可以集成在同一存储器设备中。在另一示例实施例中，结构150可以是存储器加速器。
20.在示例中，处理器110可以接收输入130并且将输入130传输到结构150。结构150可以包括多个电容性处理单元或电容性处理器件160(“单元160”)。在图1所示的示例中，结构150可以包括n
×
m个电容性处理单元160(从i＝1,
…
,n的n行；从j＝1,
…
,m的m列)。结构150中的多个电容性处理单元160可以基于dnn 102的期望实施方式、dnn 102的属性(例如，大小、层数)、输入130和输出132的属性(例如，大小)和/或其他因素而被激活。举例来说，结构150可以包含x个存储器单元，且nxm个单元可以被激活以训练dnn 102。结构150还可以包括连接电容性处理单元160的多个导线。例如，结构150可以包括n条写入字线(wwl)导线、n条读取字线(rwl)导线和m条位线真(blt)导线。处理器110可以被配置成生成控制信号以控制结构150的操作。例如，处理器110可以将逻辑“1”信号写入所有rwl导线以实施读出操作，使得可以累积可以存储在电容性处理单元160中的电能，并且所累积的电能可以作为数字值读出。
21.结构150还可以包括电路151、电路152和多个电路170。电路151和电路152可以被配置为从处理器110接收控制信号，并且便于将控制信号写入wwl导线和rwl导线。电路151可以包括解码器(行解码器)，其被配置成促进对单元160的一个或多个行(行1至n)的选择或激活。电路152可以包括解码器(列解码器)，其被配置成促进对单元160的一个或多个列(行1到m)的选择或激活。例如，处理器110可以在与行i＝1和i＝2处的wwl导线对应的位位置(bit position)1和2处向具有逻辑“1”的电路151发送控制信号，并且在与列j＝2处的blt导线对应的位位置2处向具有逻辑“1”的电路152发送控制信号，以促进对单元(1，2)和(2，2)的写入操作。在一些示例中，电路151可以包括附加电路，诸如可以用于将数字输入转换成可以输入到单元160中的模拟信号(或电流)的数模转换器(dac)。在一些示例中，电路152可以包括附加电路，诸如可以用于促进从存储在单元160中的电能累积的数据的读出的感测放大器。由处理器110生成的控制信号可以用于控制结构150以执行诸如矩阵运算(例如，加法、乘法)和向量-矩阵运算(例如，乘法-累加等)的运算，以训练和实施dnn 102。由结构150执行的这些操作可以促进dnn 102的训练，包括更新dnn 102的权重以及实施dnn 102以对由设备101接收的输入数据进行分类。多个电路170可以是模拟电路，并且可以被配置为存储从单元160输出和累积的电能。在示例实施例中，每列单元160连接到一个电路170。在图1所示的示例中，有m个电路170对应于m列的单元160。
22.在根据本发明的实施例中描述的单元160包括处理能力和存储能力。单元160可以包括一个或多个金属氧化物半导体(mos)元件，其中一个或多个mos元件可以被配置为可操作来存储电能的一个或多个电容性元件。此外，一个或多个时钟信号可用于在不同定时切换一个或多个mos元件，以将电容性处理器件配置成执行计算。因此，单元160可以在神经网络的实施方式中提供存储器内计算。存储器内计算可以通过例如降低等待时间来提高神经网络的实施方式中的效率，因为权重可以从电容元件电容性处理器件中存储的电能获得，并且电容性处理器件还可以用于本地执行计算(存储器内计算)。
23.图2是示出一个实施例中的包括电容性处理单元的结构的附加细节的图。图2可以包括与图1的组件相同地标记的组件，为了清楚起见不再对其进行描述。图2的描述可以参考图1的组件中的至少一些。
24.在图2所示的示例中，结构150可以包括附加的组件和导线以促进单元160的不同操作。关注一个单元160，单元160可以连接到多个组件，例如通过门(pass gate)或传输门(transmission gate)，这些组件可以使用由处理器110提供的不同信号来控制以使单元160执行不同的操作。多个控制信号可由结构150接收，例如1)write、2)weight、3)写入字线(wwl)信号、4)读取字线(rwl)信号、5)预充电(pch)信号、6)表示为data的偏压，以及7)表示为data_t的偏压。注意，结构150可以接收附加的输入信号。pch信号可以是一位，并且可以是预充电信号以初始化输出线，例如blt导线。write信号可以是一位，且如果write＝
‘1’
，则data_t经由通过门204传送到存储单元160，作为偏压单元160内的第一组mos元件的信号bias_t。类似地，若写入＝
‘1’
，则data可以经由通过门206传送到单元160，作为偏压单元160内的第二组mos元件的信号bias_b。data和data_t均可以是m位长，对应于结构150中单元160的列数。wwl和rwl信号可以是n位长，对应于结构150中的单元160的行数。wwl和rwl信号可以由本地时钟发生器生成，该本地时钟发生器可以是结构150或器件101的一部分。
25.weight信号可是n位长，且可以是正在存储器120中写入或更新的权重值。如果wwl信号为逻辑
‘1’
，则通过门202可以允许将weight信号传输到单元160。在示例实施例中，dnn 102的权重可以存储在单元160中，并且可以通过累积存储在单元160中的电能来读出。dnn 102的权重可由weight信号更新，例如通过对由写入操作选择的单元160中的电容性元件进行充电或放电来更新。因此，可以在单元160中本地执行对权重的更新。单元160中的更新的电能的量可经由weight_out引脚输出，weight_out引脚可以连接到被标记为位线互补(blc)的内部节点。内部节点blc可以连接到blt导线，并且blt导线和内部blc节点之间的电压差可以表示存储在单元160中的电能的量。更新的电能的量可以由电路170和152累积，并作为数字值输出到存储器120。
26.图3是示出一个实施例中的电容性处理单元的细节的图。这种配置可以包括电路组件的行-列布置。图3可以包括与图1-图2的组件相同地标记的组件，为了清楚起见将不再描述。图3的描述可以参考图1-图2的至少一些组件。
27.单元160可以包括多个mos元件，例如n型mos(nmos)和p型mos(pmos)晶体管。在图3所示的示例中，nmos晶体管302可以由从wwl导线接收的信号控制。另一nmos晶体管304可以由从rwl导线接收的信号控制。注意，如果从wwl接收的信号是逻辑
‘1’
，则电流可以从blt导线流入单元160，从而促进写入操作。类似地，如果从rwl接收的信号是逻辑
‘1’
，则电流可以从单元160流向blc导线，从而促进读取操作。
28.单元160还可以包括pmos晶体管310和pmos晶体管312。pmos晶体管310的源极端子可以连接到pmos晶体管310的漏极端子，或者连接到相同的电压源。类似地，pmos晶体管312的源极端子可以连接到pmos晶体管312的漏极端子，或者连接到相同的电压源。在图3所示的示例中，pmos晶体管310和312的源极端子连接到它们自己的漏极端子、它们自己的栅极和相同的电压源。pmos晶体管310与312可由bias_t信号偏压，bias_t信号是通过门204响应作为逻辑
‘1’
的write信号而通过的。bias_t信号可以是data_t信号。
29.单元160还可以包括nmos晶体管314和nmos晶体管316。nmos晶体管314的源极端子
可以连接到nmos晶体管314的漏极端子或连接到同一电压源。类似地，nmos晶体管316的源极端子可以连接到nmos晶体管316的漏极端子或连接到相同的电压源。在图3所示的示例中，nmos晶体管314和316的源极端子连接到其自身的漏极端子、其自身的栅极，且连接到同一电压源。nmos晶体管314与316可由bias_b信号偏压，bias_b信号是通过门206响应作为逻辑
’1’
的write信号而通过的。bias_b信号可以是data信号。
30.当mos的源极端子和漏极端子彼此连接时，mos可以响应于施加在mos的栅极上的不同电压(栅极电压)而表现出不同水平的电容。因此，mos的行为类似于电容器，其可以称为mos电容器。当比较电容与栅极电压时，mos电容器的电容变化在栅极电压区域0到1伏(v)之间或从0到-1v之间可以是线性的。mos电容器的电容相对于这些区域中的栅极电压线性地变化。mos电容器的这种电容-电压特性的线性可以被利用并用作存储单元中的电容性元件。通过使用mos电容器作为存储单元中的电容性元件，存储器单元可以被控制为存储电能并使用各种控制信号控制mos元件以执行存储器内处理。
31.在示例实施例中，blt导线和blc导线之间的电压差330可以表示存储在单元160中的电能的量。单元160的列可以在它们各自的输出导线blt或blc上输出它们各自的电压差330。来自同一列中的单元的输出电压差可以被累积来生成该列的输出。使用其中结构150具有nxm个单元160的示例，结构150可以并行输出表示m个值的m个累积的电压差。从第j列单元160传输到第j个blt或第j个blc导线的电能可以被差分放大并由电路152中的第j个读出放大器锁存，这使得从第j列单元160累积的电能被输出。
32.图4是示出在一个实施例中可以利用电容性处理单元来实施的电路的细节的图。图4可以包括与图1-图3的组件相同地标记的组件，为了清楚起见将不再描述。图4的描述可以参考图1-图3的至少一些组件。
33.图4示出了一个实施例中的电路170的细节。analog_in(ana_in)引脚402可以连接到对应列的blt导线。例如，在m＝1列的电路170_1的引脚402可以连接到m＝1列的blt导线。电路170可以在引脚404接收选择信号，其中该选择信号可以激活或去激活电路170。例如，当sel引脚接收到逻辑
‘1’
信号时，输入阻抗为高而输出阻抗为低，从而使电路170作为模拟缓冲器工作并允许电流流过电路170。当sel引脚接收到逻辑
‘0’
信号时，电路170被关断，输入阻抗和输出阻抗都为高，并且没有电流流过电路170。第j电路170可以收集从第j列单元160输出的电能，并且在读出操作期间，第j电路170可以经由t_out引脚406输出从第j列单元160累积的所存储的电能。t_out引脚406可以连接到结构150的读出引脚，且可经由此读出引脚将从单元160的列累积的能量输出到结构150外部的一个或多个器件。
34.图5是示出一个实施例中的电容性处理单元的示例实施方式的图。图5可以包括与图1-图4的组件相同地标记的组件，为了清楚起见将不再描述。图5的描述可以参考图1-图4的至少一些组件。
35.图5中的示例性图表可用于表示单元160的一些电特性。比较图5与图3中的图表，开关s1可以表示pmos 312，开关s3可以表示pmos 310，开关s2可以表示nmos 316，开关s4可以表示nmos 314。nmos晶体管310、312和pmos晶体管314、316可以实施为开关s1,s2,s3,s4(例如，它们可以通过被施加到它们各自的栅极端子的时钟信号而被导通或截止)。电压v1与v3可以表示bias_t电压，而电压v2与v4可以表示bias_b电压。电容器c可以表示与blt导线和blc导线之间的电压差330对应的电容。在示例中，由于开关s1和s3相同(例如，都是nmos)，
并且开关s2和s4相同(例如，都是pmos)，所以电容c可以基于v
1-v3的第一差值以及v
2-v4的第二差值，使得单元160类似于差分输入、差分输出放大器来操作。
36.在另一示例中，如果开关s1和s4表示第一类型的mos，而开关s2和s3表示第二类型的mos，则可以在电压差(v
1-v4)和(v
2-v3)之间形成等效电阻器。s
1-s4还可以由相同类型的晶体管制成，并且为了正确的功能，s1和s4两者可以在第一相位导通，并且s2和s3两者可以在第二相位导通，而第一相位和第二相位不重叠。或者，s1和s2可以是在相同相位上操作的晶体管的相反极性，以确保s1和s4同时导通，而s2和s3同时导通，并且s1和s2本质上可以是互补的。在另一示例中，如果开关s1和s4表示第一类型的mos，开关s2和s3表示第二类型的mos，电压v1＝v3，并且电压v2＝v4，则可以在v1(或v3)和v2(或v4)之间形成值为t/c的电阻器，其中t表示施加在被实施为开关s1、s2、s3、s4的晶体管的栅极端子上的时钟信号的周期。
37.图6是示出一个实施例中的电容性处理单元的示例实施方式的表。图6可以包括与图1-图5的组件相同地标记的组件，为了清楚起见将不再描述。图6的描述可以参考图1-图5的至少一些组件。
38.在示例中，表600示出了本文描述的单元160的示例实施方式。在表600中，行t1、t2、t3是三个操作，在这些操作中，weight信号“00”被写入第一单元(cell_0)和第二单元(cell_1)，并且所写入的权重作为电压量被读出。在t1处，cell_0的wwl导线(wwl_0)接收逻辑
‘1’
，而cell_1的wwl导线(wwl_1)不接收逻辑
‘1’
，这促进了对cell_0而不是cell_1的写入操作。注意，在t1处，rwl_0＝
‘1’
且rwl_1＝
‘0’
，这将不会导致读取操作，因为所有rwl导线需要逻辑
‘1’
来执行读取操作。因此，在t1处，
‘0’
将被写入cell_0(cell_0的mos元件将不被充电)。在t2处，cell_1的wwl导线(wwl_1)接收逻辑
‘1’
，从而促进对cell_1的写入操作。注意，在t2处，rwl_0＝
‘0’
且rwl_1＝
‘1’
，这将不会导致读取操作，因为所有rwl导线需要是逻辑
‘1’
来执行读取操作。因此，在t2处，
‘0’
将被写入到cell_1。在t3处，rwl_0和rwl_1都是逻辑
‘1’
，并且存储在单元cell_0和cell_1中的电能被读出为电压(0.38mv)，在这种情况下，其表示逻辑
‘0’
。
39.行t4、t5、t6是三个操作，在这些操作中，weight信号“01”被写入第一单元(cell_0)和第二单元(cell_1)，并且所写入的权重作为电压量被读出。在t4处，cell_0的wwl导线(wwl_0)接收逻辑
‘1’
，并且cell_1的wwl导线(wwl_1)不接收逻辑
‘1’
，这促进了对cell_0而不是cell_1的写入操作。注意，在t4处，rwl_0＝
‘1’
且rwl_1＝
‘0’
，这将不会导致读取操作，因为所有rwl导线需要逻辑
‘1’
来执行读取操作。因此，在t4处，“0”将被写入cell_0。在t5处，cell_1的wwl导线(wwl_1)接收逻辑
‘1’
，从而促进对cell_1的写入操作。注意，在t5处，rwl_0＝
‘0’
且rwl_1＝
‘1’
，这将不会导致读取操作，因为所有rwl导线需要逻辑
‘1’
来执行读取操作。因此，在t5处，
‘1’
将被写入到cell_1。在t6处，rwl_0和rwl_1都是逻辑
‘1’
，并且存储在单元cell_0和cell_1中的电能作为电压(0.550mv)被读出，在这种情况下，其表示逻辑
‘1’
。注意，将t3与t6进行比较，t6输出更高电压，因为cell_1先前在t2处存储
‘0’
，并且随后被更新以在t5处存储
‘1’
(或被充电)。
40.行t7、t8、t9是三个操作，在这些操作中，weight信号“11”被写入第一单元(cell_0)和第二单元(cell_1)，并且所写入的权重作为电压量被读出。在t7处，cell_0的wwl导线(wwl_0)接收逻辑
‘1’
，并且cell_1的wwl导线(wwl_1)不接收逻辑
‘1’
，这促进了对cell_0而不是cell_1的写入操作。注意，在t7处，rwl_0＝
‘1’
且rwl_1＝
‘0’
，这将不会导致读取操作，
因为所有rwl导线需要是逻辑
‘1’
来执行读取操作。因此，在t7处，
‘1’
将被写入cell_0。在t8处，cell_1的wwl导线(wwl_1)接收逻辑
‘1’
，从而促进对cell_1的写入操作。注意，在t8处，rwl_0＝
‘0’
且rwl_1＝
‘1’
，这将不会导致读取操作，因为所有rwl到线需要逻辑
‘1’
来执行读取操作。因此，在t8处，
‘1’
将被写入cell_1。在t9处，rwl_0和rwl_1都是逻辑
‘1’
，并且存储在单元cell_0和cell_1中的电能作为电压(0.799mv)被读出，在这种情况下其表示逻辑
‘1’
。注意，将t6与t9进行比较，t9输出更高电压，因为cell_0先前在t5处存储
‘0’
，并且随后被更新以在t8处存储
‘1’
(或被充电)。
41.图7是示出一个实施例中的具有集成电容性处理单元的示例存储器设备的图。图7可以包括与图1-图6的组件相同地标记的组件，为了清楚起见将不再描述。图7的描述可以参考图1-图6的至少一些组件。
42.与存储器120耦合的结构150可以封装为存储器设备700，存储器设备700被配置成执行存储器内处理。在图7所示的示例中，存储器120可以是非易失性存储器(nvm)，例如磁阻随机存取存储器(mram)，或者其他类型的非易失性存储器(例如reram、rram、flash等)。基于耦合到nvm 120的结构150，当单元160中的电容性元件被充电或放电时，可以存储在存储器120中的权重也可以被相应地更新。通过将结构150耦合到非易失性存储器(例如，存储器120)，对存储在非易失性存储器中的权重的更新可以在单元160中本地执行，而不需要具有附加的组件来促进结构150和存储器120之间的数据传输。在一些示例实施例中，单元160可以实施为易失性存储器单元。存储器设备700可以实施为提供易失性和非易失性存储装置两者的存储器设备，其中对易失性存储元件执行的更新可直接转发到非易失性存储元件。
43.在图7所示的示例中，电容c可以表示单元160中的一个或多个电容元件(例如，pmos 310、312和/或nmos 314、316)。在一些示例中，电容c可以是诸如基于晶体管的电容器、基于沟道的电容器、基于电介质的电容器、导线电容器(诸如金属绝缘体金属(mim))和/或其他形式的电容器之类的电容性元件的电容。在一些示例中，要在单元160中实施的电容器的类型可以基于系统100的期望的实施方式。晶体管m1可以表示nmos 304，晶体管m2可以表示nmos 302，时钟信号clk1可以表示rwl信号，以及时钟信号clk2可以表示wwl信号。当clk1为高(逻辑
‘1’
)且clk2为低(逻辑
‘0’
)时，可以激活晶体管m1而不激活晶体管m2，且不更新mram 701。此外，激活晶体管m1且去激活晶体管m2可以促进读取操作以将所存储的能量从单元160读出为电压v。当clk1为低且clk2为高时，可以去激活晶体管m1而激活晶体管m2，且mram位701可以根据电容c而更新。注意，在示例实施例中，mram位701(或其他非易失性存储器位)可以位于或连接在blt导线和对应的单元160之间。例如，参考图3中的示例，mram位701可以连接在blt导线和晶体管302之间。
44.图8示出了在本发明的一个实施例中可以实施电容性处理单元的示例计算机或处理系统的示意图。计算机系统仅是合适的处理系统的一个示例，并且不旨在对本文描述的方法的实施例的使用范围或功能提出任何限制。所示的处理系统可以用许多其他通用或专用计算系统环境或配置来操作。可以适用于图8所示的处理系统的公知的计算系统、环境和/或配置的示例可以包括但不限于个人计算机系统、服务器计算机系统、瘦客户端、胖客户端、手持式或膝上型设备、多处理器系统、基于微处理器的系统、机顶盒、可编程消费电子产品、网络pc、小型计算机系统、大型计算机系统、超级计算机、以及包括任何上述系统或设
备的分布式云计算环境等。
45.计算机系统可以在计算机系统可执行指令的一般上下文中描述，诸如由计算机系统执行的程序模块。通常，程序模块可以包括执行特定任务或实施特定抽象数据类型的例程、程序、对象、组件、逻辑、数据结构等。计算机系统可以在分布式云计算环境中实践，其中任务由通过通信网络链接的远程处理设备执行。在分布式云计算环境中，程序模块可以位于包括存储器存储设备的本地和远程计算机系统存储介质中。
46.计算机系统的组件可以包括但不限于一个或多个处理器或处理单元12、系统存储器16以及将包括系统存储器16的各种系统组件耦合到处理器12的总线14。处理器12可以包括执行本文所描述的方法的模块30(例如，机器学习模块30)。模块30可以被编程到处理器12的集成电路中，或者从存储器16、存储设备18或网络24或其组合加载。
47.总线14可以表示若干类型的总线结构中的任何一种的一个或多个，包括存储器总线或存储器控制器、外围总线、加速图形端口、以及使用各种总线架构中的任何一种的处理器或局部总线。作为示例而非限制，这些架构包括工业标准架构(isa)总线、微通道架构(mca)总线、增强型isa(eisa)总线、视频电子技术标准协会(vesa)局部总线和外围部件互连(pci)总线。
48.计算机系统可以包括各种计算机系统可读介质。这样的介质可以是计算机系统可访问的任何可用介质，并且它可以包括易失性和非易失性介质、可移动和不可移动介质。
49.系统存储器16可以包括易失性存储器形式的计算机系统可读介质，诸如随机存取存储器(ram)和/或高速缓冲存储器或其他。计算机系统还可以包括其他可移动/不可移动、易失性/非易失性计算机系统存储介质。仅作为示例，存储系统18可被提供用于从不可移动、非易失性磁介质(例如，“硬盘驱动器”)读取和向其写入。尽管未示出，但是可以提供用于从可移动、非易失性磁盘(例如，“软盘”)读取和向其写入的磁盘驱动器，以及用于从诸如cd-rom、dvd-rom或其他光学介质等可移动、非易失性光盘读取或向其写入的光盘驱动器。在这种情况下，每个都可以通过一个或多个数据介质接口连接到总线14。在一些示例中，系统存储器16可以包括包含如本文所述的一个或多个电容性处理单元的结构。
50.计算机系统还可以与一个或多个外部设备26通信，诸如键盘、定点设备、显示器28等；使得用户能够与计算机系统交互的一个或多个设备；和/或使计算机系统能够与一个或多个其他计算设备通信的任何设备(例如，网卡、调制解调器等)。这种通信可以经由输入/输出(i/o)接口20发生。
51.此外，计算机系统可以经由网络适配器22与诸如局域网(lan)、通用广域网(wan)和/或公共网络(例如，因特网)之类的一个或多个网络24通信。如图所示，网络适配器22经由总线14与计算机系统的其他组件通信。应该理解，尽管未示出，其他硬件和/或软件组件也可以与计算机系统结合使用。示例包括但不限于：微码、设备驱动程序、冗余处理单元、外部磁盘驱动器阵列、raid系统、磁带驱动器和数据档案存储系统等。
52.本发明可以是任何可能的技术细节集成水平的系统、方法和/或计算机程序产品。计算机程序产品可以包括其上具有计算机可读程序指令的计算机可读存储介质(或多个介质)，所述计算机可读程序指令用于使处理器执行本发明的各方面。
53.计算机可读存储介质可以是能够保留和存储由指令执行设备使用的指令的有形设备。计算机可读存储介质可以是例如但不限于电子存储设备、磁存储设备、光存储设备、
电磁存储设备、半导体存储设备或前述的任何合适的组合。计算机可读存储介质的更具体示例的非穷举列表包括以下：便携式计算机磁盘、硬盘、随机存取存储器(ram)、只读存储器(rom)、可擦除可编程只读存储器(eprom或闪存)、静态随机存取存储器(sram)、便携式光盘只读存储器(cd-rom)、数字多功能盘(dvd)、记忆棒、软盘、诸如上面记录有指令的打孔卡或凹槽中的凸起结构的机械编码装置，以及上述的任何适当组合。如本文所使用的计算机可读存储介质不应被解释为暂时性信号本身，诸如无线电波或其他自由传播的电磁波、通过波导或其他传输介质传播的电磁波(例如，通过光纤线缆的光脉冲)、或通过导线传输的电信号。
54.本文描述的计算机可读程序指令可以从计算机可读存储介质下载到相应的计算/处理设备，或者经由网络，例如因特网、局域网、广域网和/或无线网络，下载到外部计算机或外部存储设备。网络可以包括铜传输电缆、光传输光纤、无线传输、路由器、防火墙、交换机、网关计算机和/或边缘服务器。每个计算/处理设备中的网络适配卡或网络接口从网络接收计算机可读程序指令，并转发计算机可读程序指令以存储在相应计算/处理设备内的计算机可读存储介质中。
55.用于执行本发明的操作的计算机可读程序指令可以是汇编指令、指令集架构(isa)指令、机器相关指令、微代码、固件指令、状态设置数据、集成电路的配置数据，或者以一种或多种编程语言(包括面向对象的编程语言，例如smalltalk、c 等)和过程编程语言(例如“c”编程语言或类似的编程语言)的任何组合编写的源代码或目标代码。计算机可读程序指令可以完全在用户的计算机上执行，部分在用户的计算机上执行，作为独立的软件包执行，部分在用户的计算机上并且部分在远程计算机上执行，或者完全在远程计算机或服务器上执行。在后一种情况下，远程计算机可以通过任何类型的网络连接到用户的计算机，包括局域网(lan)或广域网(wan)，或者可以连接到外部计算机(例如，使用因特网服务提供商通过因特网)。在一些实施例中，为了执行本发明的各方面，包括例如可编程逻辑电路、现场可编程门阵列(fpga)或可编程逻辑阵列(pla)的电子电路可以通过利用计算机可读程序指令的状态信息来执行计算机可读程序指令以使电子电路个性化。
56.本文参考根据本发明实施例的方法、装置(系统)和计算机程序产品的流程图和/或框图描述本发明的各方面。将理解，流程图和/或框图的每个框以及流程图和/或框图中的框的组合可以由计算机可读程序指令来实现。
57.这些计算机可读程序指令可以被提供给通用计算机、专用计算机或其他可编程数据处理装置的处理器以产生机器，使得经由计算机或其他可编程数据处理装置的处理器执行的指令创建用于实施流程图和/或框图的一个或多个框中指定的功能/动作的装置。这些计算机可读程序指令还可以存储在计算机可读存储介质中，其可以引导计算机、可编程数据处理装置和/或其他设备以特定方式工作，使得其中存储有指令的计算机可读存储介质包括制品，该制品包括实现流程图和/或框图的一个或多个框中指定的功能/动作的各方面的指令。
58.计算机可读程序指令还可以被加载到计算机、其他可编程数据处理装置或其他设备上，以使得在计算机、其他可编程装置或其他设备上执行一系列操作步骤，以产生计算机实现的过程，使得在计算机、其他可编程装置或其他设备上执行的指令实现流程图和/或框图的一个或多个框中指定的功能/动作。
59.附图中的流程图和框图示出了根据本发明的各种实施例的系统、方法和计算机程序产品的可能实现的架构、功能和操作。在这点上，流程图或框图中的每个框可以表示指令的模块、段或部分，其包括用于实现指定的逻辑功能的一个或多个可执行指令。在一些替代实施方案中，框中所注明的功能可不按图中所注明的次序发生。例如，连续示出的两个框实际上可以基本上同时执行，或者这些框有时可以以相反的顺序执行，这取决于所涉及的功能。还将注意，框图和/或流程图图示的每个框以及框图和/或流程图图示中的框的组合可以由执行指定功能或动作或执行专用硬件和计算机指令的组合的专用的基于硬件的系统来实现。
60.本文所用的术语仅是为了描述特定实施例的目的，而不是要限制本发明。如本文所用，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文另有明确指示。还将理解，术语“包括”和/或“包含”在本说明书中使用时，指定所陈述的特征、整数、步骤、操作、元件和/或组件的存在，但不排除一个或多个其他特征、整数、步骤、操作、元件、组件和/或其群组的存在或添加。
61.在以下权利要求中的所有装置或步骤加功能元件的对应结构、材料、动作和等效物(如果有的话)旨在包括用于与如具体要求保护的其他要求保护的元件组合执行功能的任何结构、材料或动作。已经出于说明和描述的目的给出了本发明的描述，但是该描述不是穷举的或者将本发明限制为所公开的形式。在不背离本发明范围的情况下，许多修改和变化对于本领域普通技术人员来说是显而易见的。选择和描述实施例是为了最好地解释本发明的原理和实际应用，并且使本领域的其他普通技术人员能够理解本发明的具有各种修改的各种实施例，这些修改适合于所设想的特定用途。