一种自偏置的高适应性晶体振荡集成电路的制作方法

1.本发明涉及集成电路设计技术领域，具体的说，是涉及一种自偏置的高适应性晶体振荡集成电路。


背景技术：

2.在现代电子系统中，晶振电路作为时钟发生器，在集成电路设计中的得到越来越广泛的运用。其中传统皮尔斯（pierce）振荡器在包括soc在内的集成电路中应用较为广泛，例如申请号为201210559927.x的中国发明专利、申请号为200910152407.5的中国发明专利，其均采用皮尔斯振荡器作为时钟信号发生器。
3.如图1所示，在传统皮尔斯振荡器中，振荡器环路由反相放大器、反馈电阻器（一般在芯片内部）以及由晶体振荡器xtal（x）和外部负载电容（c1和c2）组成的精确相移电路组成。当反相放大器的输出反馈到输入时产生负性阻抗，并在合适的条件下振荡，并在反相放大器的输出端输出振荡信号。
4.然而传统皮尔斯振荡器中，根据晶体振荡器厂家的不同，常温常压下的等效串联电阻esr范围可以从20kohm到100kohm，甚至某些真空封装的晶振的等效串联电阻esr范围可从20kohm到1mohm，变化范围巨大的esr导致振荡器的相位裕度减少，这对于振荡器外围电路设计是非常不利的。另外，对于越来越广泛应用的物联网（iot）系统级芯片（soc）来说，在作为计时基础单元的晶体振荡器，如果因为电源（电池）的电量耗尽，而计时出现偏差，是极度需要避免的，而传统的皮尔斯振荡器并不具备可控的电流功耗控制系统，只能根据仿真进行，并且由于集成电路芯片工艺的偏差，片间的功耗一致性也很差。
5.上述缺陷，值得解决。


技术实现要素：

6.为了克服现有的技术的不足，本发明提供一种自偏置的高适应性晶体振荡集成电路。
7.本发明技术方案如下所述：一种自偏置的高适应性晶体振荡集成电路，其特征在于，包括：晶振电路，用于产生晶体振荡的源信号；自偏置电流源电路，其与所述晶振电路的输出端连接，用于对晶体振荡的源信号进行非线性放大，所述自偏置电流源电路包括第一电阻，所述第一电阻用于产生偏置电流并控制整体功耗。
8.根据上述方案的本发明，其特征在于，所述自偏置电流源电路还包括第一mos管、第二mos管以及电流镜，所述第一mos管的漏极与所述晶振电路的一端连接，所述第一mos管的栅极与所述晶振电路的另一端、所述第二mos管的栅极连接，所述第二mos管的源极与所述第一电阻的一端连接，所述第一mos管的源极与所述第一电阻的另一端均接地，所述电流镜设于所述第
一mos管的漏极与所述第二mos管的漏极之间。
9.根据上述方案的本发明，其特征在于，所述晶振电路包括晶振、增益电阻、第一电容以及第二电容，所述晶振的一端通过所述第一电容接地，其另一端通过所述第二电容接地，所述增益电阻的两端分别与所述晶振的两端连接。
10.根据上述方案的本发明，其特征在于，所述自偏置电流源电路的输出端与差分放大电路连接，所述差分放大电路用于对所述自偏置电流源电路的输出信号进行直流滤波并产生轨对轨输出信号。
11.进一步的，所述差分放大电路包括差分放大器、第二电阻、第三电容，所述第二电阻的一端与所述晶振电路的输出端、所述差分放大器的一输入端连接，所述第二电阻的另一端与所述第三电容、所述自偏置电流源电路的输出端、所述差分放大器的另一输入端连接，所述第三电容的另一端接地，所述差分放大器的输出端输出振荡时钟信号。
12.进一步的，所述第二电阻的两端与二级差分比较器电路连接，所述二级差分比较器电路包括：偏置电路，用于控制放大器的工作电流；输入对管，用于接收所述差分放大电路的输出信号；输出对管，用于将所述差分放大电路的第一级差分放大信号输出至输出mos管；输出mos管，用于与所述偏置电路配合并输出二级的轨对轨输出信号。
13.更进一步的，在该自偏置的高适应性晶体振荡集成电路中，所述晶振电路中的晶振通过封装打线集成于ic芯片外，其余部分电路集成于同一片晶圆中。
14.根据上述方案的本发明，其特征在于，所述增益电阻为电阻器。
15.根据上述方案的本发明，其特征在于，所述增益电阻为非线性mos管，所述非线性mos管的栅极与内部电源或地电压连接。
16.根据上述方案的本发明，其有益效果在于，本发明通过对晶振的等效串联电阻的大范围分布进行控制，使得系统电路的相位裕度位于可接受范围内，同时本发明通过自偏置电流源电路的应用，可以避免无需外部偏置电路和偏置电压，从而避免另外偏置电路模块的电流消耗，本发明能够实现系统的超低功耗的工作状态。
附图说明
17.图1为传统皮尔斯振荡器的电路原理图；图2为晶体振荡器的振荡电路基本原理图；图3为晶体振荡器用等效模型替代的振荡器电路原理图；图4为本发明的电路原理图；图5为本发明中晶体振荡器的静态模型示意图；图6为本发明带输出差分比较器的电路原理图；图7为本发明带pmos管输入的差分比较器的管级电路原理图；图8为本发明带nmos管输入的差分比较器的管级电路原理图；图9为本发明中核心电路部分调整后使用nmos电流镜的电路原理图；图10为本发明核心电路部分调整后采用nmos输入的带差分比较器的管级电路原理图；
图11为本发明核心电路部分采用共源共栅nmos电流镜的电路原理图。
具体实施方式
18.下面结合附图以及实施方式对本发明进行进一步的描述：如图1至图3所示，在传统的皮尔斯（pierce）振荡器中，振荡环路可以描述为负性电阻（rn）、电路电抗（xc）、谐振器电抗（xr）和谐振器电阻（rr）的组合。当rn》rr时，电路将以使xc xr=0的频率振荡。其中c
l
=c1//c2。
19.将晶体振荡器用等效模型替代的振荡器电路中，振荡器电路的esr的计算公式为：esr=等效串联电阻（re）= rm×
(1 co/c
l
)2。
20.rm为晶体动态电阻；co包含寄生电容和介电电容；c1和c2为振荡电路外部电容，与其它板级寄生电容和反相器管脚电容共同代表了负载电容c
l
；lm为晶体动态电感 ；cm为晶体动态电容。
21.振荡电路的相位裕度可以由下式给出：其中f为振荡频率，gm为系统增益。等效串联电阻esr的增大会极大的减少相位裕度，而对于内置于集成电路中的外围电路，gm、co和c
l
不能按比例的减少。所以对于某种确定的量产集成电路产品，配套的晶体振荡器的应用范围会局限在少数的某几种型号上，大大减少了应用范围；而根据不同esr产品推出不同型号的ic芯片产品，则大大增加了ic芯片生产厂商的成本，因为需要大量资金生产不同的光罩。
22.如图4至图11所示，本发明为了解决上述问题，提出了一种自偏置的高适应性晶体振荡集成电路，其包括晶振电路和自偏置电流源电路。其中晶振电路用于产生晶体振荡的源信号；自偏置电流源电路，其与晶振电路的输出端连接，用于对晶体振荡的源信号进行非线性放大。
23.本发明通过晶振电路与自偏置电流源电路的综合应用，其通过在晶振电路的基础上增加非线性电路的放大机制，可以抛弃对外部参考电流源或参考电压的需求，可以避免使用简单皮尔斯（pierce）振荡器的高功耗，同时可以实现可靠的相位裕度oa，使得晶体振荡器xtal的esr的大范围分布下的oa裕度满足外接不同晶振的起振功能，保证晶振起振的稳定性。
24.具体的，该晶振电路包括晶振x、增益电阻rf、第一电容c1以及第二电容c2，晶振x的一端通过第一电容c1接地，其另一端通过第二电容c2接地，增益电阻rf的两端分别与晶振x的两端连接。该自偏置电流源电路包括第一mos管m1、第二mos管m2以及电流镜，用于实现晶振信号的非线性放大；自偏置电流源电路还包括第一电阻r1，第一电阻r1用于产生非线性放大信号的限制电流。
25.上述电路中的第一电容c1、第二电容c2可以内置于ic芯片内，也可以置于ic芯片的外部，根据具体需求进行调整即可。
26.在一个具体实施例中，增益电阻为电阻器。在另一个具体实施例中，增益电阻为非线性mos管，非线性mos管的栅极与内部电源或地电压连接，本实施例通过低损耗的非线性mos管替代传统的电阻器作为增益电阻，可以大大减少使用传统电阻器时的版图面积，具有优异的经济效益。
27.在图4所示的实施例中，第一mos管m1的漏极与晶振电路的一端（即晶振x的一端）连接，第一mos管m1的栅极与晶振电路的另一端（即晶振x的另一端）、第二mos管m2的栅极连接，第二mos管m2的源极与第一电阻r1的一端连接，第一mos管m1的源极与第一电阻r1的另一端均接地，电流镜设于第一mos管m1的漏极与第二mos管m2的漏极之间。此处的电流镜为第三mos管m3和第四mos管m4组成的电流镜，第四mos管m4的漏极与第一mos管m1的漏极连接，第四mos管m4的栅极与第三mos管的栅极、第三mos管m3的漏极、第二mos管m2的漏极连接，第三mos管m3的源极、第四mos管m4的源极与内部电源连接。
28.本发明的自偏置电流源电路的 实现过程为：该自偏置的高适应性晶体振荡集成电路上电后，如果晶振x未振荡，则无论增益电阻rf为何值，均会产生一个由第一电阻r1限制的电流，并保证快速且具有鲁棒性的起振，鲁棒性由第一mos管m1形成的共源极放大器决定。因此，本发明中的晶体振荡器集成电路自偏置产生电流，而无需外部的偏置电路和偏置电压。
29.另外，本发明的整体偏置由自偏置电流源电路产生，静态功耗由第一电阻r1（偏置电阻）决定，其可以有效地对晶振电路进行功耗控制，实现超低的电流消耗。
30.上述环路具有自动增益控制（agc）机制，当晶振稳定于标称值时，电路消耗i由rm值和c
l
与co的比值决定，k为常数，如下式所示。
31.c
l
的大小要保证足够的负阻抗能克服晶振起振时的损耗，晶振损耗由图5中的晶振静态模型给出。此模型为晶体在初始状态的模型，不含有晶体的动态电阻rm、动态电容cm和动态电感lm，其中co表示包含寄生电容在内的晶振介电电容。晶振在起振阶段的裕度需尽可能的大，则co要尽可能小，c
l
要尽可能的大：如果co要太大而c
l
太小，则无论流过流经增益电阻rf的电流多大，晶振也会起振失败；如果单独的c
l
过小，则会减低振荡电路的oa，即稳定性。所以对于需要兼容大范围的晶振esr，则c
l
的选择需要非常仔细。
32.由于pierce振荡器使用反向器输出时，反相器的输出会产生巨大的工作电流，每次翻转中的过渡区导通的短路电流产生巨大的损耗，而仅通过减小反相器宽长比来减少过渡区电流还会导致驱动器的驱动能力不足。
33.本发明为了解决反相器输出损耗大、减小反相器导致驱动力不足的缺陷，在整个电路的输出端增加差分放大功能，即自偏置电流源电路的输出端与差分放大电路连接，差分放大电路对自偏置电流源电路的输出信号进行直流滤波并产生轨对轨输出信号。
34.在图6所示的具体实施例中，差分放大电路包括差分放大器、第二电阻r2、第三电容c3，第二电阻r2的一端与晶振电路的输出端（即晶振x的一端）、差分放大器的一输入端（此处为差分放大器的同相输入端）连接，第二电阻r2的另一端与第三电容c3、自偏置电流源电路的输出端（此处为第二mos管m2的栅极）、差分放大器的另一输入端（此处为差分放大
器的反相输入端）连接，第三电容c3的另一端接地，差分放大器的输出端输出振荡时钟信号。
35.本发明中差分放大电路的实现过程为：通过第二电阻r2、第三电容c3实现对自动增益控制（agc）的直流滤波，同时实现时间常数的控制，也避免了第二mos管m2的栅极电压波动而引起整体的电流消耗波动，更进一步的保证振荡环路的稳定性。本发明中的第二电阻r2没有对第一mos管m1、第二mos管m2、第三mos管m3以及第四mos管m4组成的环路系统产生直流隔离，从而没有破坏自偏置环路的功能实现。
36.本发明采用差分放大器进行输出，在产生轨对轨输出信号的同时，降低传统反相器输出时pmos管和nmos管打开时的短路电流；更进一步的，晶振x也可以在更小的振幅下工作以降低电流消耗，更加适用于采用电池供电的iot系统；提高系统的psrr电源抑制比。另外，本发明还可以通过差分放大器使得输出信号更接近50%的占空比。
37.基于上述方案的本发明，整个电路还可接二级差分比较器电路实现上述功能。在带有二级差分比较器电路自偏置的高适应性晶体振荡集成电路中，晶振电路中的晶振x通过封装打线集成于ic芯片外，其余部分电路集成于同一片晶圆中，其可以将第一电容c1和第二电容c2进行集成，无需在pcb电路板上外加电容，节省了电路板的空间，同时节省了成本。进一步的，采用该封装设计可以将晶振x和ic芯片集成在一个集成块中直接使用，易于集成电路的设计，电路更加集成化。
38.第二电阻r2的两端与二级差分比较器电路连接，二级差分比较器电路包括偏置电路、输入对管、输出对管以及输出mos管，其中，偏置电路用于控制放大器的工作电流；输入对管用于接收差分放大电路的输出信号；输出对管用于将差分放大电路的第一级差分放大信号输出至输出mos管；输出mos管用于与偏置电路配合并输出二级的轨对轨输出信号。此处的二级差分比较器电路是为了实现轨到轨的输出信号，也可仅采用一级差分放大器实现，或者采用任意差分放大器实现。
39.下面提供几种带有二级差分比较器电路的具体电路结构。
40.实施例一如图7所示，在图4所示的实施例的基础上增加两级极的差分比较器电路。具体电路结构为：晶振x的一端与第二电阻r2的一端、第六mos管m6的栅极连接，第二电阻r2的另一端与第三电容c3、第二mos管m2的栅极、第五mos管m5的栅极连接，第五mos管m5的源极、第六mos管m6的源极均与第十mos管m10的漏极连接，第五mos管m5的漏极与第七mos管m7的漏极、第七mos管m7的栅极、第八mos管m8的栅极连接，第八mos管m8的漏极与第六mos管m6的漏极、第九mos管m9的栅极连接，第九mos管m9的漏极与第十一mos管m11的漏极连接，并且第九mos管m9的漏极输出时钟信号ck_out；第十mos管m10的源极、第十一mos管m11的源极均与内部电源连接，第十mos管m10的栅极、第十一mos管m11的栅极均与内部 偏置电流源连接；第三电容c3的另一端、第七mos管m7的源极、第八mos管m8的源极、第九mos管m9的源极均接地。
41.在上述电路结构中，第十mos管m10与第十一mos管m11组合形成偏置电路，可以实现放大器的工作电流的控制；第五mos管m5与第六mos管m6组合形成输入对管，输入信号经
过第七mos管m7、第八mos管m8后将第一级的信号送至第九mos管m9的共源极入，并通过第九mos管m9和第十一mos管m11形成轨对轨输出信号ck_out（即为时钟输出信号）。
42.本实施例中的第五mos管m5与第六mos管m6均为pmos管。
43.实施例二如图8所示，本实施例采用pmos管作为输入mos对管，其与图7所示的电路仅在于二级差分比较器电路部分不同，此部分的具体电路结构为：晶振x的一端与第二电阻r2的一端、第五mos管m5的栅极连接，第二电阻r2的另一端与第三电容c3、第二mos管m2的栅极、第六mos管m6的栅极连接，第五mos管m5的源极、第六mos管m6的源极均与第十mos管m10的漏极连接，第五mos管m5的漏极与第七mos管m7的漏极、第七mos管m7的栅极、第八mos管m8的栅极连接，第八mos管m8的漏极与第六mos管m6的漏极、第九mos管m9的栅极连接，第九mos管m9的漏极与第十一mos管m11的漏极连接，并且第九mos管m9的漏极输出时钟信号ck_out；第七mos管m7的源极、第八mos管m8的源极、第九mos管m9的源极均与内部电源连接；第三电容c3的另一端、第十mos管m10的源极、第十一mos管m11的源极均与内部电源连接，第十mos管m10的栅极、第十一mos管m11的栅极均与内部偏置电流源连接。
44.在本实施例的电路结构中，第二级差分比较器电路的工作电流由第十mos管m10和第十一mos管m11决定。
45.在上述实施例一与实施例二中，采用哪种类型的二级差分比较器电路由芯片设计师根据具体的工艺参数和mos管的阈值决定。
46.实施例三如图9所示，本实施例采用pmos管作为自偏置电流源电路的输入对管和电流镜，其与图7所示的电路仅在于晶振电路和自偏置电流源电路部分不同。此部分的具体电路结构为：晶振x的一端与第一mos管m1的漏极、第四mos管的漏极、第一电容c1的一端连接，晶振x的另一端与第二电容c2的一端、第二电阻r2的一端、第一mos管m1的栅极以及第六mos管m6的栅极连接，非线性mos管的两端分别与晶振x的两端连接，第二电阻r2的另一端与第三电容c3的一端、第二mos管m2的栅极、第五mos管m5的栅极连接，第二mos管m2的源极与第一电阻r1的一端连接，第二mos管m2的漏极与第三mos管m3的栅极和漏极连接；第一mos管m1的源极、第一电容c1的另一端、第二电容c2的另一端、第三电容c3的另一端、第一电阻r1的另一端均与内部电源连接；第四mos管m4的源极、第三mos管m3的源极均接地。
47.其余的二级差分比较器电路与图7所示相同，此处不做赘述。
48.在本实施例中，晶振x的信号进行了调整，使得振荡器的平均电平大小向电源电压靠近，其不会对外部晶振的选择造成任何局限，晶振的振荡特性决定了晶振要求的是交流信号，而直流电平大小并无任何影响。此种电路结构能够适应ic中电性要求和工艺局限性要求的环境。
49.实施例四本实施例采用上述实施例二的二级差分比较器电路、实施例三的晶振电路和自偏
置电流源电路，其具体电路连接如图10所述，此处不做详细描述。
50.实施例五上述实施例四中采用的是第三mos管m3和第四mos管m4形成的电流镜，其本质是使得第二mos管m2产生的电流反馈至第一mos管m1。故，电流镜的样式可进行多种选择，其只要能满足电流镜的工作范围即可。本实施例采用的是双电流镜的形式。
51.如图11所示，在本实施例在图10所示的电路结构的基础上做出如下设计：第一mos管m1的漏极与第十三mos管m13的漏极连接，第十三mos管m13的栅极与第十二mos管m12的栅极、第十二mos管m12的漏极以及第二mos管m2的漏极连接，第十三mos管m13的源极与第四mos管m4的漏极连接，第四mos管m4的栅极与第三mos管m3的栅极、第三mos管m3的漏极以及第十二mos管m12的源极连接，第四mos管m4的源极、第三mos管m3的源极均接地。
52.其与电路部分与图10所示电路相同，此处不做详细描述。
53.通过上述各个实施例及对应电路结构可知，本发明与传统的晶体振荡电路相比，通过采用晶振电路与自偏置电流源电路相结合的形式，同时实现自偏置和晶振的启动振荡，整体偏置由自偏置电路产生，从而避免另外偏置电路模块的电流消耗；同时，整体的电流功耗可以由第一电阻r1来进行控制，可以有效地对晶振核心电路进行功耗控制，实现超低的电流消耗。
54.另外，本发明通过第二电阻r2和第三电容c3形成自动增益控制电路agc进行直流滤波，同时可以控制时间常数，也避免了第二mos管m2的栅极电压波动而引起整体的电流消耗波动，更进一步的保证振荡环路的稳定性。
55.本发明可以避免使用简单皮尔斯（pierce）振荡器的高功耗，并且对晶体xtal的esr的大范围分布进行控制，并实现可靠的相位裕度oa，保证晶振起振的稳定性。
56.应当理解的是，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，而所有这些改进和变换都应属于本发明所附权利要求的保护范围。
57.上面结合附图对本发明专利进行了示例性的描述，显然本发明专利的实现并不受上述方式的限制，只要采用了本发明专利的方法构思和技术方案进行的各种改进，或未经改进将本发明专利的构思和技术方案直接应用于其它场合的，均在本发明的保护范围内。