三维存储器的制作方法、三维存储器及存储系统与流程

1.本发明涉及半导体技术领域，尤其涉及一种三维存储器的制作方法、三维存储器及存储系统。


背景技术：

2.目前，三维存储器中连接外围触点的外围引出点与连接共源极层的共源极引出点的高度不同，使得在形成外围引出点和共源极引出点时，需要采用两个掩膜版来分别制作，导致制作工艺较为复杂，成本较高。


技术实现要素：

3.本发明提供一种三维存储器的制作方法、三维存储器及存储系统，能够简化制作工艺，降低成本。
4.本发明提供了一种三维存储器的制作方法，所述三维存储器包括核心区和外围区，所述方法包括：
5.提供停止层，位于所述停止层上的堆栈层，以及位于所述核心区并贯穿所述堆栈层和所述停止层的沟道结构；
6.在所述外围区形成贯穿所述停止层的外围触点；
7.在所述停止层背离所述堆栈层的一侧形成覆盖并电性连接所述沟道结构的共源极层，并使所述共源极层背离所述堆栈层一侧的表面与所述外围触点背离所述堆栈层一侧的表面平齐；
8.在所述外围触点背离所述堆栈层的一侧形成与所述外围触点连接的外围引出点，以及在所述共源极层背离所述堆栈层的一侧形成与所述共源极层连接的共源极引出点。
9.可选地，所述方法还包括：
10.提供基底，所述停止层位于所述基底上，所述沟道结构贯穿所述堆栈层和所述停止层并延伸至所述基底内，所述外围触点贯穿所述停止层并延伸至所述基底内；
11.所述在所述停止层背离所述堆栈层的一侧形成覆盖并电性连接所述沟道结构的共源极层，并使所述共源极层背离所述堆栈层一侧的表面与所述外围触点背离所述堆栈层一侧的表面平齐的步骤，包括：
12.至少去除所述核心区的基底；
13.在剩余基底背离所述停止层的一侧形成共源极层，且所述共源极层覆盖并电性连接所述沟道结构；
14.对所述共源极层和所述外围触点进行平坦化处理，使处理后的共源极层背离所述堆栈层一侧的表面与处理后的外围触点背离所述堆栈层一侧的表面平齐。
15.可选地，所述基底包括依次设置的衬底、绝缘层、牺牲层和阻挡层，所述停止层位于所述阻挡层上；
16.所述沟道结构贯穿所述堆栈层、所述停止层和所述阻挡层并延伸至所述牺牲层
内，所述外围触点贯穿所述停止层、所述阻挡层和所述牺牲层并延伸至所述绝缘层内或所述衬底内。
17.可选地，所述至少去除所述核心区的基底的步骤，包括：
18.至少去除所述核心区的衬底；
19.去除所述核心区的绝缘层；
20.去除所述核心区的牺牲层；
21.去除所述核心区的阻挡层。
22.可选地，在所述外围区的衬底和所述外围区的绝缘层被完全去除时，所述共源极层位于剩余牺牲层背离所述停止层的一侧，且覆盖并电性连接所述沟道结构；
23.所述对所述共源极层和所述外围触点进行平坦化处理，使处理后的共源极层背离所述堆栈层一侧的表面与处理后的外围触点背离所述堆栈层一侧的表面平齐的步骤，包括：
24.对所述共源极层和所述外围触点进行平坦化处理，以去除所述剩余牺牲层背离所述停止层一侧的部分共源极层和部分外围触点，使处理后的共源极层背离所述堆栈层一侧的表面、处理后的外围触点所述堆栈层一侧的底表面与所述剩余牺牲层背离所述堆栈层一侧的表面平齐。
25.可选地，在所述外围区的衬底被完全去除，且所述外围区的绝缘层被部分去除时，所述共源极层位于剩余绝缘层背离所述停止层的一侧，且覆盖并电性连接所述沟道结构；
26.所述对所述共源极层和所述外围触点进行平坦化处理，使处理后的共源极层背离所述堆栈层一侧的表面与处理后的外围触点背离所述堆栈层一侧的表面平齐的步骤，包括：
27.对所述共源极层、所述外围触点和所述剩余绝缘层进行平坦化处理，使处理后的共源极层背离所述堆栈层一侧的表面、处理后的外围触点背离所述堆栈层一侧的表面与处理后的剩余绝缘层背离所述堆栈层一侧的表面平齐。
28.可选地，所述沟道结构包括贯穿所述堆栈层和所述停止层并延伸至所述基底内的沟道层，以及围绕所述沟道层设置的存储介质层；
29.所述方法还包括：
30.在去除所述核心区的基底时，去除所述停止层背离所述堆栈层一侧的存储介质层，以裸露所述沟道层；所述共源极层覆盖所述沟道层并与所述沟道层连接。
31.可选地，所述在所述外围触点背离所述堆栈层的一侧形成与所述外围触点连接的外围引出点，以及在所述共源极层背离所述堆栈层的一侧形成与所述共源极层连接的共源极引出点的步骤，包括：
32.在所述外围触点背离所述堆栈层的一侧和所述共源极层背离所述堆栈层的一侧形成隔离层；
33.形成贯穿所述隔离层的外围引出点和共源极引出点，使所述外围引出点与所述外围触点连接，所述共源极引出点与所述共源极层连接。
34.可选地，所述外围触点背离所述堆栈层一侧的表面与所述停止层之间的间距大于所述沟道结构背离所述堆栈层一侧的表面与所述停止层之间的间距。
35.相应地，本发明还提供了一种三维存储器，包括核心区和外围区；
36.所述三维存储器包括：
37.停止层；
38.位于所述停止层上的堆栈层；
39.位于所述核心区并贯穿所述堆栈层和所述停止层的沟道结构；
40.位于所述外围区并贯穿所述停止层的外围触点；
41.位于所述停止层背离所述堆栈层一侧的共源极层，且所述共源极层覆盖并电性连接所述沟道结构，所述共源极层背离所述堆栈层一侧的表面与所述外围触点背离所述堆栈层一侧的表面平齐；
42.位于所述外围触点背离所述堆栈层的一侧且与所述外围触点连接的外围引出点，以及位于所述共源极层背离所述堆栈层的一侧且与所述共源极层连接的共源极引出点。
43.可选地，所述三维存储器还包括位于所述停止层背离所述堆栈层一侧的基底层，且所述基底层位于所述外围区，所述外围触点还贯穿所述基底层；
44.所述外围触点背离所述堆栈层一侧的表面、所述共源极层背离所述堆栈层一侧的表面与所述基底背离所述堆栈层一侧的表面平齐。
45.可选地，所述基底层包括牺牲层，以及位于所述牺牲层与所述停止层之间的阻挡层；
46.所述外围触点背离所述堆栈层一侧的表面、所述共源极层背离所述堆栈层一侧的表面与所述牺牲层背离所述堆栈层一侧的表面平齐。
47.可选地，所述基底层包括绝缘层，位于所述绝缘层与所述停止层之间的牺牲层，以及位于所述牺牲层与所述停止层之间的阻挡层；
48.所述外围触点背离所述堆栈层一侧的表面、所述共源极层背离所述堆栈层一侧的表面与所述绝缘层背离所述堆栈层一侧的表面平齐。
49.可选地，所述沟道结构包括贯穿所述堆栈层和所述停止层的沟道层，以及围绕所述沟道层设置的存储介质层；
50.所述共源极层覆盖所述沟道层并与所述沟道层连接。
51.可选地，所述外围触点包括贯穿所述停止层的金属层，以及围绕所述金属层设置的金属绝缘层；
52.所述金属层背离所述堆栈层一侧的表面与所述共源极层背离所述堆栈层一侧的表面平齐，所述外围引出点与所述金属层连接。
53.可选地，所述三维存储器还包括位于所述外围触点背离所述堆栈层一侧和所述共源极层背离所述堆栈层一侧的隔离层；
54.所述外围引出点贯穿所述隔离层并与所述外围触点连接，所述共源极引出点贯穿所述隔离层并与所述共源极层连接。
55.可选地，所述外围触点背离所述堆栈层一侧的表面与所述停止层之间的间距大于所述沟道结构背离所述堆栈层一侧的表面与所述停止层之间的间距。
56.相应地，本发明实施例还提供一种存储系统，包括上述三维存储器，以及与所述三维存储器电性连接的控制器。
57.本发明的有益效果为：提供停止层，位于停止层上的堆栈层，以及位于存储区并贯穿堆栈层和停止层的沟道结构，在外围区形成贯穿停止层的外围触点，在停止层背离堆栈
层的一侧形成覆盖并电性连接沟道结构底部的共源极层，并使共源极层背离所述堆栈层一侧的表面与外围触点背离所述堆栈层一侧的表面平齐，在外围触点背离所述堆栈层的一侧形成与外围触点连接的外围引出点以及在共源极层背离所述堆栈层的一侧形成与共源极层连接的共源极引出点，即采用一道工艺同时形成外围引出点和共源极引出点，简化制作工艺，降低成本。
附图说明
58.为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
59.图1为本发明实施例提供的三维存储器的制作方法的一个流程示意图；
60.图2a至图2l为本发明实施例提供的三维存储器的制作方法的一个结构示意图；
61.图3a至图3k为本发明实施例提供的三维存储器的制作方法的另一个结构示意图；
62.图4为本发明实施例提供的三维存储器的一个结构示意图；
63.图5为本发明实施例提供的三维存储器的另一个结构示意图；
64.图6为本发明实施例提供的存储系统的一个结构示意图。
具体实施方式
65.这里所公开的具体结构和功能细节仅仅是代表性的，并且是用于描述本发明的示例性实施例的目的。但是本发明可以通过许多替换形式来具体实现，并且不应当被解释成仅仅受限于这里所阐述的实施例。
66.在本发明的描述中，需要理解的是，术语“中心”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。另外，术语“包括”及其任何变形，意图在于覆盖不排他的包含。
67.在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
68.这里所使用的术语仅仅是为了描述具体实施例而不意图限制示例性实施例。除非上下文明确地另有所指，否则这里所使用的单数形式“一个”、“一项”还意图包括复数。还应当理解的是，这里所使用的术语“包括”和/或“包含”规定所陈述的特征、整数、步骤、操作、单元和/或组件的存在，而不排除存在或添加一个或更多其他特征、整数、步骤、操作、单元、
组件和/或其组合。
69.参见图1，是本发明实施例提供的三维存储器的制作方法的流程示意图。
70.如图1所示，本发明实施例提供的三维存储器的制作方法，所述三维存储器包括存储区a和外围区b，所述存储区a包括核心区a1和非核心区a2，且非核心区a2位于核心区a1与外围区b之间。所述方法包括步骤101至步骤104，具体如下：
71.步骤101、提供停止层，位于所述停止层上的堆栈层，以及位于所述核心区并贯穿所述堆栈层和所述停止层的沟道结构。
72.本发明实施例中，在提供停止层之前，可以先提供基底，使停止层形成于基底上。如图2a所示，基底1位于存储区a和外围区b。基底1可以包括依次设置的衬底11、绝缘层12、牺牲层13和阻挡层14。具体地，提供衬底11，采用薄膜沉积工艺，在衬底11上形成绝缘层12。然后，采用薄膜沉积工艺，在绝缘层12上形成牺牲层13。然后，采用薄膜沉积工艺，在牺牲层13上形成阻挡层14。
73.其中，薄膜沉积工艺可以为物理气相沉积、化学气相沉积、原子层沉积、激光辅助沉积等。衬底11可以为硅衬底，也可以为包括其他元素半导体或化合物半导体的衬底。绝缘层12包括但不限于氧化硅、氮化硅和氮氧化硅中的任意一种或多种组合。牺牲层13可以为多晶硅等半导体层。阻挡层14包括但不限于氧化硅、氮化硅和氮氧化硅中的任意一种或多种组合。
74.如图2a所示，停止层2位于基底1上，且停止层2位于存储区a和外围区b。具体地，采用薄膜沉积工艺，在基底1的阻挡层14上形成停止层2。停止层2可以为多晶硅等半导体层。
75.然后，采用薄膜沉积工艺，在停止层2上形成堆叠层，且堆叠层位于存储区a。堆叠层可以包括多个纵向交替堆叠的层间牺牲层(图中未示出)和层间绝缘层31，纵向是指垂直于停止层2上表面的方向。层间牺牲层和层间绝缘层31的堆叠层数不做限制，例如48层、64层、128层等等。层间牺牲层包括但不限于氧化硅、氮化硅和氮氧化硅中的任意一种或多种组合，层间绝缘层31包括但不限于氧化硅、氮化硅和氮氧化硅中的任意一种或多种组合。
76.堆叠层在非核心区a2形成有台阶结构，台阶结构包括多个台阶，且每一台阶对应一个层间牺牲层。台阶结构上还覆盖有介质层33，且介质层33还形成于外围区b的停止层2上，即介质层33位于非核心区a2和外围区b。介质层33的顶表面(即介质层33背离停止层2一侧的表面)与堆叠层的顶表面(即堆叠层背离停止层2一侧的表面)平齐，介质层33的底表面(即介质层33靠近停止层2一侧的表面)与堆叠层的底表面(即堆叠层靠近停止层2一侧的表面)平齐。介质层33包括但不限于氧化硅、氮化硅和氮氧化硅中的任意一种或多种组合。
77.如图2a所示，形成纵向贯穿堆叠层和停止层2的沟道结构4，且沟道结构4位于核心区a1中。在一个实施方式中，沟道结构4仅纵向贯穿堆叠层和停止层2，即沟道结构4的底表面(即沟道结构4背离堆叠层一侧的表面)与停止层2的底表面(即停止层2背离堆叠层一侧的表面)平齐。在另一个实施方式中，沟道结构4纵向贯穿堆叠层和停止层2并延伸至基底1内。具体地，沟道结构4纵向贯穿堆叠层、停止层2和阻挡层14并延伸至牺牲层13内。沟道结构4包括间隔层41，围绕间隔层41周侧设置的沟道层42，以及围绕沟道层42周侧设置的存储介质层43。存储介质层43包括围绕沟道层42周侧设置的隧穿层(图中未示出)，围绕隧穿层周侧设置的电荷存储层(图中未示出)，以及围绕电荷存储层周侧设置的电荷阻挡层(图中未示出)。其中，间隔层41可以为氧化硅等氧化物，沟道层42可以为多晶硅等，隧穿层可以为
氧化硅、氮化硅、氮氧化硅等氧化物，电荷存储层可以为包括含量子点或纳米晶体或者含有氮和硅的化合物的绝缘层，电荷阻挡层可以为氧化硅等氧化物。
78.在形成沟道结构4的同时，形成纵向贯穿堆叠层、停止层2和阻挡层14并延伸至牺牲层13内的虚拟沟道结构40，且虚拟沟道结构40位于非核心区a2。虚拟沟道结构40可设置在沟道结构4的附近，以保证沟道结构4的良率。虚拟沟道结构40与沟道结构4的结构可以相同或不同，在此不再详细赘述。
79.然后，形成贯穿堆叠层、停止层2和阻挡层14并延伸至牺牲层13内的栅缝隙(图中未示出)。通过栅缝隙将堆叠层中的层间牺牲层置换为栅极层32，使得堆叠层转换为堆栈层3，堆栈层3的台阶结构的每一台阶对应一个栅极层32。栅极层32包括但不限于钨、钴、铜、铝、掺杂硅或掺杂硅化物。
80.在栅缝隙中形成栅缝隙结构(图中未示出)，使得栅缝隙结构贯穿堆栈层3、停止层2和阻挡层14并延伸至牺牲层13内。栅缝隙结构可以为绝缘材料，即在栅缝隙中填充绝缘材料，以构成栅缝隙结构。绝缘材料包括但不限于氧化硅、氮化硅和氮氧化硅中的任意一种或多种组合。栅缝隙结构也可以包括贯穿堆栈层3、停止层2和阻挡层14并延伸至牺牲层13内的半导体层，以及围绕半导体层设置的阻隔层。半导体层可以为多晶硅等半导体材料，阻隔层包括但不限于氧化硅、氮化硅和氮氧化硅中的任意一种或多种组合。
81.然后，在非核心区a2中形成纵向贯穿介质层33的多个字线触点34，且多个字线触点34与多个台阶中的栅极层32一一对应的连接。字线触点34包括但不限于钨、钴、铜、铝、掺杂硅或掺杂硅化物。
82.步骤102、在所述外围区形成贯穿所述停止层的外围触点。
83.如图2a所示，外围区b中具有介质层33，且外围区b中的介质层33位于停止层2上。在外围区b中形成贯穿介质层33和停止层2并延伸至基底1内。具体地，外围触点6贯穿介质层33、停止层2、阻挡层14和牺牲层13并延伸至绝缘层12中，或者外围触点6贯穿介质层33、停止层2、阻挡层14、牺牲层13和绝缘层12并延伸至衬底11中。
84.外围触点6包括贯穿介质层33、停止层2、阻挡层14和牺牲层13并延伸至绝缘层12内或衬底11内的金属层61，以及围绕金属层61设置的金属绝缘层62。金属绝缘层62用于将金属层61与停止层2、牺牲层13进行隔离。金属层61包括但不限于钨、钴、铜、铝。金属绝缘层62包括但不限于氧化硅、氮化硅和氮氧化硅中的任意一种或多种组合。
85.然后，在介质层33和堆栈层3上形成金属互连层30，并在外围触点6的顶部(即外围触点6背离衬底11的一侧)、字线触点34的顶部(即字线触点34背离衬底11的一侧)、沟道结构4的顶部(即沟道结构4背离衬底11的一侧)和虚拟沟道结构40的顶部(即虚拟沟道结构40背离衬底11的一侧)对应形成贯穿金属互连层30的第一键合接口60，使外围触点6中的金属层61、字线触点34、沟道结构4中的沟道层42以及虚拟沟道结构40中的沟道层分别与其对应的第一键合接口60连接。第一键合接口60包括但不限于钨、钴、铜、铝。
86.然后，将外围器件结构7键合在图2a中的结构上，并将键合后的整体结构翻转倒置。如图2b所示，倒置后，外围触点6的顶部朝下，底部朝上，存储沟道结构4的顶部朝下，顶部朝上。
87.外围器件结构7包括与第一键合接口60相对应的第二键合接口70，第一键合接口60与对应的第二键合接口70连接。第二键合接口70包括但不限于钨、钴、铜、铝。外围器件结
构7还包括与第二键合接口70相连接的外围器件(图中未示出)，使得外围触点6中的金属层61、字线触点34、存储沟道结构4中的沟道层42能够通过第一键合接口60和第二键合接口70与外围器件结构7中的外围器件电性连接。其中，外围器件可以为cmos(complementary metal oxide semiconductor，互补金属氧化物半导体)、sram(static random-access memory，静态随机存取存储器)、dram(dynamic random access memory，动态随机存取存储器)、fpga(field-programmable gate array，现场可编程门阵列)、cpu(central processing unit，中央处理器)等器件。
88.步骤103、在所述停止层背离所述堆栈层的一侧形成覆盖并电性连接所述沟道结构的共源极层，并使所述共源极层背离所述堆栈层一侧的表面与所述外围触点背离所述堆栈层一侧的表面平齐。
89.本发明实施例中，外围触点6在基底1内的延伸深度可以大于沟道结构4在基底1内的延伸深度，即外围触点6的底表面(即外围触点6背离外围器件结构7一侧的表面)与停止层2之间的间距大于存储沟道结构4的底表面(即沟道结构4背离外围器件结构7一侧的表面)与停止层2之间的间距，以便在停止层2背离堆栈层3一侧形成覆盖沟道结构4底部的共源极层后，共源极层的底表面(即共源极层背离外围器件结构7一侧的表面)能够与外围触点6的底表面平齐。
90.在停止层2背离堆栈层3的一侧具有基底1时，可以先去除全部基底1再形成共源极层，也可以仅去除部分基底(例如仅去除核心区a1的基底1，或者去除核心区a1的基底1和外围区b的部分基底)再形成共源极层，只需保证共源极层能够覆盖沟道结构4的底部并与沟道结构4电性连接即可。
91.在一个实施方式中，去除全部或部分基底1后，裸露外围触点6的底部和沟道结构4的底部。由于外围触点6在基底1内的延伸深度大于沟道结构4在基底1内的延伸深度，因此可以直接在核心区a1形成覆盖沟道结构4底部的共源极层，并使共源极层的底表面(即共源极层背离堆栈层3一侧的表面)与外围触点6的底表面(即外围触点6背离堆栈层3一侧的表面)平齐。也就是说，本实施方式无需对共源极层和外围触点6进行平坦化处理。
92.在另一个实施方式中，步骤103中的所述在所述停止层背离所述堆栈层的一侧形成覆盖并电性连接所述沟道结构的共源极层，并使所述共源极层背离所述堆栈层一侧的表面与所述外围触点背离所述堆栈层一侧的表面平齐，包括：
93.至少去除所述核心区的基底；
94.在剩余基底背离所述停止层的一侧形成共源极层，且所述共源极层覆盖并电性连接所述存储沟道结构；
95.对所述共源极层和所述外围触点进行平坦化处理，使处理后的共源极层背离所述堆栈层一侧的表面与处理后的外围触点背离所述堆栈层一侧的表面平齐。
96.需要说明的是，沟道结构4位于核心区a1，且沟道结构4的底部位于基底1内，通过去除核心区a1的基底1，可以裸露沟道结构4的底部，使得后续形成的共源极层能够覆盖沟道结构4的底部，以与沟道结构4电性连接。外围触点6位于外围区b，且外围触点6的底部位于基底1内，通过在基底1的厚度方向上去除外围区b部分厚度的基底1，可以裸露外围触点6的底部。
97.具体地，所述至少去除所述核心区的基底的步骤，包括：
98.至少去除所述核心区的衬底；
99.去除所述核心区的绝缘层；
100.去除所述核心区的牺牲层；
101.去除所述核心区的阻挡层。
102.在第一实施方式中，仅去除核心区a1的衬底11，保留非核心区a2和外围区b的衬底11。然后，依次去除核心区a1的绝缘层12、牺牲层13和阻挡层14。由于沟道结构4中的存储介质层43与阻挡层14的材质相同，因此在去除核心区a1的阻挡层14时，同时去除沟道结构4底部的存储介质层43(即沟道结构4中停止层2背离堆栈层3一侧的存储介质层43)，从而裸露沟道结构4底部的沟道层42。然后，在剩余衬底背离停止层2的一侧形成共源极层，共源极层还延伸至核心区a1，并覆盖沟道结构4底部的沟道层42，使得共源极层8与沟道层42连接。然后，对共源极层、剩余衬底和外围触点6中的金属绝缘层62进行化学机械研磨(cmp)，以裸露外围触点6中的金属层61，使研磨后的共源极层8的底表面(即研磨后的共源极层8背离外围器件结构7一侧的表面)与金属层61的底表面(即金属层61背离外围器件结构7一侧的表面)平齐。
103.在第二实施方式中，衬底11(包括核心区a1和外围区b的衬底)被完全去除，且基底1中绝缘层12的厚度较薄，在后续去除核心区a1的阻挡层14的同时，完全去除外围区b的绝缘层12。具体地，如图2c所示，先采用刻蚀工艺，去除衬底11(包括存储区a和外围区b的衬底11)。然后，如图2d所示，通过掩膜层，去除核心区a1的绝缘层12，保留非核心区a2和外围区b的绝缘层12。如图2e所示，通过掩膜层，去除核心区a1的牺牲层13，保留非核心区a2和外围区b的牺牲层13，非核心区a2和外围区b的牺牲层13构成剩余牺牲层13’。
104.如图2f所示，去除核心区a1的阻挡层14。由于沟道结构4中的存储介质层43、外围触点6中的金属绝缘层62、非核心区a2和外围区b中的绝缘层12与阻挡层14的材质相同，且绝缘层12的厚度较薄，因此在去除核心区a1的阻挡层14时，同时去除沟道结构4底部的存储介质层43(即沟道结构4中停止层2背离堆栈层3一侧的存储介质层43)、外围触点6底部的金属绝缘层62(即外围触点6中牺牲层13背离停止层2一侧的金属绝缘层62)以及非核心区a2和外围区b的绝缘层12，从而裸露沟道结构4底部的沟道层42、外围触点6底部的金属层61以及剩余牺牲层13’。在裸露沟道结构4底部的沟道层42后，还可以采用离子注入(imp)工艺，对沟道层42进行p型掺杂或n型掺杂。
105.然后，如图2g所示，在剩余牺牲层13’背离停止层2的一侧形成共源极层8，共源极层8覆盖外围触点6底部的金属层61。共源极层8还延伸至核心区a1，并覆盖沟道结构4底部的沟道层42，使得共源极层8与沟道层42连接。
106.需要说明的是，栅缝隙结构与牺牲层13、阻挡层14之间可能具有缝隙，若刻蚀去除非核心区a2的牺牲层13，由于牺牲层13与停止层2的材质相同，则可能通过缝隙在停止层2中刻蚀形成开口，若刻蚀去除非核心区a2的阻挡层14，由于阻挡层14与堆栈层3中的层间绝缘层31的材质相同，则可能通过缝隙在层间绝缘层31中刻蚀形成开口，导致在形成共源极层8后，共源极层8沉积在停止层2和层间绝缘层31中的开口处，与堆栈层3中的栅极层32电性连接，存在漏电风险。因此，本实施例中的栅缝隙结构位于非核心区a2，并只去除核心区a1的牺牲层13和阻挡层14，保留非核心区a2的牺牲层13和阻挡层14，以避免共源极层8与栅极层32电性连接，降低漏电风险。
107.然后，对共源极层8和外围触点6进行平坦化处理。具体地，所述对所述共源极层和所述外围触点进行平坦化处理，使处理后的共源极层背离所述堆栈层一侧的表面与处理后的外围触点背离所述堆栈层一侧的表面平齐的步骤，包括：
108.对所述共源极层和所述外围触点进行平坦化处理，以去除所述剩余牺牲层背离所述停止层一侧的部分共源极层和部分外围触点，使处理后的共源极层背离所述堆栈层一侧的表面、处理后的外围触点所述堆栈层一侧的底表面与所述剩余牺牲层背离所述堆栈层一侧的表面平齐。
109.如图2h所示，对共源极层8和外围触点6中的金属层61进行化学机械研磨(cmp)，以去除剩余牺牲层13’背离停止层2一侧的共源极层8和金属层61，使研磨后的共源极层8的底表面(即研磨后的共源极层8背离外围器件结构7一侧的表面)、研磨后的金属层61的底表面(即研磨后的金属层61背离外围器件结构7一侧的表面)与剩余牺牲层13的底表面(即剩余牺牲层13背离外围器件结构7一侧的表面)平齐，且避免外围触点6中的金属层61与共源极层8连接。
110.在一些实施例中，也可以继续对剩余牺牲层13’进行平坦化处理，即对共源极层8、外围触点6以及剩余牺牲层13’进行化学机械研磨，使研磨后的共源极层8的底表面、研磨后的金属层61的底表面与研磨后的剩余牺牲层13’的底表面平齐。需要说明的是，共源极层8不能无限制研磨，至少需保证研磨后的共源极层8仍覆盖沟道结构4底部的沟道层42。
111.研磨后，通过离子注入对共源极层8进行p型掺杂或n型掺杂，并对共源极层8进行激光退火处理，以修复离子注入损伤的共源极层8。
112.步骤104、在所述外围触点背离所述堆栈层的一侧形成与所述外围触点连接的外围引出点，以及在所述共源极层背离所述堆栈层的一侧形成与所述共源极层连接的共源极引出点。
113.由于研磨后的外围触点6的底表面与研磨后的共源极层8的底表面平齐，因此可以采用一道工艺同时形成外围引出点和共源极引出点，以简化制作工艺，且降低成本。
114.具体地，步骤104中的所述在所述外围触点背离所述堆栈层的一侧形成与所述外围触点连接的外围引出点，以及在所述共源极层背离所述堆栈层的一侧形成与所述共源极层连接的共源极引出点，包括：
115.在所述外围触点背离所述堆栈层的一侧和所述共源极层背离所述堆栈层的一侧形成隔离层；
116.形成贯穿所述隔离层的外围引出点和共源极引出点，使所述外围引出点与所述外围触点连接，所述共源极引出点与所述共源极层连接。
117.如图2i所示，采用薄膜沉积工艺，在剩余牺牲层13’背离停止层2的一侧形成隔离层9，且隔离层9覆盖研磨后的外围触点6的底表面和研磨后的共源极层8的底表面，即隔离层9位于存储区a和外围区b。隔离层9包括但不限于氧化硅、氮化硅和氮氧化硅中的任意一种或多种组合。
118.然后，如图2j所示，通过一个掩膜层，并采用刻蚀工艺，在外围触点6的底部(即外围触点6背离外围器件结构7的一侧)形成贯穿隔离层9的第一开口91，同时在共源极层8的底部(即共源极层8背离外围器件结构7的一侧)形成贯穿隔离层9的第二开口92。第一开口91与第二开口92的深度相同。
119.如图2k所示，同时在第一开口91和第二开口92中填充金属材料，以在第一开口91中形成外围引出点93，且外围引出点93与外围触点6中的金属层61连接，在第二开口92中形成共源极引出点94，且共源极引出点94与共源极层8连接。外围引出点93与共源极引出点94的高度相同。外围引出点93的周侧(即外围引出点93与隔离层9之间)和共源极引出点94的周侧(即共源极引出点94与隔离层9之间)还可形成粘合层(图中未示出)。外围引出点93和共源极引出点94均包括但不限于钨、钴、铜、铝。
120.然后，如图2l所示，还可以在隔离层9背离停止层2的一侧形成第一底部金属层95和第二底部金属层96。第一底部金属层95位于外围引出点93的底部(即外围引出点93背离外围触点6的一侧)并与外围引出点93连接，以保证外围触点6能够通过外围引出点93、第一底部金属层95与外部进行信号传输。第二底部金属层96位于共源极引出点94的底部(即共源极引出点94背离共源极层8的一侧)并与共源极引出点94连接，以保证共源极层8能够通过共源极引出点94、第二底部金属层96与外部进行信号传输。具体地，先采用薄膜沉积工艺，在隔离层9背离停止层2的一侧形成初始金属层(图中未示出)，然后对所述初始金属层进行刻蚀，以形成第一底部金属层95和第二底部金属层96。
121.在第三实施方式中，如图3a所示，衬底11被完全去除，且基底1中绝缘层12的厚度较厚，在后续去除核心区a1的阻挡层14的同时，仅能在绝缘层12的厚度方向上去除外围区b部分厚度的绝缘层12(相当于减薄外围区b的绝缘层12)。具体地，如图3b所示，先对衬底11进行化学机械研磨，以去除衬底11(包括存储区a和外围区b的衬底11)。若外围触点6延伸至衬底11内，则对衬底11进行研磨的同时，对外围触点6进行研磨，以去除延伸至衬底11内的外围触点6。此时，研磨后的外围触点6的底表面(即研磨后的外围触点6背离外围器件结构7一侧的表面)与绝缘层12的底表面(即绝缘层12背离外围器件结构7一侧的表面)平齐。然后，如图3c所示，通过掩膜层，去除核心区a1的绝缘层12，保留非核心区a2和外围区b的绝缘层12。如图3d所示，通过掩膜层，去除核心区a1的牺牲层13，保留非核心区a2和外围区b的牺牲层13。
122.然后，如图3e所示，去除核心区a1的阻挡层14。由于沟道结构4中的存储介质层43、外围触点6中的金属绝缘层62、非核心区a2和外围区b中的绝缘层12与阻挡层14的材质相同，但非核心区a2和外围区b中的绝缘层12的厚度较厚，因此在去除核心区a1的阻挡层14时，同时去除沟道结构4底部的存储介质层43(即沟道结构4中停止层2背离堆栈层3一侧的存储介质层43)、非核心区a2和外围区b的部分绝缘层12(相当于减薄非核心区a2和外围区b的绝缘层12)以及外围触点6底部的部分金属绝缘层62，从而裸露沟道结构4底部的沟道层42。非核心区a2和外围区b的部分绝缘层12被去除后，得到剩余绝缘层12’。
123.另外，在裸露存储沟道结构4底部的沟道层42后，还可以采用离子注入(imp)工艺，对沟道层42进行p型掺杂或n型掺杂。
124.然后，如图3f所示，在剩余绝缘层12’背离停止层2的一侧形成共源极层8，共源极层8覆盖外围触点6底部的金属层61。共源极层8还延伸至核心区a1，并覆盖沟道结构4底部的沟道层42，使得共源极层8与沟道层42连接。
125.然后，对共源极层8和外围触点6进行平坦化处理。具体地，所述对所述共源极层和所述外围触点进行平坦化处理，使处理后的共源极层背离所述堆栈层一侧的表面与处理后的外围触点背离所述堆栈层一侧的表面平齐的步骤，包括：
126.对所述共源极层、所述外围触点和所述剩余绝缘层进行平坦化处理，使处理后的共源极层背离所述堆栈层一侧的表面、处理后的外围触点背离所述堆栈层一侧的表面与处理后的剩余绝缘层背离所述堆栈层一侧的表面平齐。
127.如图3g所示，对共源极层8、外围触点6中的金属层61和金属绝缘层62以及剩余绝缘层12’进行化学机械研磨，以在纵向上去除部分厚度的共源极层8、部分厚度的外围触点6和部分厚度的剩余绝缘层12’，使研磨后的共源极层8的底表面、研磨后的金属层61的底表面与研磨后的剩余绝缘层12’的底表面平齐。需要说明的是，剩余绝缘层12’需部分保留在非核心区a2和外围区b，即剩余绝缘层12’不能完全被去除。
128.研磨后，通过离子注入对共源极层8进行p型掺杂或n型掺杂，并对共源极层8进行激光退火处理，以修复离子注入损伤的共源极层8。
129.然后，如图3h所示，采用薄膜沉积工艺，在研磨后的剩余绝缘层12’背离停止层2的一侧形成隔离层9，且隔离层9覆盖研磨后的外围触点6的底表面(即研磨后的外围触点6背离外围器件结构7一侧的表面)和研磨后的共源极层8的底表面(即研磨后的共源极层8背离外围器件结构7一侧的表面)，即隔离层9位于存储区a和外围区b。
130.如图3i所示，通过一个掩膜层，并采用刻蚀工艺，在外围触点6的底部形成贯穿隔离层9的第一开口91，同时在共源极层8的底部形成贯穿隔离层9的第二开口92。第一开口91与第二开口92的深度相同。
131.如图3j所示，同时在第一开口91和第二开口92中填充金属材料，以在第一开口91中形成外围引出点93，且外围引出点93与外围触点6中的金属层61连接，在第二开口92中形成共源极引出点94，且共源极引出点94与共源极层8连接。外围引出点93与共源极引出点94的高度相同。
132.需要说明的是，相对于第一实施方式中研磨后的外围触点6的底表面与牺牲层13的底表面平齐，本实施方式中研磨后的外围触点6的底表面与研磨后的剩余绝缘层12’的底表面平齐，以在第一开口91刻蚀出现偏差时，第一开口91中的外围引出点93能够落在剩余绝缘层12上，而不会落在牺牲层13上导致外围引出点93与牺牲层13电性连接。
133.然后，如图3k所示，在隔离层9背离停止层2的一侧形成第一底部金属层95和第二底部金属层96。第一底部金属层95位于外围引出点93的底部并与外围引出点93连接，以保证外围触点6能够通过外围引出点93和第一底部金属层95与外部进行信号传输。第二底部金属层96位于共源极引出点94的底部并与共源极引出点94连接，以保证共源极层8能够通过共源极引出点94和第二底部金属层96与外部进行信号传输。
134.由上述可知，本发明实施例提供的三维存储器的制作方法，提供停止层，位于停止层上的堆栈层，以及位于存储区并贯穿堆栈层和停止层的沟道结构，在外围区形成贯穿停止层的外围触点，在停止层背离堆栈层的一侧形成覆盖并电性连接沟道结构底部的共源极层，并使共源极层背离所述堆栈层一侧的表面与外围触点背离所述堆栈层一侧的表面平齐，在外围触点背离所述堆栈层的一侧形成与外围触点连接的外围引出点以及在共源极层背离所述堆栈层的一侧形成与共源极层连接的共源极引出点，即采用一道工艺同时形成外围引出点和共源极引出点，简化制作工艺，降低成本。
135.相应地，本发明实施例还提供一种三维存储器，能够通过上述实施例中的三维存储器的制作方法制作而成。
136.如图4和图5所示，本实施例提供一种三维存储器。三维存储器包括核心区a1和非核心区a2，且非核心区a2位于核心区a1与外围区b之间。
137.三维存储器包括停止层2、堆栈层3、沟道结构4、外围触点6、共源极层8、外围引出点93和共源极引出点94。其中，停止层2位于存储区a和外围区b。停止层2可以为多晶硅等半导体层。
138.堆栈层3位于停止层2上，即堆栈层3位于停止层2的一侧，且堆栈层3位于存储区a。堆栈层3可以包括多个纵向交替堆叠的层间绝缘层31和栅极层32，纵向是指垂直于停止层2上表面的方向。层间绝缘层31和栅极层32的堆叠层数不做限制，例如48层、64层、128层等等。层间绝缘层31包括但不限于氧化硅、氮化硅和氮氧化硅中的任意一种或多种组合。栅极层32包括但不限于钨、钴、铜、铝、掺杂硅或掺杂硅化物。
139.堆栈层3在非核心区a2具有台阶结构，台阶结构包括多个台阶，且每一台阶对应一个栅极层32。台阶结构上还覆盖有介质层33，且介质层33还位于外围区b的停止层2上，即介质层33位于非核心区a2和外围区b。介质层33包括但不限于氧化硅、氮化硅和氮氧化硅中的任意一种或多种组合。
140.沟道结构4纵向贯穿堆栈层3和停止层2，且沟道结构4位于核心区a1中。沟道结构4包括间隔层41，围绕间隔层41周侧设置的沟道层42，以及围绕沟道层42周侧设置的存储介质层43。存储介质层43包括围绕沟道层42周侧设置的隧道层(图中未示出)，围绕隧道层周侧设置的电荷存储层(图中未示出)，以及围绕电荷存储层周侧设置的电荷阻挡层(图中未示出)。其中，间隔层41可以为氧化硅等氧化物，沟道层42可以为多晶硅等，隧道层可以为氧化硅、氮化硅、氮氧化硅等氧化物，电荷存储层可以为包括含量子点或纳米晶体或者含有氮和硅的化合物的绝缘层，电荷阻挡层可以为氧化硅等氧化物。
141.非核心区a2中还具有纵向贯穿介质层33的多个字线触点34，且多个字线触点34与多个台阶中的栅极层32一一对应的连接。字线触点34包括但不限于钨、钴、铜、铝、掺杂硅或掺杂硅化物。
142.外围触点6纵向贯穿介质层33和停止层2，且外围触点6位于外围区b。外围触点6包括纵向贯穿停止层2的金属层61，以及围绕金属层61设置的金属绝缘层62。金属绝缘层62用于将金属层61与停止层2进行隔离。金属层61包括但不限于钨、钴、铜、铝。金属绝缘层62包括但不限于氧化硅、氮化硅和氮氧化硅中的任意一种或多种组合。
143.外围触点6的延伸深度可以大于沟道结构4的延伸深度，即外围触点6的底表面(即外围触点6背离外围器件结构7一侧的表面)与停止层2之间的间距大于沟道结构4的底表面(即存储沟道结构4背离外围器件结构7一侧的表面)与停止层2之间的间距。
144.共源极层8位于停止层2背离堆栈层3的一侧，且共源极层8覆盖沟道结构4的底部。具体地，共源极层8覆盖沟道结构4中沟道层42的底部，且共源极层8与沟道层42连接。共源极层8的底表面与外围触点6的底表面平齐，具体地，共源极层8底表面与外围触点6中金属层61的底表面平齐。
145.外围引出点93位于外围触点6的底部，且与外围触点6中的金属层61连接。共源极引出点94位于共源极层8的底部，且与共源极层8连接。外围引出点93与共源极引出点94的高度相同。外围引出点93和共源极引出点94均包括但不限于钨、钴、铜、铝。
146.在一些实施例中，三维存储器还包括基底层1’，基底层1’位于停止层2背离堆栈层
3的一侧，且基底层1’位于非核心区a2和外围区b。外围触点6纵向贯穿介质层33、停止层2和基底层1’。所述外围触点6中金属层61的底表面、所述共源极层8的底表面与所述基底层1’的底表面平齐。栅缝隙结构5纵向贯穿堆栈层3和停止层2并延伸至基底层1’内。
147.在第一实施方式中，如图4所示，所述基底层1’包括牺牲层13’，以及位于所述牺牲层13’与所述停止层2之间的阻挡层14。牺牲层13’位于非核心区a2和外围区b，阻挡层14位于非核心区a2和外围区b。外围触点6纵向贯穿介质层33、停止层2、阻挡层14和牺牲层13’。所述外围触点6中金属层61的底表面、所述共源极层8的底表面与所述牺牲层13’的底表面平齐。栅缝隙结构5纵向贯穿堆栈层3、停止层2和阻挡层14并延伸至牺牲层13’内。
148.在第二实施方式中，如图5所示，所述基底层1’包括绝缘层12’，位于所述绝缘层12’与所述停止层2之间的牺牲层13，以及位于所述牺牲层13与所述停止层2之间的阻挡层14。绝缘层12’位于非核心区a2和外围区b，牺牲层13位于非核心区a2和外围区b，阻挡层14位于非核心区a2和外围区b。外围触点6纵向贯穿介质层33、停止层2、阻挡层14、牺牲层13和绝缘层12’。所述外围触点6中金属层61的底表面、所述共源极层8的底表面与所述绝缘层12’的底表面平齐。栅缝隙结构5纵向贯穿堆栈层3、停止层2和阻挡层14并延伸至牺牲层13内。
149.在一些实施例中，三维存储器还包括隔离层9，且隔离层9位于外围触点6的底部和共源极层8的底部，且隔离层9位于存储区a和外围区b。外围引出点93贯穿隔离层9并与外围触点6中的金属层61连接，共源极引出点94贯穿隔离层9并与共源极层8连接。
150.可选地，介质层33和堆栈层3上还具有金属互连层30，外围触点6的顶部、字线触点34的顶部和沟道结构4的顶部对应有贯穿金属互连层30的第一键合接口60，外围触点6中的金属层61、字线触点34和存储沟道结构4中的沟道层42分别与其对应的第一键合接口60连接。第一键合接口60包括但不限于钨、钴、铜、铝。
151.三维存储器还包括外围器件结构7，外围器件结构7包括与第一键合接口60相对应的第二键合接口70，以及与第二键合接口70连接的外围器件(图中未示出)。外围触点6中的金属层61、字线触点34、存储沟道结构4中的沟道层42能够通过第一键合接口60和第二键合接口70与外围器件结构7中的外围器件电性连接。第二键合接口70包括但不限于钨、钴、铜、铝。外围器件可以为cmos(互补金属氧化物半导体)、sram(静态随机存取存储器)、dram(动态随机存取存储器)、fpga(现场可编程门阵列)、cpu(中央处理器)等器件。
152.本发明实施例提供的三维存储器，提供停止层，位于停止层上的堆栈层，以及位于存储区并贯穿堆栈层和停止层的沟道结构，在外围区形成贯穿停止层的外围触点，在停止层背离堆栈层的一侧形成覆盖并电性连接沟道结构底部的共源极层，并使共源极层背离所述堆栈层一侧的表面与外围触点背离所述堆栈层一侧的表面平齐，在外围触点背离所述堆栈层的一侧形成与外围触点连接的外围引出点以及在共源极层背离所述堆栈层的一侧形成与共源极层连接的共源极引出点，即采用一道工艺同时形成外围引出点和共源极引出点，简化制作工艺，降低成本。
153.参见图6，是本发明实施例提供的存储系统的结构示意图。
154.如图6所示，本发明实施例还提供一种存储系统，存储系统包括三维存储器300和控制器400，三维存储器300与控制器400电性连接，控制器400用于控制三维存储器300存储数据。三维存储器300为上述实施例中的三维存储器，在此不再详细赘述。
155.所述存储系统可以应用于计算机、电视、机顶盒、车载等终端产品上。
156.综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。