一种具备短路失效模式的压接型半导体模块的制作方法

1.本发明涉及一种具备短路失效模式的压接型半导体模块，属于功率模块技术领域。


背景技术：

2.压接式igbt器件由于具有短路失效模式、双面散热等优点，特别适合高压大功率电力电子装备中器件的串并联应用。弹性压接模块中，主要核心在于导电路径及弹性导电组件的设计，现有弹性导电组件中，每一个芯片放置一个弹性单元，通过独立的导电片载流，多芯片之间电流路径独立，受各igbt器件本身阈值电压差异与封装引起的电流路径差异导致电流不均流的现象。容易出现单颗芯片过流导致温度升高而失效，甚至烧毁。


技术实现要素：

3.本发明所要解决的技术问题是克服现有技术的缺陷，提供一种具备短路失效模式的压接型半导体模块，同时具备电路集成，均温、均流的优点。
4.为解决上述技术问题，本发明提供一种具备短路失效模式的压接型半导体模块，包括：依次设置的顶板、弹性导电组件、电路板、金属片、功率芯片和底板；顶板、弹性导电组件、电路板、金属片、功率芯片和底板通过外部施加压力紧密电连接；将多颗功率芯片的栅极通过一个或两个以上的导体引出，引出至外部端子。
5.进一步的，所述每颗功率芯片正上方的电路板上对应设置一组所述弹性导电组件。
6.进一步的，所述电路板为集成电路印制板。
7.进一步的，所述导体为金属导电柱或伸缩针。
8.进一步的，所述芯片与金属片及底板之间通过焊接、压接或烧结方式进行电气连接。
9.进一步的，多颗所述功率芯片的栅极通过第一伸缩针引出集成到电路板，再通过设置在电路板上的焊盘汇入第二伸缩针，引出至外部端子。
10.进一步的，所述顶板上还设有注胶口，电路板上对应发射极顶板注胶口也设有注胶口。
11.进一步的，所述弹性导电组件包括：导电柱、柔性导电环和弹簧；所述柔性导电环一端电连接顶板，另一端电连接导电柱，所述弹簧设在柔性导电环内，电路板上表面连接导电柱，下表面通过金属片连接功率芯片。
12.进一步的，所述电路板为一块硬性电路板。
13.进一步的，电路板为由硬性电路板和柔性电路板结合的复合电路板；每个金属片的上方设有一个所述硬性电路板，用于与弹性导电组件电连接，每个电路板之间通过柔性电路板电连接。
14.本发明所达到的有益效果：本发明的半导体模块通过在弹性导电组件组跟功率芯片之间设置一层电路板。能够增加每个子功率芯片的路径，由于功率芯片之间是并联的关系，芯片的电流可以通过相连的任一一个弹性导电组件。
15.当多芯片并联，其中一颗芯片失效时，芯片进入短路模式，瞬时释放出大量的热，由于设置了电路板，每颗芯片均电联接一起，热量可以分别横、纵向扩散。增加了导电片过热熔断的时间，提升了系统的安全性和可靠性。芯片的热路径从原有的竖向向热传导，增加了横纵向的热扩散；另一方面，通过设置电路板，从原有的单向电流路径，增加了前后左右所有的支路路径，多芯片之间电流回路可共享，起到有效均流的能力，从而增加芯片的输出能力。
16.同步的，由于设置电路板可以实现多芯片的栅极、小发射极等远距离、跨区域的复杂的电气走线。并且可以通过在电路板上设置容、阻性等电子元件来实现电流传感等功能集成。
附图说明
17.图1是本发明的结构示意图；图2是弹性导电组件的布局结构示意图；图3是一种芯片布局结构示意图；图4是现行技术的电流路径图；图5本发明技术的电流路径图；图6是本发明的硬-柔结合的电路板结构示意图。
具体实施方式
18.下面结合附图对本发明作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。
19.如图1-3所示，一种具备短路失效模式的压接型半导体模块，包括：依次设置的顶板1、功率芯片20、金属片30、电路板4、弹性导电组件3和底板5，所述功率芯片20、弹性导电组件4均有相同个数，且每颗功率芯片20正上方的电路板上对应设置一组所述弹性导电组件3。
20.顶板1、弹性导电组件3、电路板4、金属片30、功率芯片20和底板5通过外部施加压力紧密电连接；顶板1、弹性导电组件3、电路板4、金属片30、功率芯片20和底板5自然接触时导电不好，热阻大，所以需要通过外部施压进行电连接。
21.将多颗功率芯片20的栅极通过一个或两个以上的导体引出，引出至外部端子，使压接型半导体模块通过外部端子的驱动信号所驱动。
22.功率芯片20的栅极通过第一伸缩针10-1引出到电路板4上，通过电路板布线进行多栅极汇连接至电路板4上的焊盘，再通过电连接焊盘的第二伸缩针10-2向外部引出至外部端子。伸缩针10-1是每颗芯片对应1个；通过电路板把多个芯片的栅极集成到一个焊盘上10-2的伸缩针引出。优点在于在电路板上电路走线方便，同时还可以在电路板上集成其他的控制或者检测等电路。
23.底板5与塑料外壳组装。顶板1正中间预留注胶口位80。电路板4中间对应发射极顶板正中间注胶口位80向对应也预留注胶口位置。
24.实施案例一，如图5所示本实施例中所述每个功率芯片2的金属片30之上，设置电路板4，电路板4上方设置弹性导电组件3。弹性导电组件组3与功率芯片2之间一一对应。如图4与图5所示，设置电路板与不设置电路板，电流路径如箭头方向。图4作为现有技术：每一颗功率芯片的导电路径只有纵向一个方向。图5作为本发明的技术：每一颗功率芯片的导电路径除了电流流经与自己正上方的弹性导电组件向上传输，还可以通过电路板前后左右任一一颗功率芯片所对应的弹性导电组件向上传输。导电跟导热能力大大提高，起到了良好的均流跟均温效果。此实施例方案结构简单，工艺上易实现，同时起到的效果是显著的。
25.实施案例二，如图6，可选的，电路板还可以是硬-柔结合的电路板。功率芯片20上方的金属片30两两之间的导电板4是单个的，每个功率芯片20上方对应一个硬性电路板41，硬性电路板41的导电部分是偏厚的金属导电材料，实现大电流连接。相邻功率芯片上方的硬性电路板41通过可弯曲的柔性电路板42连接，形成硬性加柔性电路板的复合板。柔性电路板42的导电部分厚度较薄，可以平铺开来，这种电路柔性好，可以随意弯折，对比实施例一的一整版的刚性容易导致的接触不良。采用柔性电路板42可以自适应调节，不受硬板的应力拉扯，比整板的接触更好。
26.所述弹性导电组件3包括：导电柱50、柔性导电环70和弹簧60；所述柔性导电环70一端电连接顶板1，另一端电连接导电柱50，所述弹簧60设在柔性导电环70内，电路板4上表面连接导电柱50，下表面通过金属片30连接功率芯片20。
27.以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。


技术特征：
1.一种具备短路失效模式的压接型半导体模块，其特征在于，包括：依次设置的顶板（1）、弹性导电组件（3）、电路板（4）、金属片（30）、功率芯片（20）和底板（5）；顶板（1）、弹性导电组件（3）、电路板（4）、金属片（30）、功率芯片（20）和底板（5）通过外部施加压力紧密电连接；将多颗功率芯片（20）的栅极通过一个或两个以上的导体引出，引出至外部端子。2.根据权利要求1所述的具备短路失效模式的压接型半导体模块，其特征在于，所述每颗功率芯片（20）正上方的电路板上对应设置一组所述弹性导电组件（3）。3.根据权利要求1所述的具备短路失效模式的压接型半导体模块，其特征在于，所述电路板（4）为集成电路印制板。4.根据权利要求1所述的具备短路失效模式的压接型半导体模块，其特征在于，所述导体为金属导电柱或伸缩针。5.根据权利要求1所述的具备短路失效模式的压接型半导体模块，其特征在于，所述芯片与金属片及底板之间通过焊接、压接或烧结方式进行电气连接。6.根据权利要求1所述的具备短路失效模式的压接型半导体模块，其特征在于，多颗所述功率芯片（20）的栅极通过第一伸缩针（10-1）引出集成到电路板（4），再通过设置在电路板（4）上的焊盘汇入第二伸缩针（10-2），引出至外部端子。7.根据权利要求1所述的具备短路失效模式的压接型半导体模块，其特征在于，所述顶板（1）上还设有注胶口（80），电路板4上对应发射极顶板注胶口（80）也设有注胶口。8.根据权利要求1所述的具备短路失效模式的压接型半导体模块，其特征在于，所述弹性导电组件（3）包括：导电柱（50）、柔性导电环（70）和弹簧（60）；所述柔性导电环（70）一端电连接顶板（1），另一端电连接导电柱（50），所述弹簧（60）设在柔性导电环（70）内，电路板（4）上表面连接导电柱（50），下表面通过金属片（30）连接功率芯片（20）。9.根据权利要求3所述的具备短路失效模式的压接型半导体模块，其特征在于，所述电路板为一块硬性电路板。10.根据权利要求3所述的具备短路失效模式的压接型半导体模块，其特征在于，所述电路板为由硬性电路板和柔性电路板结合的复合电路板；每个金属片（30）的上方设有一个所述硬性电路板，用于与弹性导电组件（3）电连接，每个电路板之间通过柔性电路板电连接。

技术总结
本发明公开了一种具备短路失效模式的压接型半导体模块，包括：依次设置的顶板、弹性导电组件、电路板、金属片、功率芯片和底板；顶板、弹性导电组件、电路板、金属片、功率芯片和底板通过外部施加压力紧密电连接；将多颗功率芯片的栅极通过一个或两个以上的导体引出，引出至外部端子。优点：多芯片并联，其中一颗芯片失效时，芯片进入短路模式，瞬时释放出大量的热，由于设置了电路板，每颗芯片均电联接一起，热量可以分别横、纵向扩散。增加了导电片过热熔断的时间，提升了系统的安全性和可靠性。通过设置电路板，从原有的单向电流路径，增加了前后左右所有的支路路径，多芯片之间电流回路可共享，起到有效均流的能力，从而增加芯片的输出能力。能力。能力。


技术研发人员：严百强 童颜 刘克明 方赏华 刘东明
受保护的技术使用者：南瑞联研半导体有限责任公司
技术研发日：2022.02.28
技术公布日：2022/7/12