键合的存储器设备及其制作方法与流程

键合的存储器设备及其制作方法
1.相关申请
2.本技术要求以下专利申请的优先权权益：2020年6月26日提交的美国非临时专利申请号16/913,717；以及2020年6月26日提交的美国非临时专利申请号16/913,766，这些专利申请的全部内容据此以引用方式并入本文以用于所有目的。
技术领域
3.本公开整体涉及存储器设备领域，并且具体地涉及键合的存储器设备及其制作方法。


背景技术：

4.铁电材料是指在没有施加电场的情况下显示出自发极化电荷的材料。铁电材料内电荷的净极化p在最小能量状态下为非零。因此，发生材料的自发铁电极化，并且铁电材料在两个相对表面上积聚相反极性类型的表面电荷。铁电材料的极化p随施加电压v的变化而显示出滞后。铁电材料的剩余极化和矫顽场的乘积是用于表征铁电材料的有效性的度量。铁电存储器器件是包含用于存储信息的铁电材料的存储器器件。铁电材料充当存储器器件的存储器材料。根据施加到铁电材料的电场的极性，铁电材料的偶极矩以两个不同的取向(例如，基于晶格中的原子位置(诸如氧和/或金属原子位置)的“上”或“下”偏振位置)编程，以将信息存储在铁电材料中。可通过由铁电材料的偶极矩生成的电场来检测铁电材料的偶极矩的不同取向。


技术实现要素：

5.根据本公开的一个方面，一种存储器设备包括沿第一水平方向侧向延伸的第一导电线、覆盖并接触第一导电线的存储器柱结构和第二导电线，其中存储器柱结构包括单晶铁电材料板，其中整个铁电材料是单晶的，该第二导电线沿第二水平方向侧向延伸并且覆盖并接触存储器柱结构。
6.根据本公开的另一方面，一种形成存储器设备的方法包括：提供在其中或其上具有单晶半导体层的第一衬底，在单晶半导体层上外延生长单晶铁电材料层，在单晶铁电材料层上形成第一金属材料层以形成包括至少单晶铁电材料层和第一金属材料层的第一层堆叠，在第二衬底上方形成包括选通器材料层和第二金属材料层的第二层堆叠，以及将第二层堆叠键合到第一层堆叠。
7.根据另一个实施方案，一种形成存储器设备的方法包括：提供包括第一衬底的第一组件，该第一衬底含有包括字线或位线的第一导电线；在第一导电线上方形成存储器单元的至少一部分；提供包括第二衬底的第二组件，该第二衬底含有包括字线或位线中的另一者的第二导电线；以及将第一组件键合到第二组件，使得存储器单元定位在第一导电线与第二导电线之间。第一导电线中的一个第一导电线包括存储器单元的字线或位线，并且第二导电线中的一个第二导电线包括存储器单元的字线或位线中的另一者。
8.根据另一实施方案，一种形成存储器设备的方法包括：提供包括定位在第一衬底上方的存储器单元的至少一部分的第一组件，提供包括定位在第二衬底上方的选通器元件的至少一部分的第二组件，以及将第一组件键合到第二组件，使得存储器单元键合到其相应的选通器元件。
附图说明
9.图1a是根据本公开的第一实施方案的在第一衬底上形成单晶半导体层之后的第一衬底的垂直剖面图。
10.图1b是根据本公开的第一实施方案的包括在第一衬底上形成半导体氧化物层之后的第一衬底的组件的垂直剖面图。
11.图1c是根据本公开的第一实施方案的包括在形成氢植入层和移除半导体氧化物层之后的第一衬底的组件的垂直剖面图。
12.图1d是根据本公开的第一实施方案的包括在形成单晶铁电材料层和第一金属材料层之后的第一衬底的组件的垂直剖面图。
13.图2a是沿图2b中的平面a-a’的垂直剖面图，其示出根据本公开的第一实施方案的在第二衬底上形成由第一介电导轨侧向间隔开的第一导电线之后的第二衬底。
14.图2b是图2a的结构的俯视图。
15.图3是根据本公开的第一实施方案的包括在第二衬底上形成下部电极层、选通器材料层、上部电极层和第二金属材料层之后的第二衬底的组件的垂直剖面图。
16.图4是根据本公开的第一实施方案的在将第二金属材料层键合到第一金属材料层之后的第一示例性结构的垂直剖面图。
17.图5是根据本公开的第一实施方案的在通过切割氢植入层处的单晶半导体层来移除第一衬底和近侧单晶半导体次层的组件之后的第一示例性结构的垂直剖面图。
18.图6为根据本公开的第一实施方案的在形成金属盖层之后的第一示例性结构的垂直剖面图。
19.图7是根据本公开的第一实施方案的在形成存储器柱结构阵列之后的第一示例性结构的垂直剖面图。
20.图8a是沿图8b中的平面a-a’的垂直剖面图，其示出根据本公开的第一实施方案的在形成介电隔离结构之后的第一示例性结构。
21.图8b是图8a的第一示例性结构的俯视图。
22.图9a是沿图9b中的平面a-a’的垂直剖面图，其示出根据本公开的第一实施方案的在形成由第二介电导轨侧向间隔开的第二导电线之后的第一示例性结构。
23.图9b是图9a的第一示例性结构的俯视图。
24.图10a是沿图10b中的平面a-a’的垂直剖面图，其示出根据本公开的第一实施方案的在形成由第二介电导轨侧向间隔开的第二导电线之后的第一示例性结构的另选配置。
25.图10b是图10a的第一示例性结构的俯视图。
26.图11a是根据本公开的第二实施方案的在第一衬底上形成单晶半导体层之后的第一衬底的垂直剖面图。
27.图11b是根据本公开的第二实施方案的包括在形成单晶铁电材料层和第一金属材
料层之后的第一衬底的组件的垂直剖面图。
28.图12是根据本公开的第二实施方案的在附接第二衬底、由第一介电导轨侧向间隔开的第一导电线、下部电极层、选通器材料层、上部电极层和第二金属材料层的组件之后的第二示例性结构的垂直剖面图。
29.图13是根据本公开的第二实施方案的在减薄第一衬底之后的第二示例性结构的垂直剖面图。
30.图14是根据本公开的第二实施方案的在移除经减薄的第一衬底之后的第二示例性结构的垂直剖面图。
31.图15是根据本公开的第二实施方案的在形成金属盖层之后的第二示例性结构的垂直剖面图。
32.图16是根据本公开的第二实施方案的在形成存储器柱结构阵列之后的第二示例性结构的垂直剖面图。
33.图17a是根据本公开的第二实施方案的在形成介电隔离结构之后的第二示例性结构的垂直剖面图。
34.图17b是图17a的第二示例性结构的俯视图。
35.图18a是根据本公开的第二实施方案的在形成由第二介电导轨侧向间隔开的第二导电线之后的第二示例性结构的垂直剖面图。
36.图18b是图18a的第二示例性结构的俯视图。
37.图19是根据本公开的第二实施方案的在移除单晶半导体层之后的第二示例性结构的另选配置的垂直剖面图。
38.图20a是根据本公开的第二实施方案的在形成由第二介电导轨侧向间隔开的第二导电线之后的第二示例性结构的另选配置的垂直剖面图。
39.图20b是图20a的第二示例性结构的俯视图。
40.图21a和图21b是本公开的第一实施方案和第二实施方案的铁电隧道结器件的静电势能带轮廓的示意图。
41.图22a、图23、图24、图25a、图26和图27是根据本公开的第三实施方案的形成第三示例性结构的方法中的步骤的垂直剖面图。
42.图22b和图25b分别是图22a和图25a的第三示例性结构的俯视图。
43.图28a、图29、图30、图31a、图32和图33是根据本公开的第四实施方案的形成第四示例性结构的方法中的步骤的垂直剖面图。
44.图28b和图31b分别是图28a和图31a的第四示例性结构的俯视图。
45.图34、图35、图36、图37、图38和图39是根据本公开的第四实施方案的另选方面的形成第四示例性结构的另选配置的方法中的步骤的垂直剖面图。
46.图40、图41、图42、图43和图44是根据本公开的第四实施方案的其它另选方面的形成第四示例性结构的其它另选配置的方法中的步骤的垂直剖面图。
具体实施方式
47.本公开的实施方案提供了键合的存储器设备以及通过将同一存储器单元的不同部分彼此键合来制备键合的存储器设备的方法。在第一实施方案和第二实施方案中，通过
晶圆键合形成铁电隧道结器件，以获得高质量结晶铁电隧道介电层，该高质量结晶铁电隧道介电层在模板层上外延生长，然后将铁电隧道介电层键合到形成于单独衬底上的选通器元件。在第三实施方案和第四实施方案中，磁阻随机存取存储器(mram)和相变存储器(pcm)存储器设备键合到字线或位线中的一者和/或键合到形成于单独衬底上的选通器元件，以避免在字线或位线的反应离子蚀刻期间损坏mram和pcm层。
48.附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。术语“至少一个”元件是指包括单个元件的可能性和多个元件的可能性的所有可能性。
49.相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成和相同的功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如果两个或更多个元件彼此不直接接触，则这两个元件彼此“分离”。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，如果在第一元件和第二元件之间存在由至少一种导电材料构成的导电路径，则第一元件“电连接到”第二元件。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
50.如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶部表面和底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
51.如本文所用，如果第二表面在第一表面上面或下面并且如果存在包括第一表面和第二表面的竖直平面或基本上竖直的平面，则第一表面和第二表面彼此“竖直地重合”。基本上竖直的平面是沿偏离竖直方向小于5度的角度的方向直线延伸的平面。竖直平面或基本上竖直的平面沿竖直方向或基本上竖直的方向为直的，并且可包括或可不包括沿垂直于竖直方向或基本上竖直的方向的方向的曲率。
52.如本文所用，“存储器层级”或“存储器阵列层级”是指对应于包括存储器元件阵列的最顶部表面的第一水平平面(即，平行于衬底的顶表面的平面)与包括存储器元件阵列的最底部表面的第二水平平面之间的一般区的层级。如本文所用，“穿通堆叠”元件是指竖直地延伸穿过存储器层级的元件。
53.铁电材料的铁电特性取决于稳定铁电材料的特定结晶相。例如，二氧化铪基层仅在正交晶相(例如，非中心对称正交晶相)中表现出铁电性。本公开的第一实施方案和第二实施方案涉及包括结晶铁电存储器元件的存储器设备及其制作方法，其各个方面在下文描述。存储器设备的结晶层稳定铁电材料的铁电晶体学相，以提供高性能铁电设备。在一个实施方案中，结晶铁电材料包括呈正交晶相的相对薄的外延二氧化铪基层。二氧化铪基层在
锗基缓冲层上外延生长。在生长之后，通过晶圆键合和层转印方法将外延二氧化铪基层转印到另一衬底。
54.参考图1a，根据本公开的第一实施方案的第一示例性结构包括第一衬底10l。第一衬底10l可以是单晶衬底，可随后在其上生长单晶半导体材料。例如，第一衬底10l可以是可商购获得的单晶硅晶圆。可以通过外延半导体沉积工艺在第一衬底10l的顶表面上形成单晶半导体层20l。单晶半导体层20l可包含含锗的单晶半导体材料。例如，单晶半导体层20l可以包含锗或硅锗合金。在一个实施方案中，单晶半导体层20l可以包含原子百分比在50％到100％范围内的锗。单晶半导体层20l可以通过执行外延半导体沉积工艺来形成。在一个实施方案中，单晶半导体层20l的底部部分可以具有竖直级配材料组成，使得锗的原子浓度随着距第一衬底10l的顶表面的距离而增加。在一个实施方案中，单晶半导体层20l的顶部部分可以包含原子百分比在50％到100％，诸如80％到90％范围内的锗。在一个实施方案中，单晶半导体层20l的顶部部分可以包含原子百分比为100％的锗。单晶半导体层20l的厚度可在50nm至600nm，诸如100nm至300nm的范围内，但是也可采用更小和更大的厚度。
55.参考图1b，可以在单晶半导体层20l的顶表面上形成可选的半导体氧化物层25。在一个实施方案中，半导体氧化物层25可以通过单晶半导体层20l的表面部分的氧化来形成。在一个实施方案中，半导体氧化物层25可以包含二氧化锗、氧化硅或硅锗氧化物。半导体氧化物层25的厚度可在5nm至50nm，诸如10nm至30nm的范围内，但是也可采用更小和更大的厚度。
56.参考图1c，可以通过半导体氧化物层25将氢或氘原子植入单晶半导体层20l中以形成植入层(即，氢或氘植入区)23。单晶半导体层20l被分成近侧单晶半导体层22l和远侧单晶半导体层24l。近侧单晶半导体层22l的厚度可在25nm至300nm，诸如50nm至150nm的范围内，但是也可采用更小和更大的厚度。远侧单晶半导体层24l的厚度可以在25nm到300nm，诸如50nm到150nm的范围内，但是也可以采用更小和更大的厚度。在一个实施方案中，远侧单晶半导体层24l可以包括锗或硅锗合金，和/或可以基本上锗或硅锗合金组成，该锗或硅锗合金包括原子百分比在50％到100％范围内的锗。可以例如通过选择性湿法蚀刻工艺来移除半导体氧化物层25。可以在远侧单晶半导体层24l的物理暴露的顶表面上执行合适的表面清洁工艺。
57.参考图1d，可以在远侧单晶半导体层24l的顶表面上外延生长存储器材料层，诸如单晶铁电材料层30l。单晶铁电材料层30l包含单晶铁电材料，其与远侧单晶半导体层24l的单晶半导体材料外延对准。
58.在一个实施方案中，单晶铁电材料层30l可包含过渡金属氧化物材料。在一个实施方案中，过渡金属氧化物材料包括二氧化铪基材料，其包括掺杂或无掺杂的二氧化铪。在例示性示例中，单晶铁电材料层30l可以包含掺杂有锆(也称为铪-锆氧化物)、硅、锶、铝、钇、锗和/或钆的单晶二氧化铪。
59.在另一个实施方案中，过渡金属氧化物材料包括钙钛矿材料，诸如钛酸钡(诸如batio3；bt)、铕钛酸钡、钽酸铅钪(诸如pb(sc
x
ta
1-x
)o3)、钛酸铅(诸如pbtio3；pt)、锆钛酸铅(诸如pb(zr,ti)o3；pzt)、铌酸锂(诸如linbo3；ln)(laalo3)、铌酸钾(诸如knbo3)、钛酸铋钠(诸如na
0.5
bi
0.5
tio3)、钽酸锂(诸如litao3(lt))、镧钛酸铅(诸如(pb,la)tio3(plt))或锆钛酸铅镧(诸如(pb,la)(zr,ti)o3(plzt))。在钙钛矿材料的情况下，钛酸锶(srtio3)或钌酸锶
(srruo3)层可以用作远侧结晶层24l。
60.单晶铁电材料层30l可以通过原子层沉积或另一种合适的方法外延生长。可以原位或非原位(例如，通过离子植入)引入掺杂剂。单晶铁电材料层30l的厚度可在2nm至30nm，诸如5nm至15nm的范围内，例如为约10nm，但是也可采用更小和更大的厚度。可以执行热退火以改善单晶铁电材料层30l的材料的结晶度，并且增强单晶铁电材料层30l的铁电材料的铁电特性(诸如电极化幅度)。例如，层30l可以是在退火之后具有铁电非中心对称正交晶相的二氧化铪基铁电层。
61.可通过在单晶铁电材料层30l的顶表面上沉积第一金属材料来形成第一金属材料层40l。第一金属材料层40l可以包含元素金属，诸如w、mo或ru，和/或导电金属化合物材料，诸如mon、tin、tan或wn。第一金属材料层40l可以通过化学气相沉积或通过物理气相沉积形成。第一金属材料层40l可具有在5nm至50nm，诸如10nm至25nm范围内的厚度，但是也可以采用更小和更大的厚度。
62.参考图2a，可以提供第二衬底110l。第二衬底110l可以在其最顶部部分处包括绝缘材料层。在一个实施方案中，第二衬底110l可以包括半导体衬底(诸如硅晶圆)以及半导体器件(未明确示出)，诸如形成于半导体衬底上的场效应晶体管。可以在半导体器件上方形成嵌入金属互连结构(未明确示出)的介电材料层(未明确示出)。金属互连结构可以在半导体器件的各个节点之间提供电互连。
63.可以在第二衬底110l上方沉积介电材料层。介电材料层包含介电材料，诸如氧化硅，并且可以通过化学气相沉积形成。介电材料层的厚度可以在50nm至500nm的范围内，但是也可以采用更小和更大的厚度。可以在介电材料层上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成线和间距图案。可以在光致抗蚀剂层中形成沿第一水平方向hd1侧向延伸并且沿第二水平方向hd2彼此侧向间隔开的伸长开口。各开口沿第二水平方向hd2的宽度可在10nm至50nm，诸如15nm至25nm的范围内，但是也可以采用更小和更大的宽度。线和间距图案的节距可以在20nm至100nm，诸如30nm至50nm的范围内，但是也可以采用更小和更大的节距。可通过各向异性蚀刻工艺将光致抗蚀剂层中的图案转印穿过介电材料层。在该各向异性蚀刻工艺期间可将该光致抗蚀剂层用作蚀刻掩模。可以穿过介电材料层形成第一线沟槽。随后可以例如通过灰化移除光致抗蚀剂层。介电材料层的保留部分构成第一介电导轨122。
64.可以在第一线沟槽中且在第一介电导轨122上方沉积包含金属阻隔材料的可选的金属衬里层。金属衬里层可以包含导电金属阻隔材料，诸如导电金属氮化物材料(例如，tin、tan和/或wn)和/或导电金属碳化物材料(例如，tic、tac和/或wc)。金属衬里层可以通过化学气相沉积或物理气相沉积来沉积。可以在金属衬里层上方沉积金属填充材料层。金属填充材料层包含具有高电阻率的金属材料。例如，金属填充材料层可以包含铜、钨、钛、钽、钼、钌、钴或其组合。
65.可从包括第一介电导轨的顶表面的水平平面上方移除金属填充材料层和金属衬里层的多余部分。金属填充材料层的各保留部分构成第一金属填充材料部分。金属衬里层的各保留部分构成第一金属衬里。第一金属衬里和第一金属填充材料部分的各连续组合构成第一导电线120。第一导电线120沿第一水平方向hd1侧向延伸并沿第二水平方向hd2侧向间隔开。一般来讲，在第二衬底110l上方形成由第一介电导轨122侧向间隔开的第一导电线
120。
66.另选地，可以通过以下形成第一导电线120：首先在第二衬底110l上方沉积一个或多个导电层，然后通过反应离子蚀刻(rie)将该一个或多个导电层图案化以形成线120。然后通过在第一导电线120之间沉积介电材料层并使介电材料层平面化而在第一导电线120之间形成第一介电导轨122。
67.参考图3，可在第一导电线120上方形成包括选通器材料层134l和第二金属材料层140l的层堆叠。在一个实施方案中，层堆叠可以从下到上包括下部电极层132l、选通器材料层134l、上部电极层136l和第二金属材料层140l。下部电极层132l、选通器材料层134l和上部电极层136l的组合在本文中被称为选通器级层130l。
68.下部电极层132l和上部电极层136l中的每一者包含至少一种导电材料。该至少一种导电材料可以包括非金属导电材料。可以用于下部电极层132l和上部电极层136l的示例性非金属导电材料包括无定形碳、无定形硼掺杂碳、无定形氮掺杂碳、无定形硅、无定形锗、其合金或混合物以及其层堆叠。下部电极层132l和上部电极层136l中的每一者可以不含过渡金属元素。下部电极层132l和上部电极层136l中的每一者可通过化学气相沉积、物理气相沉积或原子层沉积来沉积。下部电极层132l和上部电极层136l中的每一者可以具有在0.5nm至10nm，诸如1nm至5nm范围内的厚度，但是也可以采用更小和更大的厚度。
69.选通器材料层134l包含可用作电压依赖性开关的材料。一般来讲，选通器材料层134l可包含表现出非线性电行为的任何合适的阈值开关材料，诸如双向阈值开关材料或二极管阈值开关材料(例如，用于p-n半导体二极管、p-i-n半导体二极管、肖特基二极管或金属-绝缘体-金属二极管的材料)。在一个实施方案中，选通器材料层134l包含双向阈值开关材料。
70.如本文所用，双向阈值开关(ots)是这样的设备，其在阈值电压以上的电压下不会在低电阻状态下结晶，并且在ots材料层两端未经受阈值电压以上的电压时返回到高电阻状态。如本文所用，“双向阈值开关材料”是指在所施加的外部偏置电压下显示出非线性电阻率曲线，使得材料的电阻率随所施加的外部偏置电压的量值而减小的材料。换句话讲，双向阈值开关材料是非欧姆的，并且在较高的外部偏置电压下变得比在较低的外部偏置电压下更具导电性。
71.双向阈值开关材料(ots材料)可在高电阻状态下为非晶态的(例如，无定形的)，并且在跨ots材料施加高于其阈值电压的电压期间可在低电阻状态下保持非晶态(例如，保持无定形的)。当移除高于其阈值电压的高电压时，ots材料可恢复到高电阻状态。在整个电阻状态变化期间，双向阈值开关材料可保持非晶态(例如，无定形的)。在一个实施方案中，双向阈值开关材料可包括硫属元素化物材料层，该硫属元素化物材料层在写入状态和读取状态两者中均表现出滞后。硫族化物材料可以是掺杂有选自as、n和c的掺杂剂的gete化合物或ge-se化合物，诸如ge-se-as化合物半导体材料。双向阈值开关材料层可包括选通器材料层134l，该选通器材料层含有任何双向阈值开关材料。在一个实施方案中，选通器材料层134l可包含以下材料和/或可基本上由以下材料组成：geseas合金、gese合金、seas合金、gete合金或site合金。
72.在一个实施方案中，可选择选通器材料层134l的材料，使得选通器材料层134l的电阻率在施加超过临界偏置电压量值(也称为阈值电压)的外部偏置电压时减小至少两个
数量级(即，超过100倍)。在一个实施方案中，可选择选通器材料层134l的组成和厚度，使得临界偏置电压量值可在1v至4v的范围内，但临界偏置电压量值也可采用更小和更大的电压。选通器材料层134l的厚度可在例如5nm至40nm，诸如10nm至20nm的范围内，但也可采用更小和更大的厚度。
73.可通过在选通器级层130l的顶表面上沉积第二金属材料来形成第二金属材料层140l。第二金属材料层140l可以包含元素金属(诸如w或ru)和/或导电金属化合物材料(诸如tin、tan或wn)。第二金属材料层140l可以通过化学气相沉积或通过物理气相沉积形成。第二金属材料层140l可具有在5nm至50nm，诸如10nm至25nm范围内的厚度，但是也可以采用更小和更大的厚度。一般来讲，可以选择第一金属材料层40l和第二金属材料层140l的材料，使得第一金属材料层40l和第二金属材料层140l随后可以彼此键合。第二金属材料层140l的材料可与第一金属材料层40l的材料相同或不同。
74.参考图4，图3的结构和图1d的结构可以定位成使得第二金属材料层140l接触第一金属材料层40l。执行第一热退火工艺以将第二金属材料层140l键合到第一金属材料层40l。第一热退火工艺的温度可以在200摄氏度至500摄氏度，诸如250摄氏度至400摄氏度的范围内。第一热退火工艺的温度可能受到单晶铁电材料层30l的铁电材料的热稳定性和植入层23的热稳定性的限制。另选地，可以省略第二金属材料层140l，并且可以替代地使用金属-混杂键合。
75.参考图5，可以在氢或氘植入层23处切割(即，分离)单晶半导体层20l(即，22l、24l)。可以执行第二热退火工艺以诱导氢原子或氘原子鼓泡通入氢气植入层23中。例如，第二热退火工艺的温度可以在500摄氏度至700摄氏度的范围内。第一衬底10l和近侧单晶半导体层22l的组件可以从包括第二衬底110l、第一导电线120和第一介电导轨122、选通器级层130l、第二金属材料层140l、第一金属材料层40l、单晶铁电材料层30l和远侧单晶半导体层24l(在下文中被称为单晶半导体层24l)的组件脱离。
76.如果需要，可以通过选择性蚀刻来移除单晶半导体层24l以暴露单晶铁电材料层30l。另选地，可以部分地或完全地保留单晶半导体层24l作为铁电隧道结存储器设备的电极的一部分。参考图6，可以可选地在单晶半导体层24l(如果保留层24l)的顶表面上沉积金属盖层50l。如果移除层24l，则可以可选地在单晶铁电材料层30l的顶表面上沉积金属盖层50l，使得图10a和图10b中所示的设备在图7至图8b中所示且在下文描述的步骤之后形成。
77.金属盖层50l包含选自以下的材料和/或基本上由其组成：元素金属、金属间合金、导电金属氮化物材料、导电金属碳化物材料和导电碳基材料。可用于金属盖层50l的示例性元素金属包括过渡金属。示例性导电金属氮化物材料包括tin、tan、mon和wn。示例性导电金属碳化物材料包括tic、tac和wc。导电碳基材料包括掺杂有合适的掺杂剂原子(诸如氮)的无定形碳或金刚石类碳，以增加电导率。例如，金属盖层50l可以基本上由w、tin、tan、mon或wn组成。金属盖层50l可以通过物理气相沉积或化学气相沉积形成。金属盖层50l的厚度可在10nm至80nm，诸如20nm至50nm和/或30nm至40nm的范围内，但是也可采用更小和更大的厚度。
78.参考图7，可以在金属盖层50l上方施加光致抗蚀剂和硬掩模层，并且可对其进行光刻图案化以形成分立光致抗蚀剂材料部分57的二维阵列。在一个实施方案中，分立光致抗蚀剂和硬掩模材料部分57的二维阵列可以形成为二维周期性矩形阵列。在一个实施方案
中，分立光致抗蚀剂和硬掩模材料部分57的二维阵列可以具有沿第二水平方向hd2的节距，该节距与第一导电线120沿第二水平方向的节距相同，并且可以具有沿第一水平方向hd1的节距，该节距与随后要形成的第二导电线沿第一水平方向hd1的节距相同。
79.可以执行各向异性蚀刻工艺，以将分立光致抗蚀剂材料部分57的二维阵列中的图案转印穿过包括金属盖层50l、远侧单晶半导体层24l(如果存在)、单晶铁电材料层30l、第一金属材料层40l、第二金属材料层140l和选通器级层130l的层堆叠。金属盖层50l、远侧单晶半导体层24l、单晶铁电材料层30l、第一金属材料层40l、第二金属材料层140l和选通器级层130l的层堆叠的各图案化部分包括存储器柱结构(130、140、40、30、24、50)。一般来讲，可以通过将包括金属盖层50l、远侧单晶半导体层24l、单晶铁电材料层30l、第一金属材料层40l、第二金属材料层140l和选通器级层130l的层堆叠图案化来形成至少一个存储器柱结构(130、140、40、30、24、50)。在一个实施方案中，可以形成存储器柱结构(130、140、40、30、24、50)的二维周期性矩形阵列。
80.各存储器柱结构(130、140、40、30、24、50)可以从下到上包括选通器元件130、第二金属材料板140、第一金属材料板40、单晶铁电材料板30、可选的单晶半导体板24和金属盖板50。各选通器元件130是选通器级层130l的图案化部分。各选通器元件130可以从下到上包括下部电极板132、选通器材料板134和上部电极板136。各第二金属材料板140是第二金属材料层140l的图案化部分。各第一金属材料板40是第一金属材料层40l的图案化部分。各单晶铁电材料板30是单晶铁电材料层30l的图案化部分。各单晶半导体板24(如果存在)是单晶半导体层24l的图案化部分。各金属盖板50是金属盖层50l的图案化部分。
81.各存储器柱结构(130、140、40、30、24、50)可具有从相应的存储器柱结构(130、140、40、30、24、50)的顶表面向存储器柱结构(130、140、40、30、24、50)的底表面延伸的至少一个侧壁。各侧壁可以是竖直的、基本上竖直的，或者可以具有在1度至15度范围内的锥角。随后可例如通过灰化移除分立光致抗蚀剂和硬掩模材料部分57。存储器柱结构(130、140、40、30、24、50)可以具有矩形、圆化矩形、圆形、椭圆形或任何大致曲线二维闭合形状的水平横截面形状。
82.参考图8a和图8b，可以可选地在存储器柱结构(130、140、40、30、24、50)的物理暴露的表面上形成可选的介电扩散阻隔衬里(未示出)。介电填充材料诸如无掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃或有机硅酸盐玻璃。介电填充材料和介电扩散阻隔衬里的覆盖包括存储器柱结构(130、140、40、30、24、50)的顶表面的水平平面的部分通过平面化工艺(诸如化学机械平面化工艺)进行处理。金属盖板50的顶表面可以用作平面化工艺的停止表面。介电填充材料和介电扩散阻隔衬里的保留部分构成介电隔离结构60。介电隔离结构60可以侧向围绕存储器柱结构(130、140、40、30、24、50)的二维阵列。
83.参考图9a和图9b，可在存储器柱结构(130、140、40、30、24、50)的二维阵列上方沉积介电材料层。介电材料层包含介电材料，诸如氧化硅，并且可以通过化学气相沉积形成。介电材料层的厚度可以在50nm至500nm的范围内，但是也可以采用更小和更大的厚度。可以在介电材料层上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成线和间距图案。可以在光致抗蚀剂层中形成沿第二水平方向hd2侧向延伸并且沿第一方向hd1彼此侧向间隔开的伸长开口。各开口沿第一水平方向hd1的宽度可在10nm至50nm，诸如15nm至25nm的范围内，但是也可以采用更小和更大的宽度。线和间距图案的节距可以在20nm至
100nm，诸如30nm至50nm的范围内，但是也可以采用更小和更大的节距。线和间距图案的节距可以与存储器柱结构(130、140、40、30、24、50)的二维阵列沿第一水平方向hd1的节距相同。可通过各向异性蚀刻工艺将光致抗蚀剂层中的图案转印穿过介电材料层。在该各向异性蚀刻工艺期间可将该光致抗蚀剂层用作蚀刻掩模。可选地，附加的硬掩模层(未示出)可以与光致抗蚀剂层结合使用以限定线和间距图案。可以穿过介电材料层形成第二线沟槽。随后可例如通过灰化移除光致抗蚀剂层和硬掩模层。介电材料层的保留部分构成第二介电导轨90。
84.可以在第二线沟槽中且在第二介电导轨90上方沉积包含金属阻隔材料的金属衬里层。金属衬里层可以包含导电金属阻隔材料，诸如导电金属氮化物材料(例如，tin、tan、mon和/或wn)和/或导电金属碳化物材料(例如，tic、tac和/或wc)。金属衬里层可以通过化学气相沉积或物理气相沉积来沉积。可以在金属衬里层上方沉积金属填充材料层。金属填充材料层包含具有高电阻率的金属材料。例如，金属填充材料层可以包含铜、钨、钛、钽、钼、钌、钴或其组合。
85.可从包括第二介电导轨90的顶表面的水平平面上方移除金属填充材料层和金属衬里层的多余部分。金属填充材料层的各保留部分构成第二金属填充材料部分。金属衬里层的各保留部分构成第二金属衬里。第二金属衬里和第二金属填充材料部分的各连续组合构成第二导电线80。第二导电线80沿第二水平方向hd2侧向延伸并沿第一水平方向hd1侧向间隔开。
86.另选地，可以通过以下形成第二导电线80：首先沉积一个或多个导电层，然后通过反应离子蚀刻(rie)将该一个或多个导电层图案化以形成线80。然后通过在第二导电线80之间沉积介电材料层并使介电材料层平面化而在第二导电线80之间形成第二介电导轨90。
87.参考图10a和图10b，可以通过在图5的处理步骤之后、在图6的处理步骤处沉积金属盖层50l之前移除远侧单晶半导体层24l，而从图9a和图9b的第一示例性结构得到第一示例性结构的另选配置。在这种情况下，金属盖层50l可以直接形成在单晶铁电材料层30l的顶表面上。因此，各存储器柱结构(130、140、40、30、24、50)可以包括选通器元件130、第二金属材料板140、第一金属材料板40、单晶铁电材料板30和金属盖板50和由它们组成。
88.在本公开的第二实施方案中，使用化学或机械衬底移除来替代沿植入层23进行的切割。参考图11a，根据本公开的第二实施方案的示例性结构包括第一衬底10l，该第一衬底可以与图1a的第一衬底10l相同。可以通过外延半导体沉积工艺在第一衬底10l的顶表面上形成单晶半导体层20l。单晶半导体层20l可包含含锗的单晶半导体材料。例如，单晶半导体层20l可以包含锗或硅锗合金。在一个实施方案中，单晶半导体层20l可以包含原子百分比在50％到100％范围内的锗。单晶半导体层20l可以通过执行外延半导体沉积工艺来形成。在一个实施方案中，单晶半导体层20l的底部部分可以具有竖直级配材料组成，使得锗的原子浓度随着距第一衬底10l的顶表面的距离而增加。在一个实施方案中，单晶半导体层20l的顶部部分可以包含原子百分比在50％到100％，诸如80％到90％范围内的锗。在一个实施方案中，单晶半导体层20l的顶部部分可以包含原子百分比为100％的锗。单晶半导体层20l的厚度可在25nm至300nm，诸如50nm至150nm的范围内，但是也可采用更小和更大的厚度。
89.参考图11b，可以在单晶半导体层20l的顶表面上外延生长单晶铁电材料层30l。单晶铁电材料层30l包含单晶铁电材料，其与单晶半导体层20l的单晶半导体材料外延对准。
在一个实施方案中，单晶铁电材料层30l可以包含过渡金属氧化物材料，如关于第一实施方案所描述的。可以执行热退火以改善单晶铁电材料层30l的材料的结晶度，并且增强单晶铁电材料层30l的铁电材料的铁电特性(诸如电极化幅度)。
90.可通过在单晶铁电材料层30l的顶表面上沉积第一金属材料来形成第一金属材料层40l。第一金属材料层40l可以包含元素金属，诸如w、mo或ru，和/或导电金属化合物材料(诸如tin、tan或wn)。第一金属材料层40l可以通过化学气相沉积或通过物理气相沉积形成。第一金属材料层40l可具有在5nm至50nm，诸如10nm至25nm范围内的厚度，但是也可以采用更小和更大的厚度。
91.参考图12，提供图3的结构，并且通过执行热退火工艺将第二金属材料层140l键合到第一金属材料层40l。
92.参考图13，可以通过执行减薄工艺从背面变薄第一衬底10l。减薄工艺可以包括磨削工艺、湿法蚀刻工艺、干法蚀刻工艺和/或抛光工艺。减薄后的第一衬底10l的厚度可在100nm至5,000nm的范围内。
93.参考图14，通过另外的减薄工艺，可以相对于单晶半导体层20l选择性地移除第一衬底10l的保留部分，该另外的薄化工艺可以包括化学机械抛光工艺。单晶半导体层20l的顶表面可以被物理地暴露。
94.参考图15，可执行图6的处理步骤以形成金属盖层50l。
95.参考图16，可以执行图7的处理步骤以形成存储器柱结构(130、140、40、30、24、50)的二维阵列。
96.参考图17a和图17b，可以执行图8a和图8b的处理步骤以形成介电隔离结构60。
97.参考图18a和图18b，可以执行图9a和图9b的处理步骤，以形成第二导电线80和第二介电导轨90。
98.参考图19，通过相对于单晶铁电材料层30l的材料选择性地移除单晶半导体层20l，可以从图14的第二示例性结构得出第二示例性结构的另选配置。金属盖层50l可以直接沉积在单晶铁电材料层30l的顶表面上。
99.参考图20a和20b，可以执行图16、图17a和图17b以及图18a和图18b的处理步骤以提供第二示例性结构的另选配置。
100.如图9a、图10a、图18a和图20a所示，在各存储器柱结构中形成根据第一实施方案和第二实施方案的铁电隧道结存储器设备的存储器单元。铁电隧道结存储器设备的存储器单元包括铁电隧穿介电层，该铁电隧穿介电层包括定位在下部电极与上部电极之间的单晶铁电材料板30，该下部电极和上部电极分别包括第一金属材料板40和金属盖板50。单晶半导体板24(如果存在，如图9a所示)可以包括上部电极的一部分。铁电隧道结存储器设备的存储器单元还可以包括选通器元件(例如，操纵元件)130。各选通器元件130可以从下到上包括：包括下部电极板132的下部电极、包括上部电极板136的上部电极和包括定位在下部电极132与上部电极136之间的选通器材料板134的选通器材料(例如，ots或二极管)。导线(120、80)可以包括存储单元的相应的位线和字线。
101.存储器单元根据铁电隧穿介电层30中的电偶极矩的极化方向显示隧穿电阻的调节。可以通过跨铁电隧穿存储器元件施加编程电压来编程铁电隧穿介电层30的部分中的电偶极矩的极化方向。可以选择编程电压的量值，使得选通器元件130在具有编程电压量值的
外部偏置电压下接通，并且在小于编程电压量值的外部偏置电压(例如，编程电压量值的二分之一)下不接通。相对于字线施加到位线的编程电压可以具有足以接通选通器元件130的量值，并且根据铁电隧穿介电层30的编程部分中的电偶极矩极化的目标方向，可以是正的或负的。
102.通过在所选择位线与所选择字线之间施加感测电压，可以实现感测所选择位线与所选择字线之间的铁电隧穿介电层30的部分中的电偶极矩的方向。可以选择感测电压的量值，使得选通器元件130在具有感测电压量值的外部偏置电压下接通，并且在小于感测电压量值的外部偏置电压(例如，感测电压量值的二分之一)下不接通。此外，感测电压的量值低于编程电压的量值，并且不足以对铁电隧穿介电层30的一部分进行编程。在一个实施方案中，感测电压的量值可为约50mv～200mv，高于选通器元件130的接通电压。铁电隧穿介电层30的所选择部分根据电偶极矩的极化方向提供电阻的调节。因此，可以在不干扰未选择的存储器单元的情况下感测阵列中所选择位线与所选择字线之间的铁电隧穿介电层30的所选择部分。
103.参考图21a和图21b，针对第一实施方案和第二实施方案的铁电隧道结设备，示出了静电电势能带轮廓。这些设备包括第一导体、隧穿铁电电介质和用于隧穿铁电电介质的两个不同极化方向的第二导体。第一导体和第二导体可以不同，并且由于铁电隧穿电介质中的偶极矩p引起的导带中的畸变的量值和侧向范围可以是不对称的。在铁电隧道结中诱导的不对称带调节可以根据铁电隧穿电介质中的电偶极矩的方向而改变铁电隧道结的隧穿电阻。一般来讲，铁电隧道结的极化反转可以调节由两个不同的平均阻隔高度诱导的隧道传输系数。因此，针对铁电隧穿电介质的两种不同极化态的静电势能带轮廓提供两种不同的电阻状态，这两种电阻状态可以用于对数据位进行编程和存储。低电阻状态中电导与高电阻状态中的电导的比率可以在10到1,000，诸如30到300的范围内，但是也可以采用更小和更大的比率。铁电隧穿电介质的极化态表现出根据跨第一导体和第二导体的外部电压偏置发生的迟滞曲线，并且能够存储数据位。铁电隧道结的可编程电阻状态用于本公开的第一实施方案和第二实施方案的各种铁电存储器设备中。
104.参考所有图并且根据本公开的第一实施方案和第二实施方案，存储器设备包括沿第一水平方向hd1侧向延伸的第一导电线120、覆盖并接触第一导电线120的存储器柱结构(130、140、40、30、任选地24、50)和第二导电线80，其中该存储器柱结构包括单晶铁电材料板30，其中整个铁电材料是单晶的，该第二导电线沿第二水平方向hd2侧向延伸并且覆盖并接触存储器柱结构。
105.在一个实施方案中，存储器柱结构(130、140、40、30、任选地24、50)包括接触单晶铁电材料板30的底表面的第一金属材料板40。在一个实施方案中，存储器柱结构(130、140、40、30、任选地24、50)还包括在第一金属材料板40下面的选通器材料板134。键合界面定位在选通器材料板134与单晶铁电材料板30之间。键合界面可以定位在第一金属材料板40与第二金属材料层140之间。
106.在一个实施方案中，该存储器设备包括：下部电极板132，该下部电极板接触选通器材料板134的底表面并且包含第一非金属导电材料；和上部电极板136，该上部电极板接触选通器材料板134的顶表面并且包含第二非金属导电材料。在一个实施方案中，该选通器板包含双向阈值开关材料。在一个实施方案中，第一非金属导电材料和第二非金属导电材
料中的每一者选自无定形碳、无定形硼掺杂碳、无定形氮掺杂碳、无定形硅、无定形锗、其合金或其层堆叠。
107.在一个实施方案中，存储器柱结构(130、140、40、30、任选地24、50)包括第二金属材料板140，该第二金属材料板接触第一金属材料板40的底表面并且键合到第一金属材料板40。在一个实施方案中，单晶铁电材料板30的铁电材料包括具有正交晶相的掺杂或无掺杂的氧化铪。
108.在一个实施方案中，存储器柱结构(130、140、40、30、任选地24、50)包括接触单晶铁电材料板30的顶表面的半导体板(诸如单晶半导体板24)。在一个实施方案中，该半导体板包含单晶半导体材料。在一个实施方案中，该半导体板的单晶半导体材料与单晶铁电材料板30的铁电材料外延对准。在一个实施方案中，该半导体板包含单晶锗或硅锗。
109.在一个实施方案中，存储器柱结构(130、140、40、30、任选地24、50)包括覆盖单晶铁电材料板30并且接触第二导电线80的金属盖板50。在一个实施方案中，该存储器设备包括铁电隧道结存储器设备。
110.本公开的第一实施方案和第二实施方案在铁电隧道结(ftj)存储器设备中提供单晶铁电隧穿介电层，该铁电隧道结存储器设备由于单晶结构而提供了优异的铁电特性。此外，替代更难沉积的钙钛矿模板层，可以使用易沉积的单晶半导体层作为针对氧化铪基单晶铁电隧穿介电层的外延模板。
111.在本公开的第三实施方案中，存储器材料层包括相变存储器材料层而不是铁电隧穿介电层，并且存储器设备包括相变存储器(pcm)设备，诸如相变随机存取存储器(“pcram”或“pram”)设备而不是ftj存储器设备。相变存储器材料层可能被用于图案化厚叠置字线或位线的反应离子蚀刻(rie)损坏。因此，在第三实施方案中，相变存储器材料层形成在定位在第一衬底上方的第一组图案化线(例如，字线或位线)上方。在沉积相变存储器材料层之前，通过rie将第一组图案化线图案化。在第二衬底上方形成第二组图案化线(例如，字线或位线中的另一者)，然后将第二组图案化线键合到包含相变存储器材料层的层堆叠。在第三实施方案中，相变存储器材料层不暴露于对厚导电线进行蚀刻的延伸反应蚀刻工艺。这会减少或防止对相变存储器材料层的损坏。
112.参考图22a和图22b，在第一衬底10l上方形成第二导电线80和第二介电材料导轨90。可以通过以下形成第二导电线80：沉积在先前实施方案中描述的一个或多个导电层，然后通过反应离子蚀刻(rie)将该一个或多个导电层图案化以形成线80。然后通过在第二导电线80之间沉积介电材料层并使介电材料层平面化而在第二导电线80之间形成第二介电导轨90。
113.参考图23，在定位在第一衬底10l上方的第二导电线80和第二介电材料导轨90上方形成层堆叠。层堆叠包括非金属导电材料层326l。可以用于层326l的示例性非金属导电材料包括无定形碳、无定形硼掺杂碳或无定形氮掺杂碳。非金属导电材料层326l的厚度在10nm至50nm，诸如20nm至30nm的范围内，但是也可以采用更小和更大的厚度。
114.可以通过在非金属导电材料层326l的顶表面上沉积第二金属材料来形成相对薄的第二金属材料层342l。第二金属材料层342l可以包含元素金属(诸如w或ru)和/或导电金属化合物材料(诸如tin、tan或wn)。第二金属材料层342l可以通过化学气相沉积或通过物理气相沉积形成。第二金属材料层342l可具有在1nm至5nm，诸如2nm至3nm范围内的厚度，但
是也可以采用更小和更大的厚度。
115.在第二金属材料层342上形成包括相变存储器材料层330l的存储器材料层。如本文所用，“相变存储器材料”是指具有提供不同电阻率的至少两个不同相位的材料。可例如通过以下方式提供该至少两个不同相位：控制从受热状态冷却的速率以提供具有更高电阻率的无定形状态和具有更低电阻率的多晶状态。在这种情况下，可通过在加热到无定形状态之后相变存储器材料的更快淬火来实现相变存储器材料的更高电阻率状态，并且可通过在加热到无定形状态之后相变存储器材料的更慢冷却来实现相变存储器材料的更低电阻率状态。
116.示例性相变存储器材料包括但不限于碲化锗锑化合物诸如ge2sb2te5(gst)、锗锑化合物、碲化铟锗化合物、碲化铝硒化合物、碲化铟硒化合物和碲化铝铟硒化合物。这些化合物(例如，化合物半导体材料)可为掺杂的(例如，氮掺杂的gst)或未掺杂的。因此，电阻性存储器材料层可包含选自以下的材料和/或可基本上由其组成：碲化锗锑化合物、锗锑化合物、碲化铟锗化合物、碲化铝硒化合物、碲化铟硒化合物或碲化铝铟硒化合物。在这种情况下，该至少一个材料层15l的厚度可以在10nm至60nm，诸如20nm至50nm和/或25nm至35nm的范围内，但是也可以采用更小和更大的厚度。
117.可以通过在相变存储器材料层330l的顶表面上沉积第一金属材料来形成相对薄的第一金属材料层340l。第一金属材料层340l可以包含元素金属(诸如w或ru)和/或导电金属化合物材料(诸如tin、tan或wn)。第一金属材料层340l可以通过化学气相沉积或通过物理气相沉积形成。第一金属材料层340l可具有在1nm至5nm，诸如2nm至3nm范围内的厚度，但是也可以采用更小和更大的厚度。
118.选通器级层130l的堆叠形成在第一金属材料层340l上方。选通器级层130l包括与第一实施方案相同的层(即，与第一实施方案和第二实施方案相比颠倒堆叠的下部电极层132l、选通器材料层134l和上部电极层136l)，并且将关于此第三实施方案更详细地描述。
119.参考图24，然后将上述层(326l、342l、330l、340l和130l)图案化成存储器柱结构(326、342、330、340和130)，其中每一者包含相应的pram存储器单元(330、340、342)。可以使用任何合适的图案化方法(诸如光刻法及蚀刻)来形成存储器柱结构，如上文关于第一实施方案和第二实施方案所述。可以选择用于蚀刻存储器柱结构的蚀刻工艺，使得其不会显著损坏相变存储器材料层130l。然后形成介电隔离结构60，使得其侧向围绕存储器柱结构(326、342、330、340和130)的二维阵列。
120.各存储器柱结构(326、342、330、340和130)包括定位在pram存储器单元(330、340、342)的第一电极板与第二电极板(340、342)之间的相变存储器材料板330。非金属导电材料板326定位在第二电极342与第二导电线80(即，字线或位线)之间。选通器元件130定位在第一电极板340上方。选通器元件包括定位在选通器元件130的第一电极板与第二电极板(132、136)之间的选通器材料板134。
121.参考图25a和图25b，可以以下通过形成第一导电线120：在第二衬底110l上方沉积一个或多个导电层，然后通过反应离子蚀刻(rie)将该一个或多个导电层图案化以形成线120来形成。然后通过在第一导电线120之间沉积介电材料层并使介电材料层平面化而在第一导电线120之间形成第一介电导轨122。
122.参考图26，将定位在第二衬底110l上方的第一导电线120和第一介电导轨122键合
到定位在第一衬底10l上方的介电隔离结构60和存储器柱结构(326、342、330、340和130)的阵列。可以使用任何合适的键合，诸如金属到金属键合、电介质到电介质键合或其组合(即，混杂键合)。
123.参考图27，可以可选地从第二导电线80移除第一衬底10l并将其再利用以形成附加的存储器设备。可以通过任何合适的方法移除第一衬底。例如，类似于第一实施方案中描述的方法，可以通过以下移除第一衬底10l：将氢或氘植入第一衬底的底部以形成植入层，然后使第一衬底退火以沿植入层切割第一衬底。另选地，第一衬底10l可通过磨削和抛光来移除，如第二实施方案中所述。另选地，可以在第一衬底10l与第二导电线80之间形成剥离层(例如，氧化硅或氮化硅层)，然后选择性地蚀刻剥离层以移除第一衬底10l。
124.在本公开的第四实施方案中，存储器设备包括磁阻随机存取存储器(“mram”)设备而不是ftj存储器设备。mram设备的各存储器单元可以包含磁性隧道结(mtj)。在一个实施方案中，mram设备可以包括自旋转移扭矩(stt)型mram设备。
125.mtj可能被用于图案化厚叠置字线或位线的反应离子蚀刻(rie)损坏。因此，在第四实施方案中，mtj形成在定位在第一衬底上方的第一组图案化线(例如，字线或位线)上方。在沉积mtj之前，通过rie将第一组图案化线图案化。在第二衬底上方形成第二组图案化线(例如，字线或位线中的另一者)，然后将第二组图案化线键合到包含mtj的层堆叠。在第四实施方案中，mtj不暴露于对厚导电线进行蚀刻的延伸反应蚀刻工艺。这会减少或防止对mtj的损坏。
126.参考图28a和图28b，在第一衬底10l上方形成第二导电线80和第二介电材料导轨90。可以通过以下形成第二导电线80：沉积在先前实施方案中描述的一个或多个导电层，然后通过反应离子蚀刻(rie)将该一个或多个导电层图案化以形成线80。然后通过在第二导电线80之间沉积介电材料层并使介电材料层平面化而在第二导电线80之间形成第二介电导轨90。
127.参考图29，在定位在第一衬底10l上方的第二导电线80和第二介电材料导轨90上方形成包括可选的金属盖层158l和mtj堆叠150l的层堆叠。堆叠从下到上或从上到下包括金属盖层158l、基准层152l(其也称为磁性钉扎层)、隧道阻隔层154l和自由层156l，这些层一起形成stt mram存储器单元的mtj堆叠150l。mtj的厚度可在10nm至40nm，诸如20nm至30nm的范围内。
128.金属盖层158l包含非磁性金属材料，诸如至少一种非磁性过渡金属或非磁性过渡金属合金。例如，金属盖层158l可以包含以下材料，并且或可以基本上由其组成：ti、v、cr、mn、zr、nb、mo、tc、ru、rh、hf、ta、w、re、os、ir、其合金或导电金属氮化物(例如，tan)或其导电金属碳化物。金属盖层158l可以通过物理气相沉积或化学气相沉积来沉积。金属盖层158l的厚度可在1nm至20nm，诸如2nm至10nm的范围内，但是也可采用更小和更大的厚度。
129.基准层152l可以具有固定的磁化方向，该固定的磁化方向可以是水平方向或竖直方向。基准层152l可以形成为单个铁磁材料层或多个铁磁材料层，该多个铁磁材料层彼此磁性耦合以自始至终提供相同的磁化方向。基准层152l可以包括co/ni多层结构或co/pt多层结构。在一个实施方案中，基准层152l还可包括具有在0.2nm至0.5nm范围内的厚度的钽或钨构成的薄非磁性层，以及具有在0.5nm至3nm范围内的厚度的薄cofeb层。基准层152l的厚度可在2nm至5nm的范围内。
130.可选地，基准层152l可以设置在合成的反铁磁体(saf)结构中，该合成的反铁磁体包括硬磁化层(未明确示出)、反铁磁耦合层(例如，ru层，未明确示出)和基准层152l。在提供基准层152l作为saf结构的部件的情况下，硬磁化层的磁化和磁性钉扎层的磁化可以通过反铁磁耦合层进行反铁磁耦合。
131.隧道阻隔层154l可以包含隧道阻隔介电材料，诸如氧化镁或氧化铝。隧道阻隔层154l可具有在0.6nm到2nm，诸如0.8nm到1.2nm范围内的厚度。隧道阻隔层154l接触基准层152l，并且在基准层152l与自由层156l之间提供电流的自旋敏感隧穿。换句话讲，穿过隧道阻隔层154l的电流的量取决于基准层152l与自由层156l之间的磁化的相对对准，即磁化方向是彼此平行还是反平行。
132.自由层156l可以形成为单个铁磁材料层或多个铁磁材料层，该多个铁磁材料层彼此磁性耦合以自始至终提供相同的磁化方向。自由层156l的厚度小于2nm，并且优选地小于1.5nm，诸如为0.8nm到1.5nm。例如，自由层156l可以包括cofeb层和/或cofe层。自由层156l可以通过使电流沿竖直方向向上或向下流动来编程。可以在mtj 150中包括附加层(未示出)。
133.在mtj堆叠150l上方形成选通器级层130l的堆叠。选通器级层130l包括与第一实施方案相同的层(即，与第一实施方案和第二实施方案相比颠倒堆叠的下部电极层132l、选通器材料层134l和上部电极层136l)，并且将关于此第四实施方案更详细地描述。金属盖层158l的沉积次序和选通器级层130l的堆叠可以反向，使得选通器级层130l的堆叠形成在mtj堆叠150l与第一衬底10l之间，而金属盖层158l形成在mtj堆叠150l上方。
134.参考图30，然后将上述层(158l、152l、154l、156l和130l)图案化成存储器柱结构(158、152、154、156和130)。可以使用任何合适的图案化方法。例如，可使用光刻法和蚀刻对选通器级层130l的堆叠进行图案化，而可使用离子束研磨对mtj堆叠150l和金属盖层158l进行图案化以形成mtj 150和金属盖板158。然后形成介电隔离结构60，使得其侧向围绕存储器柱结构(158、152、154、156和130)的二维阵列。
135.各存储器柱结构(158、152、154、156和130)包括mram存储器单元，该mram存储器单元包含mtj 150，其中隧道阻隔板154定位在基准层板152与自由层板156之间。金属盖板158定位在mtj 150的一侧上。选通器元件130定位在mtj 150上方或下方。选通器元件包括定位在选通器元件130的第一电极板与第二电极板(132、136)之间的选通器材料板134。
136.参考图31a和图31b，可以通过以下形成第一导电线120：在第二衬底110l上方沉积一个或多个导电层，然后通过反应离子蚀刻(rie)将该一个或多个导电层图案化以形成线120。然后通过在第一导电线120之间沉积介电材料层并使介电材料层平面化而在第一导电线120之间形成第一介电导轨122。
137.参考图32，将定位在第二衬底110l上方的第一导电线120和第一介电导轨122键合到定位在第一衬底10l上方的介电隔离结构60和存储器柱结构(158、152、154、156和130)的阵列。可以使用任何合适的键合，诸如金属到金属键合、电介质到电介质键合或其组合(即，混杂键合)。
138.参考图33，可以可选地从第二导电线80移除第一衬底10l并将其再利用以形成附加的存储器设备。可以通过任何合适的方法移除第一衬底。例如，类似于第一实施方案中描述的方法，可以通过以下移除第一衬底10l：将氢或氘植入第一衬底的底部以形成植入层，
然后使第一衬底退火以沿植入层切割第一衬底。另选地，第一衬底10l可通过磨削和抛光来移除，如第二实施方案中所述。另选地，可以在第一衬底10l与第二导电线80之间形成剥离层(例如，氧化硅或氮化硅层)，然后选择性地蚀刻剥离层以移除第一衬底10l。
139.在图34所示的第四实施方案的第一另选方面，选通器级层130l的堆叠形成在定位在第二衬底110l上方的第一导电线120上方，而不是形成在定位在第一衬底10l上方的mtj堆叠150l上方。如果需要，选通器级层130l的堆叠可以被图案化(例如，通过光刻法和蚀刻)成选通器元件130，同时定位在第二衬底100l上方，如图35所示。然后形成介电隔离结构160以围绕选通器元件130。
140.在该另选方面，mtj堆叠150l和可选的金属盖层158l形成在定位在第一衬底10l上方的第二导电线80上方，如图36所示。将mtj堆叠150l和金属盖层158l图案化(例如，通过离子束研磨)，同时它们定位在第一衬底10l上方，如图37中所示并且如上文关于图24所述。然后形成介电隔离结构60以围绕mtj 150柱。
141.然后，如图38所示，将包括选通器级层130l、第一导电线120和第二衬底110l的堆叠的第二组件键合到包含第二导电线80、存储器单元的至少一部分(例如，mtj 150)和第一衬底10l的第一组件。在键合之后，mtj150定位在字线与位线之间。
142.最后，如图39所示，然后移除第一衬底10l。各相应的mtj 150形成定位在同一存储器柱结构(130、150、158)中的存储器单元作为其相应的选通器元件130。
143.在第四实施方案的其它另选方面，在键合步骤之后，可将选通器级层130l的堆叠图案化(例如，通过光刻法和蚀刻)成选通器元件130。在第四实施方案的这些其它另选方面，可以在键合步骤之前或之后将mtj堆叠150l图案化成mtj 150。因此，mtj 150在选通器级层130l的堆叠的高温沉积期间不被损坏，反之亦然。此外，如果mtj堆叠150l在与支撑选通器级层130l的堆叠的衬底不同的衬底上方图案化，则选通器元件130在mtj堆叠150l的离子束研磨期间不被损坏。
144.例如，可以在键合步骤之前将mtj堆叠150l图案化成mtj 150，如图37所示。选通器级层130l的未图案化的堆叠设置在第二衬底110l上方，如图40所示。在该另选方面，可以从第二衬底110l中省略第一导电线120。然后，将选通器级层130l的未图案化的堆叠键合到定位在第一衬底10l上方的mtj 150，如图41所示。可以从键合的组件移除第二衬底110l，并且在键合步骤之后将选通器级层130l的堆叠图案化(例如，通过光刻法和蚀刻)成选通器元件130。然后形成介电隔离结构160以围绕选通器元件130，如图42所示。然后，如上所述，在选通器元件130上方形成第一导电线120。
145.另选地，将定位在第一衬底10l上方的mtj堆叠150l键合到定位在第一衬底10l上方的第一导电线120上方的选通器级层130l的未图案化的堆叠，如图43所示。在此实施方案中，可以从第一衬底10l上方省略第二导电线80。如图44所示，可以从键合的组件移除第一衬底10l。在键合步骤之后，将mtj堆叠150l图案化(例如，通过离子束研磨)成mtj 150，并且将选通器级层130l的堆叠图案化(例如，通过光刻法和蚀刻)成选通器元件130。如果在键合步骤之后将mtj堆叠150l图案化成mtj 150，则可以在共同图案化步骤期间使用针对每组层的不同蚀刻或研磨步骤连续地对选通器级层130l和mtj堆叠150l的堆叠进行图案化。然后在如上所述的mtj 150上方形成第二导电线80，以形成图33所示的结构。
146.第三实施方案和第四实施方案提供一种形成存储器设备(诸如pcm或mram设备)的
方法，该方法包括：提供包括第一衬底10l的第一组件，该第一衬底包含包括字线或位线的第一导电线(例如，120或80)，在第一导电线上方形成存储器单元(330、150)的至少一部分，提供包括第二衬底110l的第二组件，该第二衬底包含包括字线或位线的另一者的第二导电线(例如，80或120)；以及将第一组件键合到第二组件，使得存储器单元定位在第一导电线与第二导电线之间。第一导电线中的一个第一导电线包括存储器单元的字线或位线，并且第二导电线中的一个第二导电线包括存储器单元的字线或位线中的另一者。
147.存储器单元可以定位在存储器柱结构中，该存储器柱结构还可以包括定位在存储器柱结构中的存储器单元(330、150)的选通器元件130。选通器元件130可以包括双向阈值开关板。
148.在图22至图27所示的第三实施方案中，存储器设备包括相变存储器(pcm)设备，并且存储器单元包括相变存储器单元，该相变存储器单元包括相变存储器材料板330。如上所讨论，第三实施方案的方法包括：在定位在导电线80和第一衬底10l上方的相变材料层330l上方形成选通器级层130l，和将选通器级层130l图案化以形成选通器元件130，以及在将第一组件键合到第二组件之前，将相变材料层30l图案化以形成相变材料板330，其中选通器元件130定位在导电线120与相变材料板330之间。
149.在第四实施方案中，存储器设备包括磁阻随机存取存储器(mram)设备，并且存储器单元包括mram存储器单元，该mram存储器单元包括磁性隧道结(mtj)150，该磁性隧道结包含定位在铁磁基准板152与铁磁自由板156之间的隧道阻隔板154。如上所讨论，图28a至图33中所示的第四实施方案的方法包括：形成包括定位在铁磁基准层152l与铁磁自由层156l之间的隧道阻隔层154l的mtj堆叠150l，该铁磁基准层及该铁磁自由层定位在导电线90和第一衬底10上方，在mtj堆叠150l上方形成选通器级层130l，以及将选通器级层和mtj堆叠图案化以形成选通器元件130和mtj 150。将第一组件键合到第二组件的步骤在形成选通器元件和mtj之后发生。
150.如上所讨论，图34至图39中所示的第四实施方案的另选方法包括：形成包括定位在铁磁基准层152l与铁磁自由层156l之间的隧道阻隔层154l的mtj堆叠150l，该铁磁基准层及该铁磁自由层定位在导电线80和第一衬底10l上方，将mtj堆叠图案化以形成mtj 150，在定位在第二衬底110l上方的导电线120上方形成选通器级层130l，以及将选通器级层图案化以形成选通器元件130。将第一组件键合到第二组件的步骤在形成选通器元件130且形成mtj 150之后发生，使得选通器元件键合到mtj。
151.根据第一实施方案、第二实施方案和第四实施方案，一种形成存储器设备(诸如ftj或mram设备)的方法包括：提供包括定位在第一衬底10l上方的存储器单元(30、150)的至少一部分的第一组件，提供包括定位在第二衬底110l上方的选通器元件130的至少一部分的第二组件，以及将第一组件接合到第二组件，使得存储器单元键合到其相应的选通器元件。
152.存储器单元和选通器元件可以定位在存储器柱结构中，并且选通器元件可以包括双向阈值开关板，如上所述。该方法还可包括在将第二层堆叠键合到第一层堆叠的步骤之后移除第一衬底10l或第二衬底110l中的至少一者。
153.在图1a至图21b所示的第一实施方案和第二实施方案中，存储器设备包括铁电隧道结(ftj)存储器设备，并且存储器单元包括定位在第一电极与第二电极(40、50)之间的铁
电材料层30。
154.在第四实施方案中，存储器设备包括磁阻随机存取存储器(mram)设备，并且存储器单元包括mram存储器单元，该mram存储器单元包括磁性隧道结(mtj)150，该磁性隧道结包含定位在铁磁基准板152与铁磁自由板156之间的隧道阻隔板154。
155.图34至图39所示的第四实施方案的一个另选方面的方法包括：形成包括定位在铁磁基准层152l与铁磁自由层156l之间的隧道阻隔层154l的mtj堆叠150l，该铁磁基准层及该铁磁自由层定位在第一衬底10l上方，将mtj堆叠150l图案化以在第一衬底10l上方形成mtj 150，在第二衬底110l上方形成选通器级层130l，以及将选通器级层130l图案化以在第二衬底110l上方形成选通器元件130。将第一组件键合到第二组件的步骤在形成选通器元件130且形成mtj 150之后发生，使得选通器元件键合到mtj。
156.图40至图42所示的第四实施方案的另一个另选方面的方法包括：形成包括定位在铁磁基准层152l与铁磁自由层156l之间的隧道阻隔层154l的mtj堆叠150l，该铁磁基准层及该铁磁自由层定位在第一衬底10l上方，将mtj堆叠150l图案化以形成mtj 150，在第二衬底110l上方形成选通器级层130l，移除第二衬底110l，以及在移除第二衬底110l之后将选通器级层130l图案化以形成选通器元件130。将第一组件键合到第二组件的步骤在形成mtj 150之后并且在将选通器级层130l图案化之前发生，使得选通器级层130l键合到mtj 150。
157.图43至图44所示的第四实施方案的又一个另选方面的方法包括：形成包括定位在铁磁基准层152l与铁磁自由层156l之间的隧道阻隔层154l的mtj堆叠150l，该铁磁基准层及该铁磁自由层定位在第一衬底10l上方，移除第一衬底10l，在第二衬底110l上方形成选通器级层130l，在移除第一衬底10l之后将mtj堆叠150l图案化以形成mtj 150并且将选通器级层130l图案化以形成选通器元件130。将第一组件键合到第二组件的步骤在将mtj堆叠150l图案化之前并且在将选通器级层130l图案化之前发生，使得选通器级层130l键合到mtj堆叠150l。
158.本公开的任何实施方案的堆叠和键合的存储器设备可以在竖直方向上重复多次，以获得在多个字线层级与位线层级之间具有多个存储器单元层级的堆叠的存储器设备。例如，可以通过键合在第二线80上方，然后在第二存储器单元层级上方提供附加第一线120来形成第二存储器单元层级(130、140、40、30、24、50)。还可以通过继续键合工艺来形成三个或更多个存储器层级。
159.虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在本公开中示出采用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。