加速器、包括加速器的计算系统以及加速器的操作方法与流程

加速器、包括加速器的计算系统以及加速器的操作方法
1.本技术基于并要求于2021年1月6日在韩国知识产权局提交的第10-2021-0001476号韩国专利申请的优先权，所述韩国专利申请的公开通过引用全部包含于此。
技术领域
2.发明构思涉及加速器，并且更具体地，涉及控制存储器装置的加速器、包括加速器的计算系统以及加速器的操作方法。


背景技术：

3.用于执行数据处理的系统(例如，计算系统)可包括主机和存储器装置，主机包括中央处理器(cpu)，在存储器装置中数据由主机访问。需要由计算系统处理的数据量正在大幅增加，作为一种用于提高处理速度的方法，已经提出了一种通过将一些操作从cpu卸载到其他处理器(例如，加速器等)来降低cpu的处理负载的方法。
4.在如上的计算系统中，主机和加速器可共享存储器装置，并且主机和加速器中的任何一个可占用存储器装置。在这种情况下，当加速器使用存储器装置时，可能存在当需要时主机不能访问存储器装置的情况，或者在利用存储器装置时在主机与加速器之间可能发生冲突。


技术实现要素：

5.发明构思提供了一种加速器和包括所述加速器的计算系统，所述加速器能够通过在占用存储器装置的同时降低冲突的可能性来提高计算系统的稳定性，并且能够通过允许主机和加速器有效地占用存储器装置来提高数据处理速度。
6.根据发明构思的一方面，提供一种加速器，所述加速器包括：信号控制/监测电路，被配置为：基于监测从主机提供的信号，检测进入存储器装置的自刷新模式和退出自刷新模式；加速器逻辑，被配置为：生成第一命令/地址信号和第一条数据；以及选择器，被配置为：基于检测到进入自刷新模式而将第一命令/地址信号和第一条数据输出到存储器装置，并且基于检测到退出自刷新模式而将从主机提供的第二命令/地址信号和第二条数据输出到存储器装置。
7.根据发明构思的另一方面，提供了一种计算系统，所述计算系统包括：存储器装置，包括一个或多个通道；主机，被配置为：生成第一命令/地址信号和第一条数据，并且生成用于控制存储器装置进入自刷新模式的自刷新命令；以及加速器，包括被配置为生成第二命令/地址信号和第二条数据的加速器逻辑，加速器被配置为在主机占用存储器装置时将第一命令/地址信号和第一条数据提供给存储器装置，并且基于检测到来自主机的自刷新命令将第二命令/地址信号和第二条数据提供给存储器装置。
8.根据发明构思的另一方面，提供一种加速器的操作方法，所述操作方法包括：接收由主机生成的第一命令/地址信号和第一条数据，并将接收的第一命令/地址信号和接收的第一条数据发送到存储器装置；通过监测来自主机的信号来检测进入存储器装置的自刷新
模式；基于检测的结果，生成用于访问存储器装置的第一时钟信号；以及通过将第一时钟信号、第二命令/地址信号和第二条数据提供给存储器装置来访问存储器装置，第二命令/地址信号和第二条数据由加速器生成。
附图说明
9.从下面结合附图的详细描述，将更清楚地理解发明构思的实施例，在附图中：
10.图1是示出根据实施例的计算系统的框图；
11.图2是示出根据实施例的加速器的示例的框图；
12.图3是示出根据实施例的计算系统的结构的框图；
13.图4是根据实施例的计算系统的操作方法的流程图；
14.图5是示出根据实施例的计算系统的操作的示例的波形图；
15.图6和图7是示出根据另一实施例的计算系统的操作的示例的波形图；
16.图8是根据实施例的加速器的操作方法的流程图；
17.图9是根据另一实施例的加速器的操作方法的流程图；
18.图10和图11是根据实施例的加速处理结果被反馈到主机的示例的流程图；
19.图12是示出根据实施例的计算系统的结构的示图；
20.图13是计算系统的另一示例的框图；以及
21.图14是示出根据实施例的包括系统的数据中心的框图。
具体实施方式
22.在下文中，参照附图详细描述发明构思的实施例。
23.图1是示出根据实施例的计算系统10的框图。
24.参照图1，计算系统10可被不同地称为数据处理系统或存储器系统，并且计算系统10可包括用于请求对存储器装置13的数据访问的一个或多个装置。针对存储器装置13从作为主机进行操作的方面，用于请求对存储器装置13的访问的装置可被称为主机装置。根据实施例，计算系统10被示出为包括主机11和加速器12以及存储器装置13，但是加速器12也可被称为计算系统10中的主机装置。
25.主机11可包括与中央处理器(cpu)对应的装置或包含cpu的装置，并且此外，主机11可包括用于生成用于访问存储器装置13的命令/地址信号的存储器控制器(未示出)。作为一个示例，主机11可被实现为半导体芯片(诸如，(片上系统)soc)，并且存储器控制器(未示出)可被包括在cpu中，或者可与cpu一起集成在soc中。
26.由主机11执行的计算和/或输入/输出(i/o)操作的至少一部分可被卸载到加速器12。在一些实施例中，加速器12可包括可编程的组件(诸如，图形处理器(gpu)和神经处理器(npu))、提供固定功能的组件(诸如，互联网协议(ip)核)、以及可重新配置的组件(诸如，现场可编程门阵列(fpga))中的至少一个。
27.存储器装置13可包括各种类型的存储器，诸如例如但不限于，动态随机存取存储器(dram)(诸如，双倍数据速率(ddr)同步dram(sdram)(ddr sdram)、低功率ddr(lpddr)、图形ddr(gddr)sdram和rambus dram(rdram))。然而，实施例不限于此，并且每个存储器装置可包括用于执行刷新操作的各种类型的存储器，例如，电阻式随机存取存储器(诸如，磁ram
(mram)、铁电ram(fram)和电阻式ram(rram))。
28.根据实施例，加速器12可包括加速器逻辑12_1和选择器12_2。加速器逻辑12_1可包括用于访问存储器装置13的存储器控制器(未示出)，加速器逻辑12_1可通过使用命令/地址信号ca和数据dq与存储器装置13通信。可基于各种协议来执行主机11与加速器12之间的通信，并且作为一个示例，可应用外围组件互连快速(pcie)协议。然而，实施例不限于此，并且主机11和加速器12可通过使用各种协议(诸如例如但不限于，计算快速链路(cxl)协议、xbus协议、nvlink协议、无限结构协议(infinity fabric protocol)、针对加速器的高速缓存一致性互连(ccix)协议和一致性加速器处理器接口(capi)协议)彼此通信。
29.主机11可控制存储器装置13进入各种操作模式(诸如，正常模式、正常刷新模式、自刷新模式和断电模式)。根据实施例，加速器12可在存储器装置13的各种操作模式中的至少一种模式下占用并使用存储器装置13。作为一个示例，当主机11占用存储器装置13时，选择器12_2可响应于模式选择信号sel_m而选择由主机11提供的命令/地址信号ca和数据dq，并且将它们提供给存储器装置13。另一方面，当加速器12占用存储器装置13时，选择器12_2可选择由加速器12提供的命令/地址信号ca和数据dq，并且将它们提供给存储器装置13。
30.可存在主机11不访问存储器装置13的各种情况。例如，在存储器装置13的正常刷新模式、自刷新模式和断电模式等下，主机11可不执行对存储器装置13的访问。主机11可提供自刷新命令使得存储器装置13进入自刷新模式，并且在自刷新模式下，主机11可禁用提供给存储器装置13的时钟信号。根据实施例，加速器12可在存储器装置13的自刷新模式下占用并使用存储器装置13，并且选择器12_2可选择由加速器12提供的命令/地址信号ca和数据dq并将由加速器12提供的命令/地址信号ca和数据dq提供给存储器装置13。
31.加速器12可通过监测来自主机11的命令和/或信号，来确定存储器装置13的操作模式。例如，加速器12可通过监测来自主机11的命令/地址信号ca和其他信号中的至少一个来检测存储器装置13进入自刷新模式或退出(escape from)自刷新模式，并可基于检测结果生成模式选择信号sel_m。作为一个示例，在自刷新模式下，选择器12_2可将由加速器12提供的命令/地址信号ca和数据dq提供给存储器装置13。然而，在除自刷新模式以外的其他模式下，选择器12_2可将由主机11提供的命令/地址信号ca和数据dq提供给存储器装置13。
32.存储器装置13可包括单元阵列13_1、刷新控制器13_2和控制逻辑13_3。单元阵列13_1可包括多条字线，并且多个存储器单元可连接到多条字线中的每条。存储器装置13还可包括生成用于选择将被执行刷新的字线的地址的地址计数器(未示出)，并且在正常刷新操作和自刷新操作中，多条字线可被顺序地选择并刷新。
33.刷新控制器13_2可响应于正常刷新操作中的刷新命令，控制对多条字线的刷新操作。此外，刷新控制器13_2可在自刷新模式下在没有主机11的干预的情况下，控制对多条字线的刷新操作。控制逻辑13_3可控制存储器装置13的所有操作，并且作为一个示例，控制逻辑13_3可包括用于基于对来自加速器12的命令/地址信号ca的解码处理而控制存储器装置13的操作的命令解码器cmd dec。根据存储器装置13的操作模式，控制逻辑13_3可通过对来自主机11的命令/地址信号ca进行解码或对来自加速器12的命令/地址信号ca进行解码，来执行各种存储器操作(诸如，数据写入和数据读取)。
34.根据实施例，即使主机11指示自刷新模式，存储器装置13也可从加速器12接收命令/地址信号ca和数据dq，并且响应于来自加速器12的时钟信号而执行存储器操作。此外，
在由主机11指示的自刷新模式下，存储器装置13可基于来自加速器12的控制而执行刷新操作(例如，正常刷新操作)。换句话说，即使主机11提供自刷新命令，存储器装置13也可实质上不进入自刷新模式，并且基于来自外部(例如，加速器12)的时钟信号和命令/地址信号ca执行正常存储器操作。
35.加速器12可通过监测来自主机11的信号，来检测存储器装置13是否退出自刷新模式。例如，当占用并使用存储器装置13时，加速器12可基于命令/地址信号ca或其他信号(例如，图5中的芯片选择信号cs_n)，检测加速器12是否将退出自刷新模式。作为一个示例，当基于芯片选择信号cs_n的逻辑状态的改变而检测到退出自刷新模式时，加速器12可执行用于将对存储器装置13的占用改变为主机11的一系列操作。作为一个示例，加速器12可阻止(或停止)生成将被提供给存储器装置13的时钟信号的操作，并且此外，加速器12可生成模式选择信号sel_m，使得选择器12_2选择由主机11提供的命令/地址信号ca和数据dq并将由主机11提供的命令/地址信号ca和数据dq提供给存储器装置13。
36.根据实施例，因为加速器12在主机11不使用存储器装置13的特定模式(例如，自刷新模式)的时段期间占用并使用存储器装置13，所以可防止主机11与加速器12之间的访问冲突，并且可稳定地操作计算系统10。作为一个示例，计算系统10可包括主板(未示出)，主板(未示出)包括一个或多个插槽，存储器装置13被安装在一个或多个插槽(例如，当存储器装置13包括诸如双列直插式存储器模块(dimm)的存储器模块时，一个或多个dimm插槽)上，加速器12可被安装在dimm插槽上，并且可在自刷新模式下选择性地访问存储器装置13。
37.另一方面，存储器装置13可通过使用各种规范(诸如，ddr sdram、ddr2 sdram、ddr3 sdram、ddr4 sdram、ddr5 sdram、lpddr sdram、lpddr2 sdram、lpddr3 sdram、lpddr4 sdram、lpddr4xsdram、lpddr5 sdram、gddr同步图形随机存取存储器(sgram)、gddr2 sgram、gddr3 sgram、gddr4 sgram、gddr5 sgram和gddr6 sgram)，来与主机11和加速器12通信。加速器12可基于由以上列出的各种规范中的任一种定义的信号来检测或确定退出自刷新模式，并且作为一个示例，加速器12可通过监测通过ddr5定义的芯片选择信号cs_n(例如，具有通过ddr5规范定义的波形的芯片选择信号cs_n)来确定退出，或者加速器12可通过监测通过ddr4或以下定义的单独的自刷新退出命令来确定退出。换句话说，加速器12可通过周期性地或连续地监测退出自刷新模式并且在有效的命令由主机11提供之前停止存储器操作并完成将对存储器装置13的占用从加速器12改变为主机11的操作，来确保使用存储器装置13的稳定性。
38.然而，在上述实施例中，已经将加速器12描述为在自刷新模式下选择性地占用存储器装置13，但是实施例不限于此。例如，如上所述，可存在主机11不访问存储器装置13的模式(诸如，断电模式)，并且发明构思的实施例可被应用于主机11不访问存储器装置13的各种模式中的任一种。
39.图2是示出根据实施例的加速器120的示例的框图。
40.参照图2，计算系统100可包括主机110、加速器120和存储器装置130。存储器装置130可包括一个或多个存储器芯片，并且在一个实施例中，存储器装置130可包括包含一个或多个存储器芯片的半导体封装件。可选地，存储器装置130可包括存储器模块，在存储器模块中，一个或多个存储器芯片被安装在模块板上。在图2中，示出了存储器装置130包括一个或多个存储器模块(例如，dimm)的示例。
41.加速器120可包括计算芯片121、信号控制/监测电路122和一个或多个选择器(例如，第一选择器123和第二选择器124)。在图2中，示出了第一选择器123和第二选择器124中的每个包括复用器mux的示例。计算芯片121可包括加速器逻辑121_1和时钟生成器121_2，并且加速器逻辑121_1可控制如上述示例中所示的加速器120的所有操作，并且通过访问存储器装置130来执行加速操作。例如，加速器逻辑121_1可包括生成用于访问存储器装置130的命令/地址信号ca的存储器控制器(未示出)。此外，加速器逻辑121_1可通过使用来自存储器装置130的数据来执行计算处理，并且可将计算处理结果存储在加速器逻辑121_1或存储器装置130中。
42.时钟生成器121_2可生成一个或多个时钟信号并将一个或多个时钟信号提供给存储器装置130。根据示例，时钟生成器121_2可包括延迟锁相环(dll)，并且因为当加速器120占用存储器装置130时dll被激活，所以时钟信号可被提供给存储器装置130。由加速器逻辑121_1生成的命令/地址信号和由时钟生成器121_2生成的时钟信号可一起被提供给存储器装置130。
43.存储器装置130可包括存储器模块，并且根据上述实施例，存储器装置130可基于各种类型的规范与主机110和加速器120通信。在一个实施例中，当存储器装置130根据ddr5规范与主机110和加速器120通信时，存储器装置130可包括至少两个通道(或子通道)，并且用于传输各种信号的路径可基于至少两个通道被实现。作为信号传输的示例，命令/地址信号ca和数据dq可经由关于至少两个通道的单独路径被发送到存储器装置130。此外，根据示例，存储器装置130可包括两个通道(包括第一通道ch_a和第二通道ch_b)，并且第一选择器123和第二选择器124可分别与第一通道ch_a和第二通道ch_b相对应地布置。
44.信号控制/监测电路122可被实现为知识产权(ip)，并且可被称为信号控制/监测ip。信号控制/监测电路122可接收由主机110提供的各种信号，并将由主机110提供的各种信号提供给第一选择器123和第二选择器124中的每个。此外，信号控制/监测电路122可基于由主机110提供的各种信号的监测结果来控制第一选择器123和第二选择器124，并且生成第一模式选择信号sel_m1和第二模式选择信号sel_m2。
45.作为一个示例，信号控制/监测电路122可监测来自主机110的命令/地址信号，并且响应于接收到自刷新命令，加速器120可执行用于占用存储器装置130的各种内部操作。作为一个示例，通过将第一模式选择信号sel_m1提供给第一选择器123并将第二模式选择信号sel_m2提供给第二选择器124，信号控制/监测电路122可执行控制操作，使得由加速器120生成的命令/地址信号ca、数据dq和时钟信号被提供给存储器装置130。此外，信号控制/监测电路122可通过响应于接收到自刷新命令而控制计算芯片121来执行控制操作，使得命令/地址信号ca、数据dq和时钟信号被生成。
46.在自刷新模式期间，加速器120可占用并使用存储器装置130，并且对存储器装置130执行各种类型的访问操作。作为一个示例，加速器120可将数据写入存储器装置130，或者可对从存储器装置130读取的数据执行计算处理并将计算处理结果存储在存储器装置130中，因此，当加速器120占用存储器装置130时，存储在存储器装置130中的数据可被改变。在加速器120对存储器装置130的占用完成之后，改变后的数据可(例如，通过加速器逻辑)被反馈到主机110，并且作为一个示例，主机110可访问存储器装置130并且接收改变后的数据。可选地，改变后的数据可被存储在加速器120中的计算芯片121中，并且在加速器
120对存储器装置130的占用完成之后，主机110可读取存储在加速器120中的改变后的数据。
47.另一方面，信号控制/监测电路122可通过监测来自主机110的命令/地址信号或者一个或多个其他信号，来检测退出自刷新模式。作为一个示例，根据ddr5规范的芯片选择信号cs_n可由主机110提供，并且信号控制/监测电路122可通过检测芯片选择信号cs_n的逻辑状态的改变(例如，从逻辑低到逻辑高的改变)，来确定是否存在退出自刷新模式。信号控制/监测电路122可检测退出自刷新模式，并控制计算芯片121以及第一选择器123和第二选择器124。作为一个示例，基于检测到退出存储器装置130的自刷新模式，计算芯片121的时钟生成操作可被停止，并且来自主机110的命令/地址信号ca和数据dq可基于控制第一选择器123和第二选择器124经由第一选择器123和第二选择器124被提供给存储器装置130。
48.图3是示出根据实施例的计算系统100的结构的框图。在图3的计算系统100中，示出了作为存储器装置130的根据ddr5规范的存储器模块的示例。
49.参照图2和图3，主机110可包括cpu，并且加速器120可被布置于主机110与存储器装置130之间以执行加速操作，并且在图3中，示出了加速器120包括现场可编程门阵列(fpga)的示例。存储器装置130可包括安装在模块板上的多个存储器芯片131，并且此外，存储器装置130可包括对多个存储器芯片131执行控制操作的控制芯片(例如，寄存时钟驱动器(rcd)132)和电源管理集成电路(pmic)133。此外，存储器装置130可包括作为多个通道中的一些或全部的第一通道ch_a和第二通道ch_b，并且作为一个示例，存储器装置130的一些存储器芯片可被包括在第一通道ch_a中，并且存储器装置130的其他存储器芯片可被包括在第二通道ch_b中。
50.主机110和加速器120可通过使用控制芯片132来控制多个存储器芯片131。作为一个示例，主机110和加速器120的各种信号可经由控制芯片132被提供给多个存储器芯片131，并且上述的实施例中的命令/地址信号ca和时钟信号可经由控制芯片132被提供给多个存储器芯片131，并且根据示例，数据dq可被直接提供给多个存储器芯片131而不经过控制芯片132。在一个实施例中，控制芯片132可在主机110占用存储器装置130时将命令/地址信号ca和时钟信号从主机110发送到多个存储器芯片131，并且可在加速器120占用存储器装置130时将命令/地址信号ca和时钟信号从加速器120发送到多个存储器芯片131。
51.pmic 133可生成由存储器装置130使用的电源电压，且将生成的电源电压提供给多个存储器芯片131。控制芯片132可控制pmic 133，并且多个存储器芯片131中的每个可基于电源电压执行刷新操作和正常存储器操作。
52.另一方面，尽管图3中未示出，但是存储器装置130还可包括串行存在检测(serial presence detect，spd)芯片(未示出)，并且spd芯片可包括电可擦除可编程只读存储器(eprom)。spd芯片可包括关于存储器装置130的初始信息或装置信息，并且作为一个示例，spd芯片可包括存储器装置130的初始信息或装置信息(诸如，模块形状、模块配置、存储容量、模块类型和执行环境)。
53.由于图3中的存储器模块包括多个通道(例如，第一通道ch_a和第二通道ch_b)，因此实施例可被应用于各种类型的存储器模块。作为一个示例，加速器120可选择性地访问第一通道ch_a和第二通道ch_b中的任一个，并且在一个实施例中，当第一通道ch_a始终被主机110使用时，第二通道ch_b可被根据上述实施例的主机110和加速器120中的任一个选择
性地使用。例如，计算系统100可被实现，使得当第一通道ch_a的存储器芯片131在存储器芯片131进入自刷新模式时独立地执行自刷新时，第二通道ch_b的存储器芯片131基于加速器120的控制来执行存储器操作和正常刷新操作。
54.图4是根据实施例的计算系统的操作方法的流程图。在图4中，主机(或cpu)、加速器和存储器装置被例示为包括在计算系统中的组件。此外，在一个实施例中，包括存储器控制器和包括在主机和加速器中的至少一个中的存储器装置的配置可被定义为存储器系统。
55.参照图4，主机可生成用于访问存储器装置的正常请求(或存储器请求)并向存储器装置提供用于访问存储器装置的正常请求(或存储器请求)(s11)。在实施例中，根据提出的加速器被布置在主机与存储器装置之间的配置，来自主机的正常请求可经由加速器被提供给存储器装置，并且存储器装置可执行与正常请求对应的正常存储器操作(s12)。
56.此后，主机可提供自刷新命令，使得存储器装置进入自刷新模式(s13)。加速器可对来自主机的信号执行监测，并且可基于检测到主机输出自刷新命令而检测到进入自刷新模式(s14)，并且加速器可执行生成时钟信号和控制选择器(mux)使得加速器占用并使用存储器装置的操作(s15)。
57.加速器可在占用存储器装置的同时控制各种操作，并且将生成的时钟信号提供给存储器装置(s16)。此外，加速器可访问存储器装置，并且生成正常请求并将正常请求提供给存储器装置(s17)。存储器装置可执行与来自加速器的正常请求对应的正常存储器操作(s18)。此外，加速器可控制存储器装置的刷新操作，并且在由主机指示的自刷新模式的区段中，加速器可向存储器装置提供用于刷新存储器装置的多条字线的刷新命令(s19)。存储器装置可响应于来自加速器的刷新命令而对多条字线顺序地执行刷新操作(s20)。
58.主机可输出指示存储器装置退出自刷新模式的信号(s21)。根据实施例，请求退出自刷新模式的信号可被称为退出信号(或退出命令)，并且退出信号可基于由各种类型的规范定义的信号而生成。作为一个示例，当存储器装置基于根据上述实施例的ddr5规范时，加速器可基于芯片选择信号的逻辑状态的改变，检测到退出自刷新模式(s22)。
59.加速器可响应于检测到退出信号而执行用于将对存储器装置的占用改变为主机的一系列操作，并且作为一个示例，加速器可执行使提供给存储器装置的时钟信号去激活以及控制选择器(mux)的操作(s23)。可由主机通过控制选择器(mux)将命令/地址信号ca和数据dq提供给存储器装置，并且可在主机再次占用存储器装置时将正常请求提供给存储器装置(s24)。
60.图5是示出根据实施例的计算系统的操作的示例的波形图。
61.参照图5，主机可生成用于访问存储器装置的数据的各种信号，并且作为一个示例，主机可根据特定ddr规范生成并输出时钟信号ck、芯片选择信号cs_n和命令/地址信号ca。命令/地址信号ca可包括多个位，并且根据多个位的逻辑状态的命令cmd可由ddr规范的命令真值表定义。作为一个示例，命令/地址信号ca的多个位的特定逻辑状态可定义自刷新命令sre，芯片选择信号cs_n可具有与施加有效的命令的时间点对应的逻辑低状态，并且此外，当自刷新命令sre被提供时，芯片选择信号cs_n可在存储器装置在自刷新模式下操作时维持逻辑低状态。
62.根据实施例的加速器可生成与由主机提供的用于访问存储器装置的信号相同或相似的信号，并且作为一个示例，根据实施例的加速器可生成并输出芯片选择信号cs_n和
命令/地址信号ca。尽管图5中未示出，但是加速器还可生成并输出用于在访问存储器装置时同步信号的时钟信号。加速器可与主机一样根据相同的ddr规范访问存储器装置，并且因此，根据由加速器输出的命令/地址信号ca的逻辑状态的命令cmd可以以与主机相同的方式被定义。
63.加速器可通过监测来自主机的命令/地址信号ca，来检测自刷新命令sre。加速器可响应于检测到自刷新命令sre而执行用于占用存储器装置的一系列操作，加速器可根据上述实施例通过激活延迟锁相环(dll)而生成时钟信号，并且此外，加速器可控制选择器使得将由加速器生成的命令/地址信号ca和数据dq被提供给存储器装置。
64.在自刷新命令sre被输出之后的特定时间之后，芯片选择信号cs_n可在tcsl时段期间维持逻辑低状态，并且加速器可在tcsl时段期间访问存储器装置。加速器可在tcsl时段期间控制存储器装置的存储器操作(诸如，读取操作/写入操作)，并且此外，加速器可提供用于执行存储器装置的多条字线的刷新的命令。换句话说，加速器可在tcsl时段期间输出有效的芯片选择信号cs_n和有效的命令/地址信号ca，并且因此，用于控制存储器操作和刷新操作的有效的命令可被提供给存储器装置。
65.另一方面，加速器可通过监测来自主机的信号(例如，芯片选择信号cs_n)的逻辑状态，来检测是否存在退出自刷新模式。例如，在ddr5规范中，芯片选择信号cs_n的逻辑状态从逻辑低改变为逻辑高的情况可指示退出自刷新模式，并且芯片选择信号cs_n可在第一时段tcsh_srexit期间维持逻辑高，然后在第二时段tcsl_srexit期间维持逻辑低。此外，主机可在逻辑状态的改变之后提供无操作命令(nop)至少三次，并且加速器可从芯片选择信号cs_n的逻辑状态的改变时间点开始执行退出自刷新模式的准备(或将对存储器装置的占用改变为主机的准备)。
66.另一方面，加速器可基于监测芯片选择信号cs_n的结果而阻止输出有效的命令/地址信号ca，停止生成时钟信号的操作，并且可不输出有效的命令cmd。作为一个示例，加速器可生成并输出用于与主机对齐的nop。
67.根据上述实施例，是否存在退出自刷新模式可在加速器占用并使用存储器装置时被监测，用于将对存储器装置的占用改变为主机的准备操作可被执行达足够时间，并且因此，加速器可稳定地占用并使用存储器装置。作为一个示例，txs可被定义为在以ddr5规范施加最后的nop之后实际施加有效的命令的最小时间时段，因为用于将对存储器装置的占用改变为主机的一系列操作从发生芯片选择信号cs_n的状态的上述改变的时间点到txs时段被执行，所以加速器可稳定地占用存储器装置，并且此外，加速器可稳定地将对存储器装置的占用改变为主机。
68.图6和图7是示出根据另一实施例的计算系统的操作的示例的波形图。在图6和图7中，示出了存储器装置被占用的各种时段。在描述图6和图7中示出的实施例的示例时，省略了对与图5中示出的信号相同的信号的重复描述。
69.参照图6，以与上述实施例中相同或相似的方式，主机可输出指示自刷新命令sre的命令/地址信号ca，并且芯片选择信号cs_n可在存储器装置指示自刷新模式的时段中维持逻辑低状态。基于命令/地址信号ca的监测结果，加速器可响应于检测到自刷新命令sre而执行用于占用并使用存储器装置的一系列准备操作，并且可通过在至少tcsl时段期间占用存储器装置来执行存储器操作(诸如，读取操作/写入操作和计算处理操作)。
70.根据上述实施例，加速器可通过监测来自主机的芯片选择信号cs_n的逻辑状态来检测是否存在退出自刷新模式，并且可以假设芯片选择信号csn的逻辑状态在时间点a被改变。来自主机的芯片选择信号cs_n可在第一时段tcsh_srexit期间维持逻辑高，并且在第二时段tcsl_srexit期间维持逻辑低。第一nop被施加的时间点可被定义为时间点b，并且第三nop被施加的时间点可被定义为时间点c。此外，在txs时段之后施加有效的命令cmd的时间点可被定义为时间点d。
71.根据示例实施例，因为加速器增加占用存储器装置的时间，所以加速器对存储器装置的利用率可增大。参照图6，示出了在时间点a与时间点b之间的时段中维持加速器对存储器装置的访问的示例。例如，加速器可响应于芯片选择信号cs_n的逻辑状态的改变而不立即执行用于向主机提供对存储器装置的占用的一系列操作，而是可在时间点a与时间点b之间的时段中维持有效的芯片选择信号cs_n的输出，并且将有效的命令/地址信号ca发送到存储器装置。加速器可至少在时间点b与时间点d之间的时段期间执行用于将对存储器装置的占用改变为主机的准备操作。
72.在图7中，示出了加速器在时间点b之后的时段中占用并使用存储器装置的示例。作为一个示例，当如上所述芯片选择信号cs_n的逻辑状态从逻辑低改变为逻辑高时，退出自刷新模式可被检测到，并且芯片选择信号cs_n可在第一时段tcsh_srexit期间维持逻辑高，然后在第二时段tcsl_srexit期间维持逻辑低。甚至在时间点a和时间点b之后，加速器可访问存储器装置，并且作为一个示例，甚至在时间点b之后，加速器可维持输出有效的芯片选择信号cs_n，并且将有效的命令/地址信号ca发送到存储器装置。在图7的示例中，示出了加速器在时间点b与时间点c之间的时段中访问存储器装置的示例。例如，加速器可在时间点b与时间点c之间的时段中提供有效的芯片选择信号cs_n，并且此外，加速器可输出有效的命令/地址信号ca。
73.根据实施例，加速器可响应于各种信号而执行用于改变对存储器装置的占用的一系列操作。例如，在芯片选择信号cs_n改变为逻辑高的时间点之后经过特定时间之后，加速器可停止访问存储器装置，并且执行用于改变对存储器装置的占用的操作。可选地，加速器可响应于第一时段tcsh_srexit已经过去并且芯片选择信号cs_n改变为逻辑低的时间点而停止访问存储器装置，或者响应于接收到nop而停止访问存储器装置。以这种方式，加速器可在时间点b与时间点c之间的时段中提供有效的芯片选择信号cs_n。此外，在图7中示出的实施例中，因为加速器在时间点b与时间点c之间的时段中访问存储器装置，所以加速器可不生成用于与主机对齐的nop。
74.另一方面，在图5至图7中示出的上述实施例中，加速器被示出为在时间点c之后不执行存储器操作，但是实施例不限于此。例如，与在施加最后的nop之后实际施加有效的命令的最小时间时段对应的txs可被设置得足够长。在这种情况下，只要加速器可充分确保用于将对存储器装置的占用改变为主机的后续处理被执行的时间时段，加速器就可在txs时段开始之后的时间点停止访问存储器装置。
75.图8是根据实施例的加速器的操作方法的流程图。在图8中，示出了由加速器控制存储器操作和刷新操作的示例。
76.参照图8，加速器可根据上述实施例监测来自主机的各种命令/地址信号和一个或多个信号，并且作为一个示例，加速器可根据监测结果检测由主机提供的自刷新命令sre
(s31)。此外，在自刷新命令sre根据ddr5规范被施加以指示自刷新模式之后，芯片选择信号cs_n的状态可被改变为特定状态(例如，逻辑低)，并且加速器可检测芯片选择信号cs_n的电平是否已经被改变(s32)。作为监测结果，当芯片选择信号cs_n的电平尚未改变为逻辑低时，加速器可不执行用于占用存储器装置的一系列操作。另一方面，当芯片选择信号cs_n的电平被改变为逻辑低时，加速器可执行用于占用存储器装置的一系列操作。
77.作为一系列操作的一个示例，加速器可控制选择器(mux)并激活时钟信号(s33)，并且此外，加速器可通过提供有效的命令/地址信号和时钟信号来执行包括数据写入操作/读取操作的加速处理(s34)。尽管图8中未示出，但是在由主机指示的自刷新模式下，加速器可通过向存储器装置提供刷新命令(例如，正常刷新模式)和时钟信号来控制对存储器装置的字线的刷新操作，并且因此，存储器装置可基于加速器的控制根据正常刷新方法执行刷新操作。
78.当退出自刷新模式通过芯片选择信号cs_n的电平改变被定义时，加速器可通过周期性地监测或连续地监测由主机提供的芯片选择信号cs_n的电平，来检测芯片选择信号cs_n的电平是否已经改变为逻辑高(s35)。作为检测结果，当芯片选择信号cs_n的电平尚未改变为逻辑高时，加速器可连续地执行加速处理和刷新操作。另一方面，当芯片选择信号cs_n的电平已经被改变为逻辑高时，自刷新模式的时段可被确定为完成，并且因此，加速器可停止用于执行刷新操作的控制操作(s36)。
79.根据实施例，为了增大加速处理的时段，加速处理可在芯片选择信号cs_n的电平已经被改变为逻辑高之后的时段期间被执行。加速器可基于来自主机的各种信号或加速器内的计数操作来确定当前时间点是否对应于加速处理被执行的时段(s37)，并且基于确定结果，加速器可执行用于改变对存储器装置的占用的操作。作为一个示例，在当前时间点对应于加速处理被执行的时段时，由加速器访问存储器装置可被执行，并且当加速处理被执行的时段已经过去时，加速器可控制选择器(mux)并使时钟信号去激活以将对存储器装置的占用改变为主机(s38)。
80.图9是根据另一实施例的加速器的操作方法的流程图。在图9中，示出由加速器执行通过监测命令/地址信号来监测退出自刷新模式的示例。
81.根据上述实施例，主机和加速器可通过使用各种类型的规范与存储器装置通信，并且作为一个示例，自刷新(sr)进入命令和sr退出命令可以以包括ddr4的ddrx规范被定义。加速器可根据上述实施例检测由主机提供的自刷新进入命令(sr进入命令)(s41)，并且可通过响应于自刷新进入命令(sr进入命令)而使用时钟信号的激活和对选择器(mux)的控制操作来占用存储器装置(s42)。此外，加速器可在占用存储器装置的同时控制加速处理和刷新操作(s43)，并且可对由主机提供的命令/地址信号连续地执行监测操作。
82.根据监测结果，可检测自刷新退出命令(sr退出命令)是否已由主机提供(s44)，并且基于检测结果，加速器可执行时钟信号的去激活操作和对选择器(mux)的控制操作，作为用于将对存储器装置的占用改变为主机的一系列操作(s45)。根据上述操作，加速器可释放对存储器装置的占用(s46)，并且对存储器装置的占用可被改变为主机。
83.图10和图11是根据实施例的加速处理结果被反馈到主机的示例的流程图。在图10和图11中，当加速器占用并使用存储器装置时，存储在存储器装置中的数据可被改变，并且当改变后的数据被提供给主机时，主机可确定存储器装置的数据更新状态。
84.参照图10，根据上述实施例，主机可向加速器提供自刷新命令(s51)，并且加速器可通过执行诸如时钟信号的激活和选择器控制的操作来占用存储器装置(s52)。此外，加速器可在加速器占用存储器装置时执行改变存储在存储器装置中的数据的加速处理，并且作为一个示例，加速器可将数据写入存储器装置，或者通过使用从存储器装置读取的数据来执行计算处理，并将计算处理结果存储到存储器装置。如上所述的用于写入数据的请求、用于读取数据的请求以及用于存储计算处理结果的请求可对应于正常请求，并且由加速器发送正常请求和存储器装置响应于正常请求的存储器操作可被执行多次(s53至s56)。
85.根据上述实施例，加速器可从主机接收指示退出自刷新模式的退出信号(s57)，并且加速器可通过使用诸如时钟信号的去激活和选择器控制的操作而将对存储器装置的占用改变为主机(s58)。此后，当主机占用存储器装置时，主机可将用于请求读取改变后的数据的命令/地址信号提供给存储器装置以获得改变后的数据(s59)，并且存储器装置可响应于此而将改变后的数据提供给主机(s60)。
86.在一个实施例中，可在主机与加速器之间确定用于存储已经通过加速器的加速处理改变的数据的位置，并且作为一个示例，可在计算系统的初始化处理中收发关于改变后的数据的存储位置的信息。主机可基于关于存储位置的信息，确定在自刷新模式之后存储器装置的数据的更新状态。
87.参照图11，主机可以以与上述实施例中相同的方式提供自刷新命令(s61)，加速器可执行诸如时钟信号的激活和选择器控制的操作(s62)，加速器可在加速器占用存储器装置时向存储器装置提供正常请求(s63)，并且存储器装置可响应于正常请求而执行存储器操作(s64)。此外，加速器可将通过加速处理改变的数据存储到内部芯片(例如，上述实施例中的计算芯片)(s65)，并且作为一个示例，加速器可将发送到存储器装置的数据存储到计算芯片，或者通过读取存储在存储器装置中的数据(改变后的数据)将改变后的数据存储到计算芯片。
88.此后，根据上述实施例，加速器可从主机接收退出信号(s66)，并且可通过使用诸如时钟信号的去激活和选择器控制的操作而将对存储器装置的占用改变为主机(s67)。此后，主机可在占用存储器装置之后请求读取存储在加速器中的计算芯片中的改变后的数据(s68)，并且加速器可响应于此向主机提供改变后的数据(s69)。
89.图12是示出根据实施例的计算系统200的结构的示图。
90.参照图12，设置在实施例中的计算系统200中的各种组件可被安装在印刷电路板(pcb)210上，并且作为一个示例，计算系统200可包括主机(或cpu 220)、加速器230和存储器装置240。pcb 210可包括用于安装上述各种组件的插槽，并且作为一个示例，pcb 210可包括安装有cpu 220的cpu插槽以及安装有存储器装置240的存储器插槽。例如，在图12中，尽管示出了两个存储器插槽，但是根据上述实施例，存储器装置240可包括多个存储器模块，并且pcb 210可包括更多数量的存储器插槽。
91.存储器装置240可包括存储器模块(诸如，单列直插式存储器模块(simm)和双列直插式存储器模块(dimm))，并且在图12中，示出了dimm被安装在dimm插槽上作为存储器装置240的示例。此外，dimm可包括安装在存储器模块的两侧上的多个dram芯片。
92.根据实施例，加速器230可被安装在一个dimm插槽上，并且在cpu 220与存储器装置240之间通信。作为一个示例，加速器230可被安装在模块板的一侧上，从cpu 220接收命
令/地址信号和数据，将由cpu 220生成的命令/地址信号和数据提供给存储器装置240，或将由加速器230生成的命令/地址信号和数据提供给存储器装置240。此外，根据上述实施例，加速器230可在由cpu 220指示的自刷新模式的时段中占用并使用存储器装置240。
93.图13是计算系统的另一示例的框图。在图13中，示出了包括应用处理器(ap)310和存储器装置320的计算系统300。根据上述实施例，存储器装置320可包括一个或多个存储器芯片(例如，dram芯片)，并且可包括存储器单元阵列321、刷新控制器322和控制逻辑323。
94.应用处理器310可被实现为片上系统(soc)。soc可包括应用了具有特定标准总线规范的协议的系统总线，并且可包括与系统总线相关的各种ip。作为系统总线的标准规范，高级risc机器(arm)有限公司的高级微控制器总线架构(amba)协议可被应用。amba协议的总线类型可包括高级高性能总线(ahb)、高级外围总线(apb)、高级可扩展接口(axi)、axi4、axi一致性扩展(ace)等。此外，其他类型的协议(诸如，sonic公司的unetwork、ibm公司的coreconnect和ocp-ip的开放核协议)也可被应用。此外，作为上述ip的示例，应用处理器310可包括根据上述实施例的cpu 311和加速器312。此外，当应用处理器310包括调制解调器电路时，应用处理器310可被称为modap。
95.另一方面，在一个实施例中，应用处理器310还可包括一个或多个时钟生成器(例如，第一时钟生成器313和第二时钟生成器314)。第一时钟生成器313可基于cpu 311的控制而生成激活的时钟信号ck，第二时钟生成器314可基于加速器312的控制而生成激活的时钟信号ck。cpu 311和加速器312中的每个可生成用于访问存储器装置320的命令/地址信号ca和数据dq。
96.根据上述实施例，cpu 311和加速器312可选择性地占用存储器装置320，并且作为一个示例，cpu 311可生成自刷新进入命令，使得存储器装置320进入自刷新模式。此外，cpu 311可通过在自刷新模式时段期间控制第一时钟生成器313而停止时钟信号ck的生成。
97.加速器312可包括根据上述实施例的选择器(mux)，并且可通过监测来自cpu 311的各种信号来检测进入自刷新模式和退出自刷新模式。选择器mux可基于检测结果将来自cpu 311的命令/地址信号ca和数据dq输出到存储器装置320，或可将来自加速器312的命令/地址信号ca和数据dq输出到存储器装置320。此外，当加速器312占用存储器装置320时，加速器312可通过控制第二时钟生成器314来使时钟信号ck的生成激活。
98.图14是应用了根据实施例的系统的数据中心400的框图。以上参照附图描述的计算系统可被包括在数据中心400的应用服务器和/或存储服务器中。
99.参照图14，数据中心400可包括收集各种类型的数据并提供服务的设施，并且被称为数据存储中心。数据中心400可包括用于操作搜索引擎和数据库的系统，并且可包括由公司(诸如，银行和政府机构)使用的计算系统。数据中心400可包括第一应用服务器50_1至第n应用服务器50_n和第一存储服务器60_1至第m存储服务器60_m。可根据实施例不同地选择第一应用服务器50_1至第n应用服务器50_n的数量和第一存储服务器60_1至第m存储服务器60_m的数量。第一应用服务器50_1至第n应用服务器50_n的数量可与第一存储服务器60_1至第m存储服务器60_m的数量不同。
100.第一应用服务器50_1和第一存储服务器60_1可分别包括第一处理器51_1和61_1中的至少一个以及第一存储器52_1和62_1中的至少一个。第一存储服务器60_1被描述为示例。第一处理器61_1可控制第一存储服务器60_1的所有操作，访问第一存储器62_1，并且执
行加载在第一存储器62_1中的指令和/或数据。第一存储器62_1可以是双倍数据速率同步dram(ddr sdram)、高带宽存储器(hbm)、混合存储器立方体(hmc)、dimm、傲腾dimm和/或非易失性dimm(nvm dimm)。在一些实施例中，可不同地选择包括在第一存储服务器60_1中的第一处理器61_1和第一存储器62_1的数量。在一个实施例中，第一处理器61_1和第一存储器62_1可提供处理器-存储器对(processor-memory pair)。在一个实施例中，第一处理器61_1的数量可与第一存储器62_1的数量不同。第一处理器61_1可包括单核处理器或多核处理器。第一存储服务器60_1的上述描述可类似地应用于第一应用服务器50_1。在一些实施例中，第一应用服务器50_1可不包括第一存储装置55_1。第一存储服务器60_1可包括至少一个第一存储装置65_1。可根据实施例不同地选择包括在第一存储服务器60_1中的第一存储装置65_1的数量。
101.尽管在图14中在每个应用服务器和每个存储服务器中示出了一个处理器，但是根据上述实施例，存储器可被至少两个处理器共享。例如，在第一应用服务器50_1中，第一处理器51_1可包括包含cpu和加速器的多个处理器，并且第一存储器52_1可被cpu和加速器共享。换句话说，上述实施例中的计算系统可被应用于图14中示出的应用服务器和存储服务器，并且cpu或加速器可根据操作模式(例如，自刷新模式)选择性地占用存储器。
102.第一应用服务器50_1至第n应用服务器50_n可经由网络70与第一存储服务器60_1至第m存储服务器60_m通信。网络70可通过使用光纤通道(fc)或以太网来实现。在这种情况下，fc可包括用于相对高速数据传输的介质，并且可使用具有高性能和高可用性的光开关。根据网络70的访问方法，第一存储服务器60_1至第m存储服务器60_m可被设置为文件存储装置、块存储装置或对象存储装置。
103.在一个实施例中，网络70可包括存储专用网络(诸如，存储区域网络(san))。例如，san可包括fc-san，fc-san使用fc网络并且根据fc协议(fcp)来实现。作为另一示例，san可包括互联网协议(ip)-san，互联网协议(ip)-san使用传输控制协议(tcp)/ip网络并且根据通过tcp/ip的小型计算机系统接口(scsi)或互联网scsi(iscsi)协议来实现。在另一实施例中，网络70可包括通用网络(诸如，tcp/ip网络)。例如，网络70可根据诸如通过以太网的fc(fcoe)、网络附接存储(nas)和通过网络的nvme(nvme-of)的协议来实现。
104.在下文中，主要描述第一应用服务器50_1和第一存储服务器60_1。第一应用服务器50_1的描述可被应用于其他的第二应用服务器50_2至第n应用服务器50_n，并且第一存储服务器60_1的描述可被应用于其他的第二存储服务器60_2至第m存储服务器60_m。
105.第一应用服务器50_1可存储由用户或客户端请求的将经由网络70被存储在第一存储服务器60_1至第m存储服务器60_m中的一个中的数据。此外，第一应用服务器50_1可获得由用户或客户端请求的将经由网络70从第一存储服务器60_1至第m存储服务器60_m中的一个读取的数据。例如，第一应用服务器50_1可被实现为网络服务器或数据库管理系统(dbms)。
106.第一应用服务器50_1可经由网络70访问包括在其他的第二应用服务器50_2至第n应用服务器50_n中的第二存储器52_2至第n存储器52_n或第二存储装置55_2至第n存储装置55_n。第一应用服务器50_1可经由网络70访问包括在第一存储服务器60_1至第m存储服务器60_m中的第一存储器62_1至第m存储器62_m或第一存储装置65_1至第m存储装置65_m。因此，第一应用服务器50_1可对存储在第一应用服务器50_1至第n应用服务器50_n和/或第
一存储服务器60_1至第m存储服务器60_m中的数据执行各种操作。例如，第一应用服务器50_1可执行用于在第一应用服务器50_1至第n应用服务器50_n和/或第一存储服务器60_1至第m存储服务器60_m之间发送或复制数据的指令。在这种情况下，可将数据从第一存储服务器60_1至第m存储服务器60_m的第一存储装置65_1至第m存储装置65_m直接发送到第一应用服务器50_1至第n应用服务器50_n的第一存储器52_1至第n存储器52_n，或经由第一存储服务器60_1至第m存储服务器60_m的第一存储器62_1至第m存储器62_m发送到第一应用服务器50_1至第n应用服务器50_n的第一存储器52_1至第n存储器52_n。为了安全或隐私，可对经由网络70发送的数据进行加密。第一应用服务器50_1还可包括第一开关53_1和第一nic 54_1。第一开关53_1可经由第一处理器51_1的控制选择性地将第一处理器51_1连接到第一存储装置55_1或者选择性地将第一nic 54_1连接到第一存储装置55_1。
107.第一存储服务器60_1被描述为示例。接口(i/f)可提供第一处理器61_1与控制器(ctrl)之间的物理连接、以及第一网络接口卡(nic)64_1与控制器ctrl之间的物理连接。例如，接口可通过使用第一存储装置65_1直接连接到专用电缆的直接附接存储(das)方案来实现。例如，接口可通过使用各种接口方案(诸如，高级技术附件(ata)、串行ata(sata)、外部sata(e-sata)、scsi、串行附接scsi(sas)、外围组件互连(pci)、pci快速(pcie)、nvm快速(nvme)、ieee 1394、通用串行总线(usb)接口、安全数字(sd)卡、多媒体卡(mmc)接口、嵌入式mmc(emmc)接口、通用闪存(ufs)接口、嵌入式ufs接口和/或紧凑型闪存(cf)卡接口)来实现。
108.第一存储服务器60_1还可包括第一开关63_1和第一nic 64_1。第一开关63_1可经由第一处理器61_1的控制选择性地将第一处理器61_1连接到第一存储装置65_1或者选择性地将第一nic 64_1连接到第一存储装置65_1。
109.在一个实施例中，第一nic 64_1可包括网络接口卡和网络适配器。第一nic 64_1可经由有线接口、无线接口、蓝牙接口或光学接口连接到网络70。第一nic 64_1可包括内部存储器、数字信号处理器(dsp)和主机总线接口，并且可经由主机总线接口连接到第一处理器61_1和/或第一开关63_1。主机总线接口可被实现为接口的上述示例之一。在一个实施例中，第一nic 64_1可与第一处理器61_1、第一开关63_1和第一存储装置65_1中的至少一个集成。
110.在第一存储服务器60_1至第m存储服务器60_m或第一应用服务器50_1至第n应用服务器50_n中，处理器可将用于编程或读取数据的命令发送到第一存储装置55_1至第n存储装置55_n和第一存储装置65_1至第m存储装置65_m，或发送到第一存储器52_1至第n存储器52_n和第一存储器62_1至第m存储器62_m。在这种情况下，数据可包括由纠错码(ecc)引擎校正其错误的数据。数据可包括被执行数据总线反转(dbi)操作或数据掩蔽(dm)操作的数据，并且可包括循环冗余码(crc)信息。为了安全或隐私，可对数据进行加密。
111.第一存储装置55_1至第n存储装置55_n和第一存储装置65_1至第m存储装置65_m可响应于从处理器接收的读取命令，将控制信号和命令/地址信号发送到nvm(例如，nand闪存装置)。因此，当数据被nand闪存装置读取时，读取使能(re)信号可被输入为数据输出控制信号，并且因此，数据可被输出到数据总线。可通过使用re信号来生成数据选通信号dqs。命令和地址信号可根据写入使能(we)信号的上升沿或下降沿而被锁存在页缓冲器(buf)中。
112.控制器ctrl可控制第一存储装置65_1的所有操作。在一个实施例中，控制器可包括静态随机存取存储器(sram)。控制器可响应于写入命令将数据写入nand闪存装置，或者响应于读取命令从nand闪存装置读取数据。例如，可由第一存储服务器60_1至第m存储服务器60_m的第一处理器61_1至第m处理器61_m或第一应用服务器50_1至第n应用服务器50_n的第一处理器51_1至第n处理器51_n提供写入命令和/或读取命令。dram(未示出)可临时存储(或缓冲)将被写入nand闪存装置的数据或从nand闪存装置读取的数据。此外，dram可存储元数据。在这种情况下，元数据可以是用户数据或由控制器生成以管理nand闪存装置的数据。第一存储装置65_1至第m存储装置65_m可包括用于安全或隐私的安全元件(se)。
113.根据示例实施例，由附图中的块表示的组件、元件、模块和单元(在本段中统称为“组件”)中的至少一个可被实现为执行以上描述的各个功能的各种数量的硬件、软件和/或固件结构。根据示例实施例，这些组件中的至少一个可使用可通过一个或多个微处理器或其他控制设备的控制来执行相应的功能的直接电路结构(诸如，存储器、处理器、逻辑电路、查找表等)。此外，这些组件中的至少一个可具体地由包含用于执行指定的逻辑功能的一个或多个可执行指令并且由一个或多个微处理器或其他控制设备来执行的模块、程序或代码的一部分来实现。此外，这些组件中的至少一个可包括处理器(诸如，执行相应的功能的中央处理器(cpu))、微处理器等，或者可由处理器(诸如，执行相应的功能的中央处理器(cpu))、微处理器等来实现。这些组件中的两个或更多个可被组合成执行组合的两个或更多个组件的所有操作或功能的一个单个组件。此外，这些组件中的至少一个的至少部分功能可由这些组件中的另一个来执行。以上示例性实施例的功能性方面可以以在一个或多个处理器上执行的算法来实现。此外，由块或处理步骤表示的组件可采用用于电子配置、信号处理和/或控制、数据处理等的任何数量的现有技术。
114.虽然已经参照发明构思的示例实施例描述了发明构思，但是将理解，在不脱离所附权利要求及其等同物的精神和范围的情况下，可在其中进行形式和细节上的各种改变。