制造具有混合堆叠的3D源极漏极以实现最优3D逻辑布局的方法与流程

制造具有混合堆叠的3d源极漏极以实现最优3d逻辑布局的方法
1.相关申请的交叉引用
2.本技术要求于2019年11月13日提交的美国临时专利申请号62/934,702和2020年4月10日提交的美国非临时专利申请号16/845,868的提交日期的优先权和权益，这些申请通过援引以其全部内容并入本文。


背景技术：
技术领域
3.本披露内容涉及集成电路以及3d微电子器件的制作。


技术实现要素：

4.本披露内容的各方面提供了用于不同3d晶体管堆叠体中的多个源极/漏极区的3d制作的方法。也就是说，可以同时制作多个平面。制作方法在本文中被描述为允许制造任何3d源极/漏极序列以针对给定3d逻辑电路或设计来定制逻辑布局。
5.第一实施例描述了一种方法：在衬底上形成多个纳米沟道堆叠体，每个纳米沟道堆叠体包括与该衬底的表面平面平行且沿着与该衬底的该表面平面垂直的第二平面对准的多个纳米沟道，其中，堆叠体的每个纳米沟道与该堆叠体的每个其他纳米沟道间隔开，其中，每个纳米沟道具有相反端，其中，该多个纳米沟道堆叠体由填充材料覆盖；从至少一个第一纳米沟道堆叠体去除该填充材料，同时至少一个第二纳米沟道堆叠体保持被该填充材料覆盖；通过外延生长工艺包括第一掺杂剂或第二掺杂剂在该至少一个第一纳米沟道堆叠体的相反端形成第一源极/漏极区；通过第一选择性沉积工艺在这些第一源极/漏极区上沉积保护膜，该第一选择性沉积工艺在这些第一源极/漏极区上沉积该保护膜而不在其他表面上沉积该保护膜；按自上而下的方向从该至少一个第二纳米沟道堆叠体的相反端的第一部分去除该填充材料，同时位于该第一部分下方的一个或多个纳米沟道保持被覆盖；通过该外延生长工艺包括第一掺杂剂或第二掺杂剂在该第一部分上形成第二源极/漏极区；通过第二选择性沉积工艺在这些第二源极/漏极区上沉积该保护膜，该第二选择性沉积工艺在这些第一源极/漏极区上沉积该保护膜而不在其他表面上沉积该保护膜；按该自上而下的方向从该第二纳米沟道堆叠体的相反端的第二部分去除该填充材料，使得露出至少一个附加纳米沟道的相反端；通过该外延生长工艺包括该第一掺杂剂或该第二掺杂剂在该第二部分上形成第三源极/漏极区；以及去除该保护膜。
6.第二实施例描述了一种制作3d堆叠式反相器的方法，该方法包括：在衬底上形成多个纳米沟道堆叠体，每个纳米沟道堆叠体包括与该衬底的表面平面平行且沿着与该衬底的该表面平面垂直的第二平面对准的多个纳米沟道，其中，每个纳米沟道与每个其他纳米沟道间隔开，其中，每个纳米沟道具有相反端，其中，该多个纳米沟道堆叠体由填充材料覆盖；从第一纳米沟道堆叠体去除该填充材料，同时第二纳米沟道堆叠体保持被该填充材料
覆盖；通过第一外延生长工艺和第一掺杂剂在该第一纳米沟道堆叠体的纳米沟道端形成第一源极/漏极区；通过选择性沉积工艺在这些第一源极/漏极区上沉积保护膜，该选择性沉积工艺在这些第一源极/漏极区上进行沉积而不在其他表面上沉积该保护膜；从该第二纳米沟道堆叠体去除该填充材料；通过第二外延生长工艺和第二掺杂剂在该第二纳米沟道堆叠体的相反端形成第二源极/漏极区；以及去除该保护膜。
7.第三实施例描述了一种制作3d堆叠式半导体器件的方法，该方法包括：在衬底上形成多个纳米沟道堆叠体，每个纳米沟道堆叠体包括与该衬底的表面平面平行且沿着与该衬底的该表面平面垂直的第二平面对准的多个纳米沟道，其中，每个纳米沟道与每个其他纳米沟道间隔开，其中，每个纳米沟道具有相反端，其中，该多个纳米沟道堆叠体由填充材料覆盖。该第三实施例的方法进一步包括：按自上而下的方向从第一纳米沟道堆叠体的第一部分的相反端去除该填充材料，同时位于该第一部分下方的这些纳米沟道的相反端保持被该填充材料覆盖；通过外延生长在该第一部分的相反端形成第一源极/漏极区，同时用第一掺杂剂或第二掺杂剂掺杂这些第一源极/漏极区；通过第一选择性沉积工艺在这些第一源极/漏极区上沉积保护膜，该第一选择性沉积工艺在这些第一源极/漏极区上沉积该保护膜而不在其他表面上沉积该保护膜。按该自上而下的方向从该第一纳米沟道堆叠体的相反端的第二部分去除该填充材料，同时位于该第二部分下方的纳米沟道的相反端保持被覆盖；通过外延生长在该第一纳米沟道堆叠体的该第二部分的相反端形成第二源极/漏极区，同时用该第一掺杂剂或该第二掺杂剂掺杂这些第二源极/漏极区；通过第二选择性沉积工艺在这些第二源极/漏极区上沉积该保护膜，该第二选择性沉积工艺在这些第二源极/漏极区上沉积该保护膜而不在其他表面上沉积该保护膜。按该自上而下的方向从该第一纳米沟道堆叠体的第三部分去除该填充材料，从而露出一个或多个第三纳米沟道的相反端；通过外延生长在该第一纳米沟道堆叠体的该第三部分的露出的纳米沟道端形成第三源极/漏极区，同时用该第一掺杂剂或该第二掺杂剂掺杂这些第三源极/漏极区；以及从该第一纳米沟道堆叠体的所有源极/漏极区去除该保护膜。
8.注意，本发明内容部分并未指明本披露内容或要求保护的发明的每个实施例和/或递增的新颖方面。而是，本发明内容仅提供了对不同实施例以及胜过常规技术的新颖性对应点的初步讨论。对于本发明和实施例的附加细节和/或可能的观点而言，读者应查阅如下文进一步讨论的本披露内容的具体实施方式部分和对应附图。
9.上文对说明性实施例的一般描述及其下文详细描述仅是本披露内容的传授内容的示例性方面，而不是限制性的。
附图说明
10.通过参考以下在结合附图考虑时的具体实施方式，由于本发明变得更好理解而将容易获得对本发明及其许多附带优点的更完整的理解，在附图中：
11.图1a描绘了sram单元的电路图。
12.图1b展示了在衬底上的多个3d堆叠体。
13.图1c展示了垂直堆叠式3d单元。
14.图1d展示了用于形成3d堆叠式电路的加工单元。
15.图2示出了从左侧堆叠体去除填充材料。
16.图3示出了在左侧堆叠体上形成掺杂的s/d区。
17.图4展示了在左侧堆叠体上选择性沉积保护膜。
18.图5示出了从右侧堆叠体的第一纳米沟道的端去除填充材料以及在这些端形成s/d。
19.图6示出了保护膜覆盖在图5的右侧堆叠体的第一纳米沟道的端形成的s/d区。
20.图7示出了从右侧堆叠体的其余纳米沟道的端去除填充材料。
21.图8示出了在右侧堆叠体的其余纳米沟道的端形成掺杂的s/d区。
22.图9示出了去除所有保护膜后的垂直堆叠式3d单元。
23.图10a描绘了双sram单元的电路图。
24.图10b展示了由填充材料分隔开的3d sram单元的双堆叠体。
25.图11展示了去除填充材料后的图10b的左侧堆叠体。
26.图12示出了在图10b的左侧堆叠体的纳米沟道的端形成掺杂的s/d区。
27.图13示出了保护膜覆盖在图11的左侧堆叠体上形成的n s/d区。
28.图14示出了从图10b的右侧堆叠体上的第一纳米沟道的相反端去除填充材料。
29.图15示出了保护膜覆盖在图14的露出的相反端形成的n s/d区。
30.图16示出了从位于图15的第一纳米沟道正下方的两个纳米沟道的相反端去除填充材料。
31.图17示出了保护膜覆盖在图16的露出的相反端形成的n s/d区。
32.图18示出了从位于图17的两个纳米沟道正下方的纳米沟道的相反端去除填充材料。
33.图19示出了保护膜覆盖在图18的纳米沟道的露出的相反端形成的n s/d区。
34.图20示出了从位于图19的纳米沟道正下方的两个纳米沟道的相反端去除填充材料。
35.图21示出了在图20的两个纳米沟道的相反端形成p s/d，其中从3d sram单元的双堆叠体去除了所有保护膜。
36.图22a描绘了3d堆叠式六层级反相器的电路图。
37.图22b展示了在s/d形成之前用填充材料覆盖的多个nmos和pmos纳米沟道的3d垂直堆叠。
38.图23示出了从nmos纳米沟道的相反端去除填充材料。
39.图24示出了保护膜覆盖在图23的nmos纳米沟道的露出的相反端形成的n s/d区。
40.图25示出了从pmos纳米沟道的相反端去除填充材料。
41.图26示出了在图25的右侧3d反相器单元堆叠体的露出的端形成p s/d。
42.图27示出了去除所有保护膜后的3d堆叠式六层级反相器单元。
具体实施方式
43.在附图中，相似的附图标记在所有这几个视图中指代相同或对应的部分。进一步地，如本文所使用的，除非另有说明，否则词语“一个(a/an)”等通常带有“一个或多个”的含义。除非另有规定或展示示意性结构或流程图，否则附图通常不按比例绘制。
44.此外，术语“大约”、“近似”、“约”和类似术语通常是指包括在20％、10％或优选5％
的裕度内的认定值的范围以及介于这些范围之间的任何值。
45.进一步地，为了便于描述，在本文中可以使用比如“下方”、“下面”、“下部”、“上方”、“上部”、“顶部”等空间相关的术语来描述如附图中所展示的一个元素或特征与一个或多个其他元素或特征的关系。除了在附图中所描绘的取向之外，空间相关的术语还旨在涵盖装置在使用或操作中的不同取向。可以以其他方式定向该装置(旋转90度或处于其他取向)，并且相应地可以以类似的方式解释本文使用的空间相关的描述符。
46.在整个本说明书中对“一个实施例”或“实施例”的提及意味着与实施例相结合描述的特定特征、结构、材料或特性包括在至少一个实施例中，但是不表示它们存在于每个实施例中。因此，在整个本说明书中各处出现的短语“在一个实施例中”不一定指代同一个实施例。此外，在一个或多个实施例中，可以以任何合适的方式来组合特定特征、结构、材料或特性。
47.在半导体生产领域，二维晶体管密度微缩的接触栅极节距由于制造的易变性和静电器件的限制而达到其微缩极限。比如垂直沟道全环绕栅极晶体管等新晶体管设计能够克服一些接触栅极节距微缩极限，然而，电阻、电容和可靠性问题限制了线节距微缩，从而限制了晶体管可以被布线连接到电路中的密度。
48.3d集成是克服临界尺寸微缩中不可避免的饱和的一种选择。3d集成(即，多个器件的垂直堆叠)可以通过在体积而非面积上增大晶体管密度来克服这些微缩限制。随着3d nand的采用，闪存存储器行业已成功地论证并实施了垂直堆叠。例如在cpu或gpu产品中使用的主流cmos vlsi微缩正在探讨3d集成作为推动半导体蓝图向前发展的主要手段，并且因此需要支持技术。
49.在制造半导体器件期间(尤其是在微观尺度上)，执行各种制作工艺，比如成膜沉积、刻蚀掩模创建、图案化、材料刻蚀和去除以及掺杂处理。重复执行这些工艺以在衬底上形成期望的半导体器件元件。从历史上看，已经利用微制作在一个平面上创建晶体管，并在有源器件平面上方形成布线/金属化层，并且因此，这些晶体管被表征为二维(2d)电路或2d制造。
50.finfet(鳍式场效应晶体管)是非平面晶体管或“2d”晶体管的示例。finfet是传统金属氧化物半导体场效应晶体管(mosfet)的变体，其特点是在衬底的顶部上存在薄硅“鳍片”反型沟道，从而允许栅极形成两个接触点：鳍片的左侧和右侧。鳍片的厚度(在从源极到漏极的方向上测量)决定了器件的有效沟道长度。环绕式栅极结构提供了对沟道的更好的电气控制，从而减少了漏电流并克服了其他短沟道效应。
51.全环绕栅极(gaafet)是非平面3d晶体管，其在概念上类似于finfet，除了栅极材料在所有侧都包围沟道区之外。根据设计，全环绕栅极fet可以具有两个或更多个有效栅极。全环绕栅极fet可以利用硅纳米线堆叠体，其中，栅极完全包围该堆叠体。
52.全环绕栅极组件与mosfet相似，其中，栅极夹在源极与漏极之间，并且具有类似于finfet的鳍片。全环绕栅极fet可以包含三条或更多条纳米线。形成沟道的纳米线是悬置的，并且从源极延伸到漏极。
53.虽然微缩工作已经极大地增加了2d电路中每单位面积的晶体管数量，但是随着微缩进入个位数纳米级半导体器件制作节点，微缩工作也将面临更大的挑战。半导体器件制作的进步需要晶体管堆叠在彼此顶部之上的三维(3d)半导体电路。
54.3d集成(即，多个器件的垂直堆叠)旨在通过在体积而非面积上增大晶体管密度来克服平面器件中所经历的微缩限制。虽然随着3dnand的采用，闪存存储器行业已成功地论证并实施了器件堆叠，但是将器件堆叠应用于随机逻辑设计要困难得多。
55.逻辑器件通常需要反相器，即，pmos(p型金属氧化物半导体)与nmos(n型金属氧化物半导体)相邻。因此，能够在不同纳米平面上放置不同源极/漏极(s/d)区是有利的。
56.源极/漏极(s/d)区的形成是通过在垂直堆叠体中的纳米沟道的端的外延生长来执行的。外延是指一种晶体生长或材料沉积，其中以相对于晶体衬底的明确取向形成新的晶体层。通常使用气相外延(vpe)(这是化学气相沉积的改进)来生长外延硅。可以在沉积期间通过向源气体添加杂质(比如砷化氢、磷化氢或乙硼烷)来对外延层进行掺杂。气相中的杂质浓度决定了其在所沉积膜中的浓度。
57.本披露内容的各方面描述了具有反相器平面的3d逻辑器件，比如sram(静态随机存取存储器)单元。示出了具有详细工艺和单元的截面的三个示例。
58.示例1是垂直堆叠的3d sram单元。
59.示例2是由两个垂直堆叠的完成的sram单元组成的3d堆叠体。
60.示例3是六层级高的3d反相器堆叠体。
61.示例1的sram单元需要两个反相器平面和一个nmos平面。在图1a中示出了六晶体管cmos sram单元的电路图。该sram单元包括晶体管m1至m6。图1b至图9示出了用于构建cmos sram单元的工艺流程。
62.图1a是具有两个反相器(m1与m2串联并且m3与m4串联)和两个传输晶体管(m5和m6)的sram单元的电路图，这两个反相器和这两个传输晶体管构成该sram单元。wl是指“字线”，并且bl是指“位线”。表示大小与bl相同但极性相反的位线。注意，传输晶体管m5和m6的栅极连接到字线wl，并且m1和m2的栅极是串联的且连接到位线bl。m2的栅极将来自位线bl的信号反相(当m6使来自wl的信号通过时)，因此m1是接通的或m2是接通的，这取决于bl上的信号的极性。类似地，m3和m4的栅极是串联的且连接到位线m4的栅极将来自位线bl的信号反相(当m5使来自wl的信号通过时)，因此m3是接通的或m4是接通的，这取决于上的信号的极性。vdd和接地将通过sram单元内的埋式电源轨(bpr)连接到该单元。注意，m2和m4是pmos器件并且m1、m3、m5和m6是nmos器件。然而，这种配置可以颠倒，使得m2和m4是nmos器件并且m1、m3、m5和m6是pmos器件。
63.本文中提供的方法的益处是以不同nmos和pmos配置的混合3d堆叠体的形式提供逻辑元件以用于3d布局，从而允许s/d堆叠的组合制造所设计的逻辑元件。其他逻辑元件可以在3d布局中使用不同nmos和pmos配置的混合3d堆叠体，从而允许s/d堆叠的组合根据需要连接以制造期望的逻辑元件。本披露内容的各方面描述了用于s/d形成的双堆叠体sram单元。
64.本披露内容的各方面包括堆叠相对大量的s/d以制造有效的3d结构。这是通过更好地控制热预算来实现的，因为执行更少的外延步骤来制造s/d区。本披露内容的各方面描述了具有s/d区的有效布局和加工的双堆叠式3d sram单元。
65.纳米沟道是指纳米片或纳米线。这些是作为场效应晶体管(fet)的一部分的半导体沟道，该场效应晶体管是全环绕栅极(gaa)器件，其中栅极材料形成或将形成在沟道的截
面周围。沟道可以是圆形的、方形的、矩形的或其他形状。可以通过外延生长形成纳米沟道。例如，在第一衬底的顶侧表面上形成第一外延堆叠体。例如，可以在cfet(互补fet)工艺流程之后进行后纳米堆叠体外延生长。在一个示例实施例中，形成多达约12个或更多个交替硅锗(sige)和硅单平面堆叠体。注意，可以形成少于12个层。接下来，可以使用刻蚀掩模将这些外延堆叠体切割成鳍片结构。可以可选地去除sige材料且用电介质替换。可以在形成源极/漏极之前或之后完成沟道材料的掺杂。结果是可以在衬底上形成gaa沟道的垂直堆叠体，如图1b中所示出的。尽管附图仅示出了两个堆叠体，但可以存在通过本披露内容的工艺形成的多个堆叠体。例如，可以存在在第一组堆叠体后面延伸和/或在其右侧和/或左侧延伸的第二组堆叠体，如图1b中所示出的。图1c、图1d至图27为了清晰而展示了两个相邻堆叠体的加工，且不应被解释为限制可以在衬底上形成且通过本披露内容的方法加工的堆叠体的数量。
66.现在参考图1c、图1d至图9，截面衬底段展示了形成垂直堆叠式3d sram单元的工艺流程。图1c示出了具有连接到s/d区的堆叠式纳米沟道的sram单元的截面，这些堆叠式纳米沟道和s/d区形成图1a的晶体管m1至m6。在第一工艺步骤中，形成纳米沟道(m1至m6)，然后进行氧化物沉积和抛光。图1c的纳米沟道(m1至m6)表示图1a的晶体管(m1至m6)的沟道。在纳米沟道的两端是源极区或漏极区。在图1c中，113是堆叠体110中将形成未来n 源极区或漏极区的区域。相应地，112是堆叠体120中将形成未来p s/d区的区域。
67.在图1c中，每个沟道可以具有不同的材料成分和掺杂，或者可以具有统一的材料。沟道可以具有形成在其上的栅极保护材料117，以用于随后替换为完全包围每个纳米沟道的功能栅极。在非限制性示例中，该栅极保护材料可以是高k电介质。在非限制性示例中，该高k电介质可以选自由以下各项组成的组：氧化铪硅(hfsio)、氧化铪(hfo2)、氧化铪铬(hfcro)、氧化铝(al2o3)、氧化锆(zro2)、氧化镧(la2o3)、氧化钛(tio2)、氧化钇(y2o3)、钛酸锶(srtio3)、氧化钪(iii)sc2o3、氧化镧la2o3、氧化镥lu2o3、氧化铌(v)nb2o5、五氧化二钽ta2o5或其组合。纳米沟道堆叠体之间的空间可以填充有氧化物118填充材料或其他电介质。在非限制性示例中，该填充材料可以是sio、sio2、氮化硅、氮氧化物或其他电介质。这些其他电介质可以是低或高k电介质，其中k在1.5至3.0的范围内。一些示例是：氧化物的衍生物，比如氟(f)掺杂氧化物、碳(c)掺杂氧化物、铪(h)掺杂氧化物；或气相沉积的有机材料，比如聚酰亚胺；或超多孔氧化物，比如硅酸铪(hfsio4)、硅酸锆(zrsio4)和硅酸钡(batio3)。
68.另外地，纳米沟道端可以指定未来n s/d区113或未来p s/d区112。可以通过硅的外延生长形成n s/d区。内间隔物119将每个相应的纳米沟道与相邻的纳米沟道(也就是说，m1与m3、m3与m5、m2与m4、和m4与m6)分隔开。
69.下面列出了图1c、图2至图27的元件。这些附图标记被认定为：
70.112表示未来p s/d区，
71.113表示另外的n s/d区，
72.114表示p 外延s/d区，
73.115表示n 外延s/d区，
74.116表示s/d保护性沉积物，其可以是高k材料，
75.117表示栅极区保护性沉积物，
76.118表示氧化物填料，
77.119表示将纳米沟道分隔开的内间隔物，并且
78.122表示光刻胶刻蚀掩模。
79.图1d展示了形成本披露内容的电路所需的加工阶段。已在由工件107固持的衬底108上形成多个堆叠体100。工件107平移经过不同加工单元(101至105)，或替代性地，这些加工单元在该工件上移动。填充物去除单元被配置为从这些堆叠体去除氧化物。外延生长单元102被配置为在暴露的纳米沟道端生长源极/漏极(s/d)区。选择性沉积单元103被配置为在完成的s/d区上沉积保护膜，以保护它们免受进一步加工步骤的影响。保护膜去除单元104被配置为从堆叠体去除保护膜。完成单元105表示在堆叠体上形成金属化层的一系列阶段。控制系统(未示出)操作工件107的移动以及对加工单元的致动和控制。
80.在图2中，已经通过定向刻蚀去除了覆盖左侧堆叠体110的氧化物118，同时光刻胶刻蚀掩模122覆盖右侧堆叠体120。该定向刻蚀露出了沟道m1、m3和m5的未来n s/d区113。
81.在图3中，已经去除了光刻胶刻蚀掩模122并且氧化物118仍覆盖堆叠体120的侧面。氧化物118是一种氮化物。在这之后在左侧堆叠体110上在每个s/d区115中进行n 外延生长。
82.外延生长是指一种晶体生长或材料沉积，其中以相对于晶体衬底的明确取向形成新的晶体层。n 表示硅掺杂有高浓度的比如磷、砷或锑等掺杂剂。p 表示硅掺杂有高浓度的比如硼原子等掺杂剂。硼、砷、磷、偶尔还有镓被用来掺杂硅。硼是硅集成电路生产中的首选p型掺杂剂，因为它的扩散速率使得可以容易地控制结深度。磷通常用于硅晶圆的体掺杂，而砷用于扩散结，因为其扩散速度比磷慢且因此更可控。高浓度可能是“退化(degenerate)”，或在室温下大于10
18
个原子/cm3，从而导致材料像金属一样起作用。硅半导体的掺杂浓度可以在从10
13
/cm3至10
18
/cm3的任何范围内。退化掺杂硅含有的杂质与硅的比例为大约千分之几。通过使用气相外延(vpe)(这是化学气相沉积的改进)来执行s/d区的n 或p 外延生长。在沉积期间，通过向源气体添加杂质(比如砷化氢、磷化氢或乙硼烷)来对外延层进行掺杂，这取决于正在形成n s/d区还是p s/d区。
83.如图4中所示出的，然后用保护膜116选择性地覆盖新生长的n s/d区114。例如，执行选择性高k沉积以覆盖住左侧堆叠体110上的n 区。替代性地，可以执行低温氧化物生长以保护露出的s/d区。高k层116可以选自包括以下各项的组：hfo2、al2o3、y2o3、zro2、hfzro4、tio2、sc2o3、la2o3、lu2o3、nb2o5、ta2o5。
84.接下来，按自上而下的方向露出第二纳米沟道堆叠体120的一部分，同时位于该部分下方的一个或多个纳米沟道保持被覆盖。露出的这部分可以展现一个或多个纳米沟道的端。在图5中的示例中，露出沟道m6，同时沟道m4和m2保持被覆盖。然后针对沟道m6生长n 外延s/d区115。在这之后可以在右侧堆叠体120的n s/d区上选择性地沉积保护膜116，比如高k膜，如图6中所示出的。
85.在图7中，通过反应离子刻蚀去除覆盖右侧的垂直堆叠体120的端的其余氧化物，从而露出未来p s/d区112。然后在右侧的堆叠体120上生长p 外延s/d区114，如图8中所示出的。这些是要由s/d区形成的最后的东西，因此不需要在这些p s/d区上沉积保护膜。图9示出了从所有s/d区去除保护膜，其中两个堆叠体均已完成并且每个堆叠体具有不同的s/d形成。
86.在一方面，完成这些堆叠体包括：沉积栅极结构的各种层，包括栅极电介质层和导
电层；以及对各种层进行图案化以形成栅极结构。替换金属栅极工艺(rmg)首先形成临时(或虚设)栅极结构且然后用完成的栅极结构替换临时栅极结构。
87.工艺流程侧重于替换金属栅极(rmg)步骤，以形成栅极氧化物和功函数金属。用于完成sram器件的附加步骤可以包括形成局部互连，然后进行附加的金属化(未示出)。完成过程继续进行已确立的工艺，以完成tin、tan、tial沉积、替换金属栅极p型功函数金属(rmg pwfm)去除、rmg结束、栅极切割(cmg)以及形成m0和m1双镶嵌金属层水平和垂直连接，其中m0是指堆叠体的下部金属层并且m1是指堆叠体的上部金属层。垂直通孔可以用于将布线连接到m0和m1层，如本领域中已知的。
88.取决于器件的类型(pfet或nfet)，功函数金属层可以是p型或n型功函数层。p型功函数层包括选自但不限于以下各项的组的金属：氮化钛(tin)、氮化钽(tan)、钌(ru)、钼(mo)、钨(w)、铂(pt)或其组合。n型功函数层包括选自但不限于以下各项的组的金属：钛(ti)、铝(al)、碳化钽(tac)、碳氮化钽(tacn)、氮化钽硅(tasin)、氮化钛硅(tisin)或其组合。金属填充层可以包括铝(al)、钨(w)、钴(co)和/或其他合适的材料。
89.在双镶嵌工艺中，该结构经历扩散势垒刻蚀步骤，在该扩散势垒刻蚀步骤之后沉积通孔电介质。刻蚀步骤然后形成间隙，在该间隙中形成线路和通孔。
90.使用物理气相沉积(pvd)来沉积钽(ta)和氮化钽(tan)材料的薄势垒层。ta用于形成衬里，并且tan用于结构中的势垒。经由物理气相沉积(pvd)用铜晶种势垒涂布该势垒层。并且最终，用铜来电镀该结构并使用化学机械抛光(cmp)对其进行平面抛光。
91.在图10a、图10b、图11至图21中示出了具有不同s/d组合的六层堆叠体的示例2，用于与12个晶体管的双sram 3d堆叠体和反相器的6晶体管平面一起使用。图10a示出了将被制作在单个堆叠式器件中的两个sram电路(1010、1020)。类似于图1c，图10b示出了具有在衬底上形成的垂直纳米沟道堆叠体的双sram堆叠体。氧化物118填充纳米沟道堆叠体之间的空间。注意，左侧的堆叠体具有所有未来n s/d区113，而右侧的堆叠体既具有n s/d未来区115又具有p s/d未来区114。在第一工艺步骤中，形成纳米沟道(m1至m6)，然后进行氧化物沉积和抛光。图10b的纳米沟道(m1至m6)表示图10a的每个sram器件的晶体管(m1至m6)的沟道(参见第一sram(a)和第二sram(b)各自具有晶体管m1至m6)。在纳米沟道的两端是源极区或漏极区。在图10b中，113是堆叠体110中将形成未来n 源极区或漏极区的区域。相应地，112是堆叠体120中将形成未来p s/d区的区域。
92.图11示出了用光刻胶122掩蔽右侧的堆叠体1020同时揭开左侧的堆叠体1010以露出沟道端。左侧的堆叠体1010上的所有沟道端是未来n s/d区113，因此可以一次为整个堆叠体生长这些s/d区，如图12中所示出的。然后可以用保护膜116(比如选择性高k沉积)覆盖这些新生长的n s/d区115，如图13中所示出的。
93.在图14中，露出了右侧的堆叠体1020中的顶部沟道的纳米沟道端。在这个上部纳米沟道上生长n s/d区115并且然后用保护膜116对其进行覆盖，如图15中所示出的。
94.在图16中，定向刻蚀(反应离子刻蚀)继续，并且露出了堆叠体1020的接下来的两个未来纳米沟道未来p s/d端对112。
95.在图17中，在这些沟道端外延生长p s/d区114并且然后用保护膜116对其进行覆盖。
96.在图18中，露出了下一个沟道(与图10a的(b)sram的晶体管m6相对应的、堆叠体
1020的m6)并且然后外延生长n s/d区115。在图19中，用保护性氧化物或高k材料覆盖这些区115。
97.在图20中，露出了右侧的堆叠体1020中的其余沟道(与图10a的(b)sram的晶体管m6相对应的m2和m4)，从而展现未来p s/d区112(参见图19)，并且外延生长p s/d区114。然后可以去除所有保护膜。在图21中示出了所得堆叠体对。注意，形成了垂直地堆叠的两个完成的sram单元1010和1020。如可以理解的，可以修改本文中的技术以在gaa器件的垂直堆叠体的每个平面上形成s/d类型的任何组合。
98.此时，工艺流程侧重于替换金属栅极(rmg)步骤，以形成栅极氧化物和功函数金属。用于完成双sram 3d的附加步骤可以包括形成局部互连(li)，然后进行附加的金属化(未示出)。完成过程继续进行已确立的工艺，以完成tin、tan、tial沉积、替换金属栅极p型功函数金属(rmg pwfm)去除、rmg结束、栅极切割以及形成m0和m1双镶嵌金属层水平和垂直连接。
99.图22a是单个cmos反相器电路的电路图。m1和m2是串联连接的晶体管。“a”是栅极控制信号并且q是输出。v
dd
和v
ss
是电源轨。可以使用本披露内容的技术将多个反相器电路堆叠在单个衬底上。
100.在图22b至图27中示出了用于堆叠式cmos反相器的制造工艺的示例3。图22b至图27使用与先前描述的技术类似的技术。在示例3中，在一个堆叠体中共同生长具有n s/d和p s/d的六个反相器平面。通常，露出左侧的堆叠体，并且在每个纳米沟道上生长n s/d区然后对其进行保护。随后，露出右侧的堆叠体，并且在右侧的堆叠体的所有沟道端生长p s/d区，从而形成3d cmos反相器的堆叠体。
101.在图22b中，截面衬底段展示了形成垂直堆叠式3d cmos反相器的工艺流程。图22b示出了在衬底2205上制作且具有连接到s/d区的纳米沟道的堆叠体(2210、2220)的cmos反相器的截面，这些纳米沟道和s/d区形成图22a的nmos晶体管m1和pmos晶体管m2。在第一工艺步骤中，形成纳米沟道，然后进行氧化物沉积和抛光。图22b的纳米沟道表示图22a的六个堆叠式nmos晶体管m1的六个沟道和六个堆叠式pmos晶体管m2的六个沟道。在纳米沟道的两端是每个相应晶体管的源极或漏极。在图22b中，113是堆叠体2210中将形成未来n 源极区或漏极区的区域。相应地，112是堆叠体2220中将形成未来p s/d区的区域。氧化物填充物包围了该结构且将堆叠体2210与2220分隔开。间隔物119形成在各个晶体管之间以悬置沟道。
102.在图23中，已经从堆叠体2210刻蚀氧化物填充物118，并且已经外延生长n s/d区115。堆叠体2220保留氧化物填充物118，该氧化物填充保护该堆叠体的未来p s/d区112。可以注意到，s/d区是在一个步骤中生长的。
103.在图24中，堆叠体2210的新生长的n s/d区115被高k或低温氧化物116覆盖，以准备在堆叠体2220的沟道的端形成p s/d区。
104.在图25中，反应离子刻蚀(rie)从堆叠体2220选择性地去除保护性氧化物填充物118，从而暴露未来p s/d区112。
105.在图26中，p 外延生长在每个pmos沟道的两侧形成p s/d区114。
106.图27示出了已经去除高k保护性沉积物(或低温氧化物)，从而形成六个堆叠式cmos反相器。堆叠体2210的每个nmos晶体管具有沟道，在该沟道的端处具有n s/d区。堆叠体2220的每个pmos晶体管具有沟道，在该沟道的端处具有p s/d区。
107.此时，工艺流程侧重于替换金属栅极(rmg)步骤，以形成栅极氧化物和功函数金属。用于完成堆叠式cmos反相器的附加步骤可以包括形成局部互连，然后进行附加的金属化(未示出)。完成过程继续进行已确立的工艺，以完成tin、tan、tial沉积、替换金属栅极p型功函数金属(rmg pwfm)去除、rmg结束、栅极切割以及形成m0和m1双镶嵌金属层水平和垂直连接。
108.利用这些流程中的任何流程，可以根据需要继续进行加工。例如，可以完成局部互连并且通过第一金属层进行栅极氧化物和栅极电极加工。这可以包括替换金属栅极流程和常规的双镶嵌金属化。因此，本文中的技术提供用于制作具有不同s/d掺杂类型的gaa晶体管的垂直堆叠体的方法。
109.进一步地，可以将任何单个纳米沟道堆叠体加工成所有纳米沟道源极/漏极区掺杂有相同掺杂剂，也就是说，类似于图9的第一纳米沟道堆叠体110或图21的堆叠体1010(其是相同的纳米沟道场效应晶体管的堆叠体)。替代性地，可以将任何单个纳米沟道堆叠体加工成具有带交替掺杂剂的纳米沟道s/d区，比如图9的堆叠体120或图21的堆叠体1020。
110.关于图1a、图1b、图1c、图1d、图2至图27展示了第一实施例。该第一实施例描述了一种制作3d堆叠式半导体器件的方法，该方法包括：在衬底108上形成多个纳米沟道堆叠体(参见图1b)，每个纳米沟道堆叠体包括与该衬底的表面平面(x、y，图1b)平行且沿着与该衬底的该表面平面垂直的第二平面(z)对准的多个纳米沟道(m至m6，图1c)，其中，堆叠体的每个纳米沟道与该堆叠体的每个其他纳米沟道间隔开(例如，m1通过间隔物119与m3间隔开，图1c)，其中，每个纳米沟道具有相反端(注：纳米沟道m5的端113，图1c)，其中，该多个纳米沟道堆叠体由填充材料118覆盖；从至少一个第一纳米沟道堆叠体去除该填充材料，同时至少一个第二纳米沟道堆叠体保持被该填充材料覆盖(参见图2)；通过外延生长工艺包括第一掺杂剂或第二掺杂剂在该至少一个第一纳米沟道堆叠体的相反端形成第一源极/漏极区115(图3)；通过第一选择性沉积工艺在这些第一源极/漏极区上沉积保护膜116(图4)，该第一选择性沉积工艺在这些第一源极/漏极区上沉积该保护膜而不在其他表面上沉积该保护膜；按自上而下的方向(沿z方向，图5)从该至少一个第二纳米沟道堆叠体的相反端的第一部分去除该填充材料，同时位于该第一部分下方的一个或多个纳米沟道保持被覆盖；通过该外延生长工艺包括第一掺杂剂或第二掺杂剂在该第一部分上形成第二源极/漏极区115；通过第二选择性沉积工艺在这些第二源极/漏极区上沉积该保护膜(图6)，该第二选择性沉积工艺在这些第一源极/漏极区上沉积该保护膜而不在其他表面上沉积该保护膜；按该自上而下的方向从该第二纳米沟道堆叠体的相反端的第二部分去除该填充材料(112，图7)，使得露出至少一个附加纳米沟道的相反端；通过该外延生长工艺包括该第一掺杂剂或该第二掺杂剂在该第二部分上形成第三源极/漏极区(114，图8)；以及去除该保护膜(图9)。
111.该第一实施例的方法进一步包括：在从该至少一个第一纳米沟道堆叠体去除该填充材料之前，用光刻胶覆盖至少一个第二纳米沟道堆叠体的顶部；以及在从该至少一个第二纳米沟道堆叠体的相反端的第一部分去除该填充材料之前，去除该光刻胶。
112.该第一实施例的方法包括第一替代方案，其中通过以下操作来形成sram单元：用第一掺杂剂掺杂这些第一源极/漏极区，其中，该第一掺杂剂是n 掺杂剂；用该第一掺杂剂掺杂这些第二源极/漏极区；以及用该第二掺杂剂掺杂这些第三源极/漏极区，其中，该第二掺杂剂是p 掺杂剂。
113.该第一实施例的方法包括第二替代方案，其中通过以下操作来形成sram单元：用该第一掺杂剂掺杂这些第一源极/漏极区，其中，该第一掺杂剂是p 掺杂剂；用该第一掺杂剂掺杂这些第二源极/漏极区；用该第二掺杂剂掺杂这些第三源极/漏极区，其中，该第二掺杂剂是n 掺杂剂。
114.该第一实施例的方法包括第三替代方案，其中通过以下操作来形成sram单元：用该第一掺杂剂掺杂这些第一源极/漏极区，其中，该第一掺杂剂是n 掺杂剂；用该第二掺杂剂掺杂这些第二源极/漏极区，其中，该第二掺杂剂是p 掺杂剂；用该第一掺杂剂掺杂这些第三源极/漏极区，或者该第一实施例的方法包括第四替代方案，其中通过以下操作来形成sram单元：用第一掺杂剂掺杂这些第一源极/漏极区，其中，该第一掺杂剂是p 掺杂剂；用该第二掺杂剂掺杂这些第二源极/漏极区，其中，该第二掺杂剂是n 掺杂剂；用该第一掺杂剂掺杂这些第三源极/漏极区。
115.该第一实施例的方法包括第五替代方案，其中通过以下操作来形成反相器单元(图22a、图22b至图27)：用第一掺杂剂掺杂这些第一源极/漏极区；用该第二掺杂剂掺杂这些第二源极/漏极区；用该第二掺杂剂掺杂这些第三源极/漏极区，其中，这些第二源极/漏极区和第三源极/漏极区等于该第二堆叠体的所有源极/漏极区。
116.该第一实施例的方法进一步包括：在该第一堆叠体和该第二堆叠体上形成局部互连；形成附加金属化层；在该金属化层上沉积tin、tan和tial层；去除替换金属栅极p型功函数金属(rmg pwfm)；形成替换金属栅极(rmg)；将一个堆叠体的每个栅极区从另一个堆叠体的栅极区切割出来；以及形成双镶嵌金属层水平和垂直连接。
117.该第一实施例的方法进一步包括第六替代方案，其中在去除该保护膜之前通过以下操作来形成双sram单元(图10a、图10b至图21)：通过第三选择性沉积工艺在这些第三源极/漏极区上沉积该保护膜(图17)，该第三选择性沉积工艺在这些第三源极/漏极区上沉积该保护膜而不在其他表面上沉积该保护膜；按自上而下的方向(参见z，图16)从该至少一个第二纳米沟道堆叠体的第三部分去除该填充材料，从而露出该第二部分下方的一个或多个第四纳米沟道的相反端；通过外延生长在该第三部分的露出的纳米沟道端形成第四源极/漏极区115(图18)，同时用该第一掺杂剂或该第二掺杂剂掺杂这些第四源极/漏极区；通过第四选择性沉积工艺在这些第四源极/漏极区上沉积保护膜116(图19)，该第四选择性沉积工艺在这些第四源极/漏极区上沉积该保护膜而不在其他表面上沉积该保护膜；按自上而下的方向从该至少一个第二纳米沟道堆叠体的第四部分去除该填充材料，从而露出该第三部分下方的一个或多个纳米沟道的相反端112；通过外延生长在该第四部分的露出的纳米沟道端形成第五源极/漏极区114(图20)，同时用该第一掺杂剂或该第二掺杂剂掺杂这些第五源极/漏极区。
118.该第六替代方案的方法包括：用该第一掺杂剂掺杂这些第一源极/漏极区；用该第一掺杂剂掺杂这些第二源极/漏极区；用该第二掺杂剂掺杂这些第三源极/漏极区；用该第二掺杂剂掺杂这些第四源极/漏极区；以及用该第一掺杂剂掺杂这些第五源极/漏极区。
119.该第一实施例的方法包括第七替代方案，该第七替代方案通过以下操作来形成双sram单元：用该第一掺杂剂掺杂这些第一源极/漏极区，其中，该第一掺杂剂是n 掺杂剂；用该第一掺杂剂掺杂这些第二源极/漏极区；用该第二掺杂剂掺杂这些第三源极/漏极区，其中，该第二掺杂剂是p 掺杂剂；用该第一掺杂剂掺杂这些第四源极/漏极区；以及用该第二
掺杂剂掺杂这些第五源极/漏极区。
120.该第一实施例的方法包括第八替代方案，该第八替代方案通过以下操作来形成双sram单元：用该第一掺杂剂掺杂这些第一源极/漏极区，其中，该第一掺杂剂是p 掺杂剂；用该第一掺杂剂掺杂这些第二源极/漏极区；用该第二掺杂剂掺杂这些第三源极/漏极区，其中，该第二掺杂剂是n 掺杂剂；用该第一掺杂剂掺杂这些第四源极/漏极区；以及用该第二掺杂剂掺杂这些第五源极/漏极区。
121.该第一实施例的方法包括第九替代方案，该第九替代方案通过以下操作来形成双sram单元：通过第六选择性沉积工艺在这些第五源极/漏极区上沉积该保护膜，该第六选择性沉积工艺在这些第五源极/漏极区上沉积该保护膜而不在其他表面上沉积该保护膜；通过以下操作在该至少一个第二纳米沟道堆叠体的这些第五源极/漏极区下方以自上而下的方式形成进一步掺杂的源极/漏极区：从一个或多个相反端逐步增量去除该填充材料，每次增量去除后在该一个或多个相反端外延生长掺杂的源极/漏极区，其中，这些源极/漏极区是用该第一掺杂剂或第二掺杂剂交替地掺杂的；在露出该第二纳米沟道堆叠体中的附加相反端之前在这些掺杂的源极/漏极区上选择性地沉积保护膜，其中，该保护膜仅选择性地沉积在这些掺杂的源极/漏极区上；以及在完成该第二纳米沟道堆叠体的所有纳米沟道相反端的源极/漏极形成之后去除该保护膜。
122.关于图22a、图22b至图27展示了第二实施例。该第二实施例描述了一种制作3d堆叠式反相器的方法，该方法包括：在衬底2205上形成多个纳米沟道堆叠体(2210、2220，图22b)，每个纳米沟道堆叠体包括与该衬底的表面平面平行且沿着与该衬底的该表面平面垂直的第二平面对准的多个纳米沟道(nmos 1至nmos 6；pmos 1至pmos6，图22b)(注：与衬底2205平行的nmos 1的纳米沟道，图22b)，其中，每个纳米沟道与每个其他纳米沟道间隔开(例如，nmos 1通过间隔物119与nmos 2间隔开)，其中，每个纳米沟道具有相反端，其中，该多个纳米沟道堆叠体由填充材料118覆盖；从第一纳米沟道堆叠体去除该填充材料，同时第二纳米沟道堆叠体保持被该填充材料覆盖；以及通过第一外延生长工艺和第一掺杂剂在该第一纳米沟道堆叠体的纳米沟道端形成第一源极/漏极区115(图23)；通过选择性沉积工艺在这些第一源极/漏极区上沉积保护膜116，该选择性沉积工艺在这些第一源极/漏极区上进行沉积而不在其他表面上沉积该保护膜(图24)；从第二纳米沟道堆叠体去除该填充材料(图25)；通过第二外延生长工艺和第二掺杂剂在该第二纳米沟道堆叠体的相反端形成第二源极/漏极区114(图26)；以及去除该保护膜(图27)。
123.关于图1a、图1b、图1c、图1d、图2至图27展示了第三实施例。该第三实施例描述了一种用于制作3d堆叠式半导体器件的方法，该方法：在衬底108上形成多个(图1b)纳米沟道堆叠体(参见图1b)，每个纳米沟道堆叠体(110、120，例如，图1c)包括与该衬底的表面平面(x、y，图1b)平行且沿着与该衬底的该表面平面垂直的第二平面(z)对准的多个纳米沟道(m至m6，图1c)，其中，堆叠体中的每个纳米沟道与该堆叠体中的每个其他纳米沟道间隔开(例如，m1通过间隔物119与m3间隔开，图1c)，其中，每个纳米沟道具有相反端(注：纳米沟道m5的端113，图1c)，其中，该多个纳米沟道堆叠体由填充材料118覆盖。该第三实施例的方法进一步包括：按自上而下的方向从第一纳米沟道堆叠体的第一部分的相反端去除该填充材料，同时位于该第一部分下方的这些纳米沟道的相反端保持被该填充材料覆盖；通过外延生长在该第一部分的相反端形成第一源极/漏极区，同时用第一掺杂剂或第二掺杂剂掺杂
这些第一源极/漏极区；通过第一选择性沉积工艺在这些第一源极/漏极区上沉积保护膜，该第一选择性沉积工艺在这些第一源极/漏极区上沉积该保护膜而不在其他表面上沉积该保护膜。按该自上而下的方向从该第一纳米沟道堆叠体的相反端的第二部分去除该填充材料，同时位于该第二部分下方的纳米沟道的相反端保持被覆盖；通过外延生长在该第一纳米沟道堆叠体的该第二部分的相反端形成第二源极/漏极区，同时用该第一掺杂剂或该第二掺杂剂掺杂这些第二源极/漏极区；通过第二选择性沉积工艺在这些第二源极/漏极区上沉积该保护膜，该第二选择性沉积工艺在这些第二源极/漏极区上沉积该保护膜而不在其他表面上沉积该保护膜。按该自上而下的方向从该第一纳米沟道堆叠体的第三部分去除该填充材料，从而露出一个或多个第三纳米沟道的相反端；通过外延生长在该第一纳米沟道堆叠体的该第三部分的露出的纳米沟道端形成第三源极/漏极区，同时用该第一掺杂剂或该第二掺杂剂掺杂这些第三源极/漏极区；以及从该第一纳米沟道堆叠体的所有源极/漏极区去除该保护膜。
124.该第三实施例的方法包括以下第一替代方案：用该第一掺杂剂掺杂这些第一源极/漏极区，其中，该第一掺杂剂是n 掺杂剂；用该第二掺杂剂掺杂这些第二源极/漏极区，其中，该第二掺杂剂是p 掺杂剂；以及用该第一掺杂剂掺杂这些第三源极/漏极区。
125.该第三实施例的方法包括以下第二替代方案：用该第一掺杂剂掺杂这些第一源极/漏极区，其中，该第一掺杂剂是p 掺杂剂；用该第二掺杂剂掺杂这些第二源极/漏极区，其中，该第二掺杂剂是n 掺杂剂；以及用该第一掺杂剂掺杂这些第三源极/漏极区。
126.该第三实施例的方法进一步包括：在该第一纳米沟道堆叠体上形成局部互连；形成附加金属化层；在该金属化层上沉积tin、tan和tial层；去除替换金属栅极p型功函数金属(rmg pwfm)；形成替换金属栅极(rmg)；将一个堆叠体的每个栅极区从另一个堆叠体的栅极区切割出来；以及形成双镶嵌金属层水平和垂直连接。
127.该第三实施例的方法进一步包括第三替代方案，其中在去除该保护膜之前：通过第三选择性沉积工艺在这些第三源极/漏极区上沉积该保护膜，该第三选择性沉积工艺在这些第三源极/漏极区上沉积该保护膜而不在其他表面上沉积该保护膜，通过以下操作在该第一纳米沟道堆叠体的该第三部分下方以自上而下的方式形成进一步掺杂的源极/漏极区：从该第一纳米沟道堆叠体的相反端的一个或多个部分逐步增量去除该填充材料，每次增量去除后在该一个或多个相反端外延生长源极/漏极区，同时用该第一掺杂剂或该第二掺杂剂交替地掺杂每个部分的相反端；在露出该第一纳米沟道堆叠体中的附加相反端之前在每个部分的这些源极/漏极区上选择性地沉积保护膜，其中，该保护膜仅选择性地沉积在该部分的这些源极/漏极区上；以及在完成该第一纳米沟道堆叠体的所有纳米沟道相反端的源极/漏极形成之后去除该保护膜。
128.该第三实施例的方法进一步包括第四替代方案，其中在去除该保护膜之前：通过第三选择性沉积工艺在这些第三源极/漏极区上沉积该保护膜，该第三选择性沉积工艺在这些第三源极/漏极区上沉积该保护膜而不在其他表面上沉积该保护膜；按自上而下的方向从该第一纳米沟道堆叠体的第四部分的相反端去除该填充材料，同时位于该第四部分下方的纳米沟道的相反端保持被覆盖；通过外延生长在该第四部分的相反端形成第四源极/漏极区，同时用该第一掺杂剂或该第二掺杂剂掺杂这些第四源极/漏极区；通过第四选择性沉积工艺在这些第四源极/漏极区上沉积该保护膜，该第四选择性沉积工艺在这些第四源
极/漏极区上沉积该保护膜而不在其他表面上沉积该保护膜；按自上而下的方向从该第一纳米沟道堆叠体的第五部分的相反端去除该填充材料，同时位于该第五部分下方的纳米沟道的相反端保持被覆盖；通过外延生长在该第五部分的相反端形成第五源极/漏极区，同时用该第一掺杂剂或该第二掺杂剂掺杂这些第五源极/漏极区；通过第五选择性沉积工艺在这些第五源极/漏极区上沉积该保护膜，该第五选择性沉积工艺在这些第五源极/漏极区上沉积该保护膜而不在其他表面上沉积该保护膜；按自上而下的方向从该第一纳米沟道堆叠体的第六部分的相反端去除该填充材料；通过外延生长在该第六部分的相反端形成第六源极/漏极区，同时用该第一掺杂剂或该第二掺杂剂掺杂这些第六源极/漏极区。
129.该第四替代方案进一步包括：用该第一掺杂剂掺杂这些第一源极/漏极区；用该第二掺杂剂掺杂这些第二源极/漏极区；用该第一掺杂剂掺杂这些第三源极/漏极区；用该第二掺杂剂掺杂这些第四源极/漏极区；用该第一掺杂剂掺杂这些第五源极/漏极区；用该第二掺杂剂掺杂这些第六源极/漏极区，其中，该第一掺杂剂是n 掺杂剂和p 掺杂剂中的一种并且该第二掺杂剂是n 掺杂剂和p 掺杂剂中的一种。
130.为了清楚起见，已经提出了本文所描述的不同步骤的讨论顺序。通常，这些步骤可以以任何合适的顺序执行。另外，尽管可能在本披露内容的不同地方讨论了本文中的每个不同特征、技术、配置等，但是旨在每个构思可以彼此独立地或彼此组合地执行。相应地，可以以许多不同方式来实施和查看本披露内容的各方面。
131.在前面的描述中，已经阐明了具体细节，比如加工系统的特定几何形状以及对其中使用的各种部件和工艺的描述。然而，应理解，可以在脱离这些具体细节的其他实施例中实践本文中的技术，并且这样的细节是出于解释而非限制的目的。已参考附图描述了本文中所披露的实施例。类似地，出于解释的目的，已阐述了具体的数字、材料和配置以便提供透彻的理解。然而，可以在没有这样的具体细节的情况下实践实施例。具有基本上相同的功能构造的部件由相似的附图标记表示，并且因此可以省略任何多余的描述。
132.已将各种技术描述为多个分立的操作以帮助理解各种实施例。描述的顺序不应当解释为意味着这些操作一定是依赖于顺序的。实际上，这些操作无需按照呈现的顺序执行。可以以与所描述的实施例不同的顺序来执行所描述的操作。在附加实施例中，可以执行各种附加操作和/或可以省略所描述的操作。
133.如本文所使用的，“衬底”或“目标衬底”通常是指根据本发明被加工的对象。衬底可以包括器件(特别是半导体或其他电子器件)的任何材料部分或结构，并且可以例如是基础衬底结构(比如半导体晶圆、掩模版)、或基础衬底结构上或上覆的层(比如薄膜)。因此，衬底不限于已图案化或未图案化的任何特定基础结构、下伏层或上覆层，而是设想为包括任何这样的层或基础结构、以及层和/或基础结构的任何组合。该描述可以参考特定类型的衬底，但这仅出于说明性目的。
134.本领域技术人员还将理解，在仍然实现本发明的相同目的的同时，可以对上述技术的操作做出许多改变。本披露内容的范围旨在包含这些改变。因此，本发明的实施例的前述描述不旨在是限制性的。相反，在所附权利要求中呈现了对本发明实施例的任何限制。