一种半导体结构及其制备方法、以及电子元器件与流程

1.本发明涉及半导体技术领域，具体涉及一种半导体结构及其制备方法、 以及电子元器件。


背景技术：

2.裁剪图案开口(cpo，cutting poly)是半导体栅极结构加工过程中的一个 步骤，现有cpo工艺通常包括以下步骤：参照图1(a)至图1(h)所示，
3.s1、提供一基材，所述基材上形成有源结构和栅极结构，所述栅极结构 包括栅极和抵接所述栅极侧壁的侧墙；所述栅极上方设有掩膜层；其中，所 述栅极可以为多晶硅层；
4.s2、在步骤s1之后的器件上方依次沉积接触蚀刻终止层(cesl)和层 间介电质层(ild)；
5.s3、对所述接触蚀刻终止层、层间介电质层和掩膜层进行平坦化，以去 除栅极结构上方的掩膜层并暴露栅极结构；
6.s4、在步骤s3之后的器件上方形成图案化的光刻层，并依据该图案蚀刻 所述栅极结构以形成栅极结构开口，之后，去除光刻层；
7.s5、在步骤s4之后的器件上方沉积形成间隔层(氮化硅材料)；
8.s6、对所述间隔层进行平坦化，以暴露栅极结构并在所述栅极结构开口 处形成对应的间隔件；
9.s7、替换所述栅极为金属栅极。
10.此种方式中，栅极上方所设掩膜层一般为多层结构，比如包含氮化硅层 和氧化硅层，由于掩模层的存在，导致终止层和层间介质层所要填充的沟槽 纵横比过大，填充难度高。


技术实现要素：

11.本发明的主要目的是提出一种半导体结构及其制备方法、以及电子元器 件，旨在解决现有cpo工艺中终止层和层间介质层所要填充的沟槽纵横比过 大，填充难度高的问题。
12.为实现上述目的，本发明提出一种半导体结构的制备方法，包括以下步 骤：
13.提供一基材，所述基材上设有多个间隔设置的栅极结构，相邻两个所述 栅极结构之间形成有沟槽，所述栅极上方设有掩膜层；
14.在所述基材上设置填充所述沟槽并覆盖所述掩膜层的填充层；
15.去除所述栅极上方的掩膜层以及部分填充层，以暴露所述栅极结构；
16.在所述栅极结构上裁剪形成图案开口，再去除所述沟槽内的填充层；
17.在所形成有图案开口的所述基材上形成层间介电质层，然后平坦化，以 暴露所述栅极结构，制得半导体结构。
18.可选地，提供一基材，所述基材上设有多个间隔设置的栅极结构，相邻 两个所述
栅极结构之间形成有沟槽，所述栅极上方设有掩膜层的步骤中：
19.所述掩膜层包括依次层叠设置的第一掩膜层和第二掩膜层，所述第一掩 膜层为氮化硅层，所述第二掩膜层为氧化硅层，其中，所述栅极的高度为 所述第一掩膜层的高度为所述第二掩膜层的高度为和/或，
20.相邻两个所述栅极结构之间的间隙宽度为30～nm。
21.可选地，在所述基材上设置填充所述沟槽并覆盖所述掩膜层的填充层的 步骤中：
22.所述填充层为旋转涂布玻璃形成的涂层、底部抗反射涂层或光刻胶涂层。
23.可选地，去除所述栅极上方的掩膜层以及部分填充层的步骤包括：
24.对设置有填充层的所述基材进行第一次蚀刻，去除覆盖于所述掩膜层上 方的填充层，以使所述掩膜层突出于所述填充层；
25.对经过第一次蚀刻之后的器件进行第二次蚀刻，去除所述栅极上方的掩 膜层，以暴露所述栅极和侧墙。
26.可选地，在所述基材上裁剪图案开口，再去除所述沟槽内的填充层的步 骤中：
27.所述图案开口的宽度为10～50nm。
28.可选地，在所述基材上裁剪图案开口，再去除所述沟槽内的填充层的步 骤，包括：
29.在所述栅极结构和填充层上方形成具有预设开口的光刻层；
30.依据所述光刻层的预设开口，通过蚀刻在所述栅极结构中形成图案开口；
31.去除所述光刻层和填充于所述沟槽内的填充层，以暴露所述栅极结构和 基材。
32.可选地，在所形成有图案开口的所述基材上形成层间介电质层的步骤之 前，还可以包括：
33.在所形成有图案开口的所述基材上先形成蚀刻终止层，所述的蚀刻终止 层随后与层间介电质层一起平坦化，以暴露所述栅极结构。
34.可选地，所述平坦化的步骤，包括：
35.对所述基材上的所述蚀刻终止层和层间介电质层进行化学机械研磨，使 所述蚀刻终止层和所述层间介电质层与所述栅极同高度。
36.进一步地，本发明还提出一种半导体结构，所述半导体结构由如上所述 的半导体结构的制备方法制得。
37.更进一步地，本发明还提出一种电子元器件，所述电子元器件包括如上 所述的半导体结构。
38.本发明提供的技术方案中，先在所述基材上设置填充所述沟槽并覆盖所 述掩膜层的填充层，然后蚀刻所述掩膜层，再裁剪图案开口并去除所述填充 层，然后设置层间介电质层，最后对所述层间介电质层进行平坦化，即制得 半导体结构，如此，采用先蚀刻后沉积的方式，使得在所述层间介电质在设 置时的间隙纵横比较低，从而降低了所述层间介电质层的填充难度。
附图说明
39.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实 施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面 描述中的附图仅仅为
本发明的一些实施例，对于本领域普通技术人员来讲， 在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
40.图1(a)为基材的布局图；
41.图1(b)为现有技术的制备方法中形成蚀刻终止层和层间介电质层后a-a 处的结构示意图；
42.图1(c)为现有技术的制备方法中步骤s3平坦化后a-a处的结构示意图；
43.图1(d)为形成栅极图案开口的半导体器件的布局图；
44.图1(e)为现有技术的制备方法中形成栅极图案开口后c-c处的结构示意 图；
45.图1(f)为现有技术的制备方法中形成栅极图案开口后b-b处的结构示意 图；
46.图1(g)为现有技术的制备方法中形成间隔层后c-c处的结构示意图；
47.图1(h)为现有技术的制备方法中形成间隔件后c-c处的结构示意图；
48.图2为本发明提供的半导体结构的制备方法的一实施例的流程示意图；
49.图3(a)为图2中提供的基材的布局图；
50.图3(b)为图3(a)提供的基材的a-a处的结构示意图；
51.图3(c)为图3(a)提供的半导体结构的制备方法中在基材上设置填充层 后a-a处的结构示意图；
52.图3(d)为图3(a)提供的半导体结构的制备方法中基材经过第一次蚀 刻后a-a处的结构示意图；
53.图3(e)为图3(a)提供的半导体结构的制备方法中基材经过第二次蚀刻 后a-a处的结构示意图；
54.图3(f)为设有预设开口的半导体器件的布局图；
55.图3(g)为图3(f)提供的半导体结构的制备方法中形成含有预设开口的 光刻层后c-c处的结构示意图；
56.图3(h)为图3(f)提供的半导体结构的制备方法中形成含有预设开口的 光刻层后b-b处的结构示意图；
57.图3(i)为设有栅极图案开口的半导体器件的布局图；
58.图3(j)为图3(i)提供的半导体结构的制备方法中形成图案开口后c-c 处的结构示意图；
59.图3(k)为图3(f)提供的半导体结构的制备方法中形成图案开口后b-b 处的结构示意图；
60.图3(l)为图3(i)提供的半导体结构的制备方法中移除填充层后c-c处 的结构示意图；
61.图3(m)为图3(i)提供的半导体结构的制备方法中沉积cesl和ild后 c-c处的结构示意图；
62.图3(n)为图3(f)提供的半导体结构的制备方法中沉积cesl和ild后 b-b处的结构示意图；
63.图3(o)为图3(i)提供的半导体结构的制备方法中cesl和ild经过平坦 化后c-c处的结构示意图。
64.附图标号说明：
65.标号名称标号名称10基材19侧墙11栅极结构20填充层12沟槽22光刻层13栅极30图案开口14第一掩膜层31预设开口15第二掩膜层40蚀刻终止层16鳍结构50层间介电质层17源极61间隔层18漏极62间隔件
66.本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步 说明。
具体实施方式
67.为使本发明实施例的目的、技术方案和优点更加清楚，下面将对本发明 实施例中的技术方案进行清楚、完整地描述。实施例中未注明具体条件者， 按照常规条件或制造商建议的条件进行。所用试剂或仪器未注明生产厂商者， 均为可以通过市售购买获得的常规产品。另外，全文中出现的“和/或”的含义， 包括三个并列的方案，以“a和/或b”为例，包括a方案、或b方案、或a和b同时满足的方案。此外，各个实施例之间的技术方案可以相互结合，但是 必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互 矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求 的保护范围之内。基于本发明中的实施例，本领域普通技术人员在没有作出 创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
68.cpo是栅极结构加工过程中的一个步骤，现有cpo工艺通常包括以下步 骤：
69.s1、提供一基材10，所述基材上形成有源结构和栅极结构11，所述栅极 结构11包括栅极13和抵接所述栅极13侧壁的侧墙19；所述栅极13上方设 有掩膜层；其中，所述栅极13可以为多晶硅层；
70.s2、在步骤s1之后的器件上方依次沉积接触蚀刻终止层40(cesl)和 层间介电质层50(ild)，具体可参照图1(a)和图1(b)所示；
71.s3、对所述接触蚀刻终止层40、层间介电质层50和掩膜层进行平坦化， 以去除栅极结构11上方的掩膜层并暴露栅极结构11，具体可参照图1(c)所 示；
72.s4、在步骤s3之后的器件上方形成图案化的光刻层，并依据该图案蚀刻 所述栅极结构11以形成栅极结构开口，之后，去除光刻层；所形成的的器件 结构具体可参照图1(d)至图1(f)所示；
73.s5、在步骤s4之后的器件上方沉积形成间隔层61(氮化硅材料)，具体 可参照图1(g)所示；
74.s6、对所述间隔层61进行平坦化，以暴露栅极结构11并在所述栅极结 构开口处形成对应的间隔件62，具体可参照图1(h)所示；
75.s7、替换所述栅极为金属栅极。
76.此种方式中，存在以下几点不足：(1)栅极13上方所设掩膜层一般为 多层结构，比
如包含氮化硅层和氧化硅层，由于掩模层的存在，导致蚀刻终 止层40和层间介质层50所要填充的沟槽纵横比过大，填充难度高；(2)在 步骤s3的过程中，同一水平面同时存在多种材料层，比如侧墙、终止层、层 间介质层50和多种掩模层，导致其平坦化工艺较为复杂，且平坦化后保持器 件表面高度一致性的难度过大。特别地，栅极13上方堆叠的氮化硅层和氧化 硅层提高平坦化的难度；(3)步骤s4中所形成的的栅极开口的周边环境为 栅极、cesl和ild，开口尺寸小，容易出现材料无法完全填满栅极开口导致 出现孔隙(void)，所形成的孔隙容易容纳后续工序中污染物使其不易去除； (4)栅极开口所填充的氮化硅为高k值材料，容易产生寄生电容；(5)需 要在进行额外的sin层的沉积和平坦化，而且为了确保平坦化后能暴露伪栅 极结构11，往往会过量平坦化导致栅极13高度损失较大。
77.鉴于此，本发明提出一种半导体结构及其制备方法，图2所示为本发明 提供的半导体结构的制备方法的一实施例。参阅图2所示，在本实施例中， 所述半导体结构的制备方法包括以下步骤：
78.步骤s10、提供一基材10，所述基材10上设有多个间隔设置的栅极结构 11，相邻两个所述栅极结构11之间形成有沟槽12，所述栅极13上方设有掩 膜层；
79.所述基材的结构参阅图3(a)和图3(b)所示，所述基材10上设置有 多个间隔设置的栅极结构11，每相邻两个所述栅极结构11之间形成有沟槽 12，所述栅极结构11包括栅极13和抵接所述栅极13侧壁的侧墙，所述栅极 13为多晶硅层，所述栅极13上方设有掩膜层，所述掩膜层包括依次层叠设置 的第一掩膜层14(通常为氮化硅层)和第二掩膜层15(通常为氧化硅层)。 其中，所述第一掩膜层14以和第二掩膜层15可以通过沉积和刻蚀的方式设 置于所述栅极13上方。此外，所述基材10还可以包括与多个所述栅极结构 11搭接的多个鳍结构16，又可以称为鳍片，另外也可以在所述基材10内设 置有源极17、漏极18、sti隔离层等等，均为本领域的现有技术，在此不做 赘述。进一步地，在本实施例中，所述栅极13的高度为所述第一 掩膜层14的高度为所述第二掩膜层15的高度为和/或，相 邻两个所述栅极结构11之间的间隙宽度(图3(c)所示的宽度w)为30～nm； 和/或所述侧墙的宽度为5～20nm。如此设置，可以便利于后续结构的设置，也 有利于减少所述栅极结构11中的栅极13高度损耗。此外，所述第二掩膜层 15可以是氧化物硬掩膜层(oxide hard mask，ox hm)。
80.步骤s20、在所述基材10上设置填充所述沟槽12并覆盖所述掩膜层15 的填充层20；
81.所述填充层20填充所述栅极结构11之间的沟槽，能为裁剪栅极开口过 程提供高平整性的表面。而且，在形成栅极开口过程中，所述填充层20能作 为有源区域的保护层，避免有源结构被损坏。在一些实施例中，可以采用旋 转涂覆的方式形成所述填充层20，能形成具有良好的表面平整度的填充层20， 有利于后续填充层20的去除或平坦化。在本发明的其他实施例中，也可以采 用化学气相沉积的方式形成相应的涂层。
82.本发明实施例中采用旋转涂覆的方式形成所述填充层20，具体结合图2 和图3(c)所示，首先对所述基材10和掩膜层上方进行旋转材料涂覆，以在 所述基材10上形成填充所述沟槽12并且覆盖所述掩膜层的填充层20。具体 地，所述填充层20为旋转涂布玻璃形成的涂层、底部抗反射涂层或光刻胶涂 层。旋转涂布玻璃(spin on glass coating，sog)是一
种半导体制程上主要的 局部性平坦化技术，sog是将含有介电材料的液态溶剂以旋转涂布(spincoating)方式，均匀地涂布在晶圆表面，然后经过固化去除溶剂后，在晶圆 表片上留下近似二氧化硅(sio2)的介电材料。底部抗反射涂层(bottomanti-reflective coating，brac)是指在光刻胶和基体之间添加的一层能够有效 消除光反射形成干涉驻波的底部抗反射材料，通常为有机类材料，通过有机 聚合物中的染色基团对紫外光的吸收来实现降低基体的反射率，主要成分是 能交联的树脂、热致酸发生剂、表面活性剂以及溶剂。光刻胶涂层是由光刻 胶(photoresist，pr)涂覆形成的，pr是一种利用光化学反应进行精细图形 转移的感性高分子材料。所述旋转涂布玻璃涂层、底部抗反射涂层或光刻胶 涂层可以采用本领域常用的原材料及涂布方式形成，在此不做赘述。
83.步骤s30、去除所述栅极13上的掩膜层及部分填充层20，以暴露所述栅 极13和侧墙；
84.在完成所述填充层20的设置之后，去除所述栅极13上的掩膜层以及覆 盖所述掩膜层和基材10上方的部分所述填充层20的方式，可以是研磨、蚀 刻或者是研磨和蚀刻的结合，其中，所述蚀刻可以是湿式蚀刻、干式蚀刻或 两者组合的方式，在本发明中优选为通过蚀刻的方式去除所述栅极13上的掩 膜层以及覆盖所述掩膜层和基材10上方的部分所述填充层20，其蚀刻方式则 不做限制。此外，步骤s30在实施时可以有多种方式，可以是一次性蚀刻， 即直接对所述所述栅极13上方的材料进行蚀刻，去除所述掩膜层以及覆盖于 所述掩膜层15和基材上方的部分所述填充层20，以暴露所述13栅极和侧墙； 也可以是分两次刻蚀刻，即先蚀刻部分所述填充层20以暴露所述掩膜层，然 后再蚀刻所述栅极13上方的掩膜层，以暴露所述栅极13和侧墙。其中，一 次性蚀刻的制程较为简单，但制程难度大一些，分两次蚀刻则制程较为可控， 在具体操作时可根据实际的加工需求对应选择。
85.优选地，结合图3(d)和图3(e)所示，在本实施例中，采用分步蚀刻 的方式完成所述步骤s30，即步骤s30包括以下步骤：
86.步骤s31、对设置有填充层20的所述基材10进行第一次蚀刻，去除覆盖 于所述掩膜层上方的填充层20，以使所述掩膜层突出于所述填充层20；
87.步骤s32、对步骤s31之后的器件进行第二次蚀刻，去除所述栅极13上 方的掩膜层，以暴露所述栅极13和侧墙。
88.先对设置有所述填充层20的所述基材10进行第一次蚀刻，去除掉覆盖 于所述掩膜层上方的填充层20，以使所述掩膜层突出于所述填充层20且所述 填充层20与所述栅极13同高度，然后第一次蚀刻后的器件进行第二次蚀刻， 去除掉所述栅极13上方的掩膜层，处理完毕后，所述填充层20仅填充于所 述沟槽12内，且填充高度与所述栅极13的高度相同，所述栅极13和侧墙暴 露出所述填充层20。
89.步骤s40、在所述栅极结构11上裁剪图案开口30，再去除所述沟槽12 内的填充层20；
90.在本发明实施例中，步骤s40具体包括：
91.步骤s41、在所述栅极结构11和填充层20上方形成具有预设开口31的 光刻层22；
92.步骤s42、依据所述光刻层22的预设开口31，通过蚀刻在栅极结构11 中形成图案开口30；
93.步骤s43、去除所述光刻层22和填充层20，以暴露所述栅极结构11和 基材10。
94.去除掉所述栅极13上方的掩膜层及部分填充层20之后，再对所述基材 10进行开口裁剪。结合图3(f)至图3(h)所示，首先，在所述栅极结构11 和填充层20上方形成具有预设开口31的光刻层22；其次，依据所述光刻层 22进行蚀刻，在所述栅极结构11中形成与预设开口形状对应的图案开口30， 具体可参照图3(i)至图3(k)所示；然后，去除所述光刻层22以及填充于 所述沟槽12内的填充层20，具体可参照图3(l)所示。其中，所述图案开 口30的宽度h为10～50nm。
95.步骤s50、在所形成有图案开口30的所述基材10上形成层间介电质层 50，然后平坦化，以暴露所述栅极结构11，制得半导体结构；
96.结合图3(m)和图3(n)所示，在本实施例中，cpo步骤完毕之后， 首先在所述基材上沉积sin，以形成蚀刻终止层40，然后在所述蚀刻终止层 30上沉积形成所述层间介电质层50。所述蚀刻终止层40和层间介电质层50 的设置方式通常采用沉积法进行，可以是化学气相沉积法、物理气相沉积法、 高密度等离子沉积法、旋转涂布沉积法或者原子层沉积法等等。
97.进一步结合图3(o)所示，在所述蚀刻终止层40和层间介电质层50沉 积完毕后，再进行平坦化，使所述蚀刻终止层40和所述层间介电质层50与 所述栅极13同高度，以暴露所述栅极结构11，并替换所述栅极13为金属栅 极，即制得所述半导体结构，所述平坦化可以采用化学机械研磨(chemicalmechanical polishing，cmp)、蚀刻或者是cmp与蚀刻相结合的方式，在本 实施例中优选为采用cmp的方式。具体地，在本实施例中，步骤s60包括： 对所述基材10上的所述蚀刻终止层40和层间介电质层50进行cmp，使所述 蚀刻终止层40和所述层间介电质层50与所述栅极13同高度，制得半导体结 构。
98.本发明提供的技术方案中，先在所述基材10上设置填充所述沟槽12并 覆盖所述掩膜层的填充层20，然后蚀刻掩膜层，再裁剪图案开口并去除所述 填充层20，然后依次设置蚀刻终止层40和层间介电质层50，最后对所述蚀 刻终止层40和层间介电质层50进行平坦化，即制得半导体结构，如此，本 发明提供的半导体结构的制备方法至少具有以下优点：(1)本发明采用先蚀 刻后沉积的方式，使得在层间介电质50在设置时的间隙纵横比较低，从而降 低了层间介电质层50的填充难度；(2)本发明的工艺过程中，cmp主要针 对所述蚀刻终止层40和所述层间介电质层50，不存在现有技术中需要对硬掩 膜层进行cmp的工艺，简化了工艺流程；(3)同时填充栅极图案开口和栅 极13之间的沟槽，大大降低开口的填充难度，避免开口填充存在孔隙的问题； (4)本发明中栅极开口填充的主要材料是氧化硅，而不是现有技术中的sin， 解决了层间介质材料k值较大的问题(氧化硅的k值第低于氮化硅)；(5) 本发明提供的工艺中不存在sin的沉积和平坦化过程，解决了现有技术中需 要进行额外的sin沉积和平坦化，导致间隙高度损失较大的问题。
99.进一步地，本发明还提出一种电子元器件，所述电子元器件包括如上所 述的半导体结构，所述半导体结构的具体结构参照上述实施例，由于本发明 电子元器件采用了上述所有实施例的全部技术方案，因此至少具有上述实施 例的技术方案所带来的所有有益效果，在此不再一一赘述。
100.以上仅为本发明的优选实施例，并非因此限制本发明的专利范围，对于 本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神 和原则之内，所作的任何修改、等同替换、改进等，均应包括在本发明的专 利保护范围内。