半导体器件及其制作方法与流程

1.本公开涉及一种半导体器件及其制作方法。


背景技术：

2.随着半导体技术的进步，对更快的器件及更高的储存容量的需求越来越大。半导体行业持续使半导体器件的尺寸微缩化，而微缩化晶体管。举例而言，晶体管可为其中形成有沟道区及源极/漏极区且具有大高宽比的半导体鳍的鳍场效晶体管(fin field effect transistor，finfet)。栅极结构形成在鳍的侧之上且沿着鳍的侧边延伸(例如，包绕鳍)，从而提供增大沟道表面积的优点。
3.为使存储器单元(memory cell)微缩化，半导体行业一直在减小侧向器件尺寸以减小器件尺寸，同时增大垂直尺寸以增大存储器电荷储存。半导体行业还一直在探索用于改善存储器性能的新架构及新材料。
4.此种微缩化已增加了半导体制造工艺的复杂性。由于器件特征大小持续减小，制作工艺继续变得更加难以实行。因此，非常需要改善的存储器器件技术。


技术实现要素：

5.本公开的一态样提供一种制作半导体器件的方法，包括：分别在衬底上的第一器件区及第二器件区中形成第一堆叠结构及第二堆叠结构，所述第一堆叠结构及所述第二堆叠结构中的每一者包括多个第一半导体条带与多个第二半导体条带的交替堆叠；移除所述多个第一半导体条带，以在所述第一器件区及所述第二器件区二者中的所述多个第二半导体条带之间形成多个第一空隙；在所述多个第一空隙中沉积第一介电结构层及第二介电结构层，以分别环绕所述第一器件区及所述第二器件区中的所述多个第二半导体条带，其中所述第一介电结构层不同于所述第二介电结构层；在所述多个第一空隙中的所述第一介电结构层及所述第二介电结构层之上沉积第一导电填充材料，以分别环绕所述第一器件区及所述第二器件区中的所述多个第二半导体条带；在所述第一器件区中，移除所述第一介电结构层的多个部分之间的所述多个第二半导体条带以形成多个第二空隙；以及在所述第一器件区中，在所述第一介电结构层的所述多个部分之间的所述多个第二空隙中沉积第二导电填充材料；由此所述第一导电填充材料及所述第二导电填充材料在所述第一器件区中形成存储器器件的第一电极及第二电极，且所述第一导电填充材料在所述第二器件区中形成全环绕栅极晶体管的栅极电极。
6.本公开的另一态样提供一种制作半导体器件的方法，包括：在衬底上的第一器件区中形成第一半导体层堆叠，所述第一半导体层堆叠包括多个第一半导体条带与多个第二半导体条带的交替堆叠；移除所述多个第一半导体条带，以在所述第一半导体层堆叠中的所述多个第二半导体条带之间形成多个第一空隙；在所述多个第一空隙中沉积第一介电结构层以环绕所述多个第二半导体条带；在所述多个第一空隙中沉积第一导电填充材料以环绕所述第一介电结构层及所述多个第二半导体条带；移除所述多个第二半导体条带以在所
述第一介电结构层的多个部分之间形成多个第二空隙；以及在所述多个第二空隙中沉积第二导电填充材料，由此所述第一导电填充材料及所述第二导电填充材料被配置成在所述第一器件区中形成存储器器件的第一电极及第二电极。
7.本公开的又一态样提供一种半导体器件，包括：导电电极条带堆叠，设置在衬底的第一器件区中，所述导电电极条带叠导中的多个导电条带彼此隔开；第一介电结构层，包绕在所述导电电极条带堆叠周围；以及导电电极层，包绕在所述第一介电结构层及所述导电电极条带堆叠周围。
附图说明
8.结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，图中各种特征并未按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
9.图1a及图1b分别示出根据一些实施例的用于在器件区1、2中制作半导体器件的示例性方法的早期阶段的中间结构的剖视图及三维 (three-dimensional，3d)视图。
10.图2、图3、图4、图5a及图5b分别示出根据一些实施例的用于在器件区1、2中制作半导体器件的示例性方法的各个阶段的相应中间结构的剖视图。
11.图6、图7、图8、图9、图10、图11、图12及图13分别示出根据一些实施例的用于在器件区1、2中制作半导体器件的示例性方法的各个阶段的相应中间结构的剖视图。
12.图14a、图15a、图16a及图17a示出根据一些实施例的用于制作包括 3d全环绕栅极(gate-all-around，gaa)晶体管及3d全环绕栅极(gaa)电容器的半导体器件的示例性方法的各个阶段的相应中间结构的剖视图。
13.图14b、图15b、图16b及图17b示出根据一些实施例的用于制作包括3dgaa晶体管及3d gaa存储器单元的替代半导体器件的示例性方法的各个阶段的相应中间结构的剖视图。
14.图18示出根据一些实施例的被形成为包括一晶体管一电容器铁电随机存取存储器(one-transistor one-capacitor ferroelectric random access memory，1t1cferam)的gaa晶体管与gaa电容器的半导体器件的剖视图及示意图。
15.图19a示出根据一些实施例的包括晶体管及gaa单晶体管铁电随机存取存储器(single transistor ferroelectric random access memory，1t-feram)的半导体器件的剖视图及示意图。
16.图19b示出根据一些实施例的图19a所示gaa单晶体管铁电随机存取存储器(1t-feram)的俯视布局图及示意图。
17.图20示出根据一些实施例的堆叠三维(3d)存储器器件的剖视图。
18.图21示出根据一些实施例的另一gaa一晶体管一电容器铁电随机存取存储器(1t1c feram)的剖视图及示意图。
19.图22示出根据一些实施例的又一gaa一晶体管一电容器铁电随机存取存储器(1t1c feram)的剖视图及示意图。
20.图23是示出根据一些实施例的用于制作半导体器件的方法的简化流程图。
21.图24是示出根据一些实施例的用于制作半导体器件的另一方法的简化流程图。
22.图25是示出根据一些实施例的实行用于制作半导体器件的刻蚀工艺的方法的简化流程图。
23.图26是示出根据一些实施例的可用于实施上述各种工艺的装置的简化方块图。
具体实施方式
24.以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及布置的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。举例来说，在以下说明中，在第二特征之上或第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中在第一特征与第二特征之间可形成附加特征从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复使用参考编号和/或字母。此种重复使用是为了简明及清晰起见，且自身并不表示所论述的各种实施例和/或配置之间的关系。
25.此外，为易于说明，本文中可能使用例如“在
…
之下(beneath)”、“在
…
下方(below)”、“下部的(lower)”、“在
…
上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示一个元件或特征与另一(其他)元件或特征的关系。除了图中所绘示的取向以外，所述空间相对性用语还旨在囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地作出解释。
26.在先进技术中，使用尺寸微缩来增大器件密度因实体限制而变得越来越具挑战性。因此，提供用于新颖的3d gaa(全环绕栅极)feram器件的结构及方法，以改善器件性能。
27.图1a及图1b分别示出根据一些实施例的用于在器件区1、2中制作半导体器件的示例性方法的早期阶段的中间结构的剖视图及三维(3d)视图。图1a 示出剖视图，且图1b示出中间结构的三维视图。图1a中的剖视图是沿着图 1b中的a-a’剖切线截取。图1b还示出与剖切线a-a’垂直的第二剖切线b-b’，在后续图式中(例如，在图5b、图14a、图14b、图15a、图15b、图16a及图16b中)参照第二剖切线b-b’。
28.在后续各图中，在器件区1、2中制作半导体器件的各个阶段的中间结构分别被称为器件结构100及器件结构200。可在同一半导体晶片上及同一集成电路(integrated circuit，ic)芯片中同时制作器件结构100与器件结构200。作为另外一种选择，也可分开制作器件结构100与器件结构200。
29.如下所述，器件结构100绘示出具有第一电极及包绕在第二电极周围的介电材料的全环绕栅极(gaa)电容器器件的各个处理阶段。器件结构200绘示出具有栅极电极及包绕在晶体管的沟道区周围的栅极介电质的全环绕栅极 (gaa)晶体管的各个处理阶段。介电材料可包括高介电常数(high-k)材料及铁电材料。在一些实施例中，gaa电容器器件可用作第一器件区(也被称为器件区1)中的电容器或存储器器件。gaa晶体管可用作第二器件区(也被称为器件区2)中的处理器核心、输入/输出或静态随机存取存储器(static randomaccess memory，sram)中的晶体管。
30.在以下各图中，为简化图式，使用相同的参考编号标识共用元件。此外，在一些情形中，除非另有说明，否则在每一连续处理阶段中的中间结构中参考编号仅用于标记前一阶段的改变。
31.在图1a及图1b中，器件结构100、200包括位于衬底上的第一器件区及第二器件区中沿方向x、y延伸且沿方向z堆叠的结构。堆叠结构中的每一者包括交替的第一半导体层与第二半导体层的堆叠。
32.衬底可为块状半导体衬底或绝缘体上半导体(semiconductor-on-insulator， soi)衬底，所述衬底可为经掺杂的(例如，经p型掺杂剂或n型掺杂剂掺杂) 以在其中形成各种阱区或掺杂区或者可为未经掺杂的。一般来说，soi衬底包括形成在绝缘体层上的半导体材料层。绝缘体层可为隐埋氧化物(buried oxide， box)层、氧化硅层等。绝缘体层设置在硅衬底或玻璃衬底上。衬底可由硅或另一半导体材料制成。举例来说，衬底可为硅晶片。在一些实例中，衬底由化合物半导体(例如硅锗(sige)、碳化硅(sic)、砷化镓(gaas)、砷化铟(inas) 或磷化铟(inp)或另一合适的化合物半导体)制成。在一些实例中，衬底由合金半导体(例如磷化镓砷(gaasp)、砷化铝铟(alinas)、砷化铝镓(algaas)、砷化镓铟(gainas)、磷化镓铟(gainp)或砷磷化镓铟(gainasp)或另一合适的合金半导体)制成。
33.在图1a及图1b所示实例中，衬底的顶部部分由层101、102及103表示。在实施例中，衬底由si层101、si/ge层102及si层103表示。在另一实施例中，层102可为介电层(例如，氧化硅层)，从而形成包括层103、102及101 的氧化物上硅(silicon-on-oxide，soi)衬底。在任一情形中，si层101可为si 晶片的顶部部分。
34.堆叠结构中的每一者包括交替的第一半导体层110与第二半导体层120的堆叠。在一些实例中，半导体层110与半导体层120的堆叠中的层的总数目介于三与二十之间。举例来说，可存在六个层或十个层。在其他实施例中，可存在更多的层或更少的层。在一些实例中，堆叠的半导体层110与半导体层120 的厚度介于从约5nm到约100nm的范围内。在其他实施例中，厚度可更薄或更厚。
35.半导体层110与半导体层120可由不同的半导体材料(例如硅、锗、硅锗 (sige)、砷化镓(gaas)、砷化铟(inas)、碳化硅(sic)、砷化铟镓(ingaas) 或其他合适的半导体材料)制成。在一些实施例中，半导体层110由sige制成且半导体层120由si制成。可通过毯覆式外延生长工艺(blanket epitaxial growthprocess)在衬底上交替形成半导体层110或半导体层120。接下来，使用光刻工艺及刻蚀工艺将衬底上的堆叠的交替的第一半导体层110与第二半导体层 120图案化，以在衬底的器件区1及器件区2中形成两个单独的器件结构100 与器件结构200的堆叠；器件区1与器件区2可分别位于ic芯片的衬底的不同部分中。在一些实施例中，器件区1与器件区2可位于衬底的相邻的部分中，以便于进行内连。
36.为形成堆叠，例如使用外延工艺(epitaxial process，epi)依序沉积半导体层。为将堆叠图案化，采用图案化工艺及刻蚀工艺在堆叠的半导体层110与半导体层120上形成图案化掩模(未示出)。掩模可为光刻胶掩模或硬掩模。在一些实例中，硬掩模由氧化硅(sio2)、氮化硅碳(sicn)、碳氧化硅(sioc)、碳氮氧化硅(siocn)、氮化硅(sin或si3n4)或另一合适的材料制成。使用沉积工艺、光刻工艺及刻蚀工艺形成硬掩模。刻蚀工艺可包括反应性离子刻蚀 (reactive ion etch，rie)、中性束刻蚀(neutral beam etch，nbe)、电感耦合等离子体(inductive coupled plasma，icp)刻蚀、或另一合适的刻蚀工艺或其组合。
37.图2、图3、图4、图5a及图5b分别示出根据一些实施例的用于在器件区1、2中制作半导体器件的示例性方法的各个阶段的相应中间结构的剖视图。
38.如图2中所示，根据一些实施例，在堆叠结构的侧边处形成多个隔离结构 131。此
处，移除堆叠结构的一些部分以在相邻的堆叠结构之间形成沟槽，且在沟槽中沉积隔离材料以在堆叠结构的侧边处形成隔离结构131。移除堆叠结构的一些部分的工艺相似于以上结合图1a及图1b阐述的掩模及刻蚀工艺。
39.隔离结构131是例如环绕其余的堆叠结构的浅沟槽隔离 (shallow-trench-isolation，sti)结构。通过使用绝缘材料填充沟槽来形成隔离结构131。绝缘材料可为氧化硅、氮化硅、氮氧化硅、掺杂氟的硅酸盐玻璃 (fluoride-doped silicate glass，fsg)或另一低介电常数(低k)介电材料。可使用沉积工艺(例如化学气相沉积(chemical vapor deposition，cvd)工艺、可流动化学气相沉积(flowable cvd，fcvd)工艺、旋涂玻璃(spin-on-glass， sog)工艺或另一合适的工艺)而使用绝缘材料填充沟槽。在沉积工艺之后可进行平坦化工艺，例如化学机械抛光(chemical-mechanical polishing，cmp)工艺或刻蚀工艺。
40.在一些实施例中，可在隔离结构131与堆叠结构之间形成衬垫(未示出)。在这些实施例中，在使用绝缘材料填充沟槽之前，在堆叠结构的侧壁上共形地沉积用于形成衬垫的衬垫材料层。衬垫的材料可为氧化硅、氮化硅、氮氧化硅或另一合适的材料。可使用cvd工艺、物理气相沉积(physical vapor deposition，pvd)工艺、原子层沉积(atomic layer deposition，ald)工艺或另一合适的工艺来沉积衬垫材料层。
41.在图3中，通过刻蚀工艺使隔离结构131凹陷，以暴露出交替的第一半导体层110与第二半导体层120的堆叠。刻蚀工艺可包括rie、nbe或另一合适的刻蚀工艺。在一些情况下，将凹陷隔离结构131-1的顶表面选择成暴露出合适数目的交替的第一半导体层110与第二半导体层120。
42.在图4中，在交替的第一半导体层110与第二半导体层120的堆叠的顶上形成虚设栅极结构141及栅极间隔件151。在一些实施例中，将在后续处理步骤中使用替换栅极结构替换虚设栅极结构141中的每一者。
43.虚设栅极结构141中的每一者可包括位于堆叠半导体层的顶上的虚设栅极介电层及位于虚设栅极介电层上的虚设栅极电极层。为简化图式，在图4中并未各别地示出虚设栅极介电层及虚设栅极电极层。在一些实施例中，虚设栅极电极层由多晶硅制成。虚设栅极介电层可由氧化硅、氮化硅、氮氧化硅或其他低介电常数(低k)介电材料制成。独立地沉积虚设栅极介电层与虚设栅极电极层，且接着可使用光刻工艺及刻蚀工艺将虚设栅极介电层与虚设栅极电极层一同图案化以形成虚设栅极结构141。虚设栅极介电层及虚设栅极电极层的沉积工艺可包括cvd工艺、pvd工艺、ald工艺、高密度等离子体化学气相沉积(high density plasma cvd，hdpcvd)工艺、金属有机化学气相沉积(metalorganic cvd，mocvd)工艺或等离子体增强型化学气相沉积(plasma enhancedcvd，pecvd)工艺。用于形成虚设栅极结构141的刻蚀工艺可包括rie、nbe 或另一合适的刻蚀工艺。
44.在虚设栅极电极层上形成硬掩模层并将所述硬掩模层图案化以用作用于形成虚设栅极结构141的刻蚀掩模。在一些实例中，硬掩模由氧化硅(sio2)、氮化硅碳(sicn)、碳氧化硅(sioc)、碳氮氧化硅(siocn)或氮化硅(sin或 si3n4)制成。第二硬掩模可由氧化硅(sio2)制成。可使用沉积工艺、光刻工艺及刻蚀工艺形成硬掩模。
45.可通过在虚设栅极结构141上且沿着虚设栅极结构141的侧壁共形地沉积一个或多个间隔件层来形成栅极间隔件151。间隔件层可由不同的材料制成且具有彼此不同的厚
度。所述一个或多个间隔件层可包括氧化硅(sio2)、氮化硅 (sin或si3n4)、氮氧化硅(sion)、氮化硅碳(sicn)或其组合，且可通过 cvd、ald或另一沉积工艺来沉积。接着对间隔件层进行各向异性刻蚀以形成栅极间隔件151。刻蚀工艺可包括rie、nbe或其他刻蚀工艺。
46.接下来，从图4中的中间结构开始，使用虚设栅极结构141及栅极间隔件 151作为刻蚀掩模来对交替的半导体层110与半导体层120的堆叠进行刻蚀，以分别在器件区1及器件区2中形成鳍结构125及鳍结构225，如图5a及图 5b中所示。
47.图5a及图5b示出根据一些实施例的用于制作半导体器件的示例性方法的一个阶段的中间结构的各种视图。图5a示出剖视图，且图5b示出中间结构的三维透视图。图5a中的剖视图是沿着图5b中的a-a’剖切线截取。图5b还示出与剖切线a-a’垂直的第二剖切线b-b’，在后续图式中(例如在图14a、图 14b、图15a、图15b、图16a、图16b、图17a及图17b中)参照第二剖切线b-b’。
48.图5a及图5b示出鳍结构125、225。每一鳍结构分别包括交替的第一半导体条带112与第二半导体条带122的堆叠。第一半导体条带112及第二半导体条带122是图1到图4中所示的第一半导体层110及第二半导体层120的其余部分。在本文中所阐述的实施例中，第一半导体条带112及第二半导体条带 122分别由sige及si制成。然而，也可使用其他半导体材料；举例来说，在一些实施例中可使用相对于彼此具有刻蚀选择性的两种不同的半导体材料。刻蚀工艺可包括rie、nbe或其他刻蚀工艺。在一些实施例中，可使用非选择性刻蚀工艺来同时刻蚀sige层与si层。在其他实施例中，可使用选择性刻蚀工艺来依序刻蚀半导体层。
49.图6、图7、图8、图9、图10、图11、图12及图13分别示出根据一些实施例的用于在器件区1、2中制作半导体器件的示例性方法的各个阶段的相应中间结构的剖视图。
50.在图6中，在鳍结构125及鳍结构225中的第一半导体条带112的侧上形成凹陷区152。使用虚设栅极结构141及栅极间隔件151作为刻蚀掩模来对半导体条带112进行刻蚀，以形成凹陷区152。可使用各向同性刻蚀工艺(例如湿式刻蚀、等离子体刻蚀、rie或另一干式刻蚀工艺)形成凹陷区152。湿式各向同性刻蚀工艺可使用刻蚀溶液，例如氢氧化氨-过氧化氢水混合物 (ammonium hydroxide-peroxide water mixture，apm)、四甲基氢氧化氨 (tetramethylammonium hydroxide，tmah)、氢氧化氨(nh4oh)或另一刻蚀剂。在其中第一半导体条带112由sige制成且第二半导体条带122由si制成的实施例中，可使用以比si高的速率对sige进行刻蚀的选择性刻蚀剂，例如 tmah。
51.接下来，如图7中所示，在第一半导体条带112的侧上的凹陷区152中形成内部间隔件153。可使用与以上结合图4阐述的在形成栅极间隔件151中使用的工艺相似的工艺来形成内部间隔件153。可通过在鳍结构125、225上且沿着鳍结构125、225的侧壁共形地沉积一个或多个间隔件层来形成内部间隔件 153。间隔件层可由不同的材料制成且具有彼此不同的厚度。所述一个或多个间隔件层可包括氧化硅(sio2)、氮化硅(sin或si3n4)、氮氧化硅(sion)、氮化硅碳(sicn)、另一低介电常数介电质或其组合，且可通过cvd、ald或另一沉积工艺来沉积。接着对间隔件层进行各向异性刻蚀以形成内部间隔件153。刻蚀工艺可包括rie、nbe或其他刻蚀工艺。
52.在图8中，在器件区1及器件区2中的鳍结构125的侧及鳍结构225的侧上分别形成半导体结构161及半导体结构261。在一些情况下，半导体结构161 的顶表面及半导体结构261的顶表面可高于鳍结构125的顶表面及鳍结构225 的顶表面或者与鳍结构125的顶表面
及鳍结构225的顶表面处于相同的水平高度处。器件区1中的半导体结构161与器件区2中的半导体结构261可由通过外延工艺形成的不同半导体材料制成。半导体材料包括硅(si)、硅锗(sige1-x，其中x可介于近似0与1之间)、碳化硅(sic)、磷化硅(sip)、锗、第iii-v 族化合物半导体、第ii-vi族化合物半导体或另一外延半导体。第iii-v族化合物半导体的材料可包括inas、alas、gaas、inp、gan、ingaas、inalas、gasb、 alsb、alp、gap或另一合适的化合物半导体。
53.在一些实施例中，器件区2中的半导体结构261将用于形成金属氧化物半导体场效晶体管(metal-oxide semiconductor field effect transistor，mosfet)(包括n型金属氧化物半导体(n-type metal-oxide-semiconductor，nmos)晶体管或p型金属氧化物半导体(p-type metal-oxide-semiconductor，pmos)晶体管) 的源极及漏极结构。在一些实施例中，用于nmos晶体管的半导体结构261由 sic制成，且用于pmos晶体管的半导体结构261由sige制成。在一些实施例中，器件区1中的半导体结构161可被使用或替换，以形成电容器的电极或晶体管的源极及漏极区，如将在以下进行详细阐述。
54.可通过金属有机化学气相沉积(mocvd)、分子束外延(molecular beamepitaxy，mbe)、液相外延(liquid phase epitaxy，lpe)、气相外延(vapor phaseepitaxy，vpe)、选择性外延生长(selective epitaxial growth，seg)、或另一合适的工艺或其组合独立地形成半导体结构161与半导体结构261。另外，可通过在外延生长期间进行原位掺杂和/或通过在外延生长之后进行植入来独立地对半导体结构161与半导体结构261进行掺杂。在此种情形中，使用图案化硬掩模保护未受到沉积或掺杂的区。
55.在一些实施例中，器件区1中的半导体结构161将被不同的材料替换。在这些情形中，可同时形成半导体结构161与半导体结构261以简化工艺。
56.当用作源极及漏极结构时，可例如通过外延生长来合并结构而在两个邻近的晶体管之间共享半导体结构161及半导体结构261。举例来说，具有共享源极及漏极结构的邻近finfet可被实施为两个功能晶体管。其他实例中的其他配置可实施其他数目的功能晶体管。
57.在图9中，根据一些实施例，在图8中的结构的侧上形成层间介电(interlayerdielectric，ild)层133。在此工艺中，层间介电(ild)层133形成在源极及漏极结构上。在一些实施例中，可在沉积ild层133之前沉积接触刻蚀停止层 (contact etch stop layer，cesl)。接着在cesl上沉积ild层133，为简化图式而未示出cesl。当形成与半导体层的接触时，cesl可提供停止刻蚀工艺的机制。cesl可由具有与相邻ild层144[133]不同的刻蚀选择性的介电材料形成。cesl的材料可包括氮化硅(sin或si3n4)、氮化硅碳(sicn)或其组合，且可通过cvd、pecvd、ald或另一沉积工艺来沉积。ild层133的材料可包括二氧化硅(sio2)或低介电常数介电材料(例如，介电常数(k值)低于二氧化硅的k值(约3.9)的材料)。低介电常数介电材料可包括氮氧化硅(sion)、磷硅酸盐玻璃(phosphosilicate glass，psg)、硼硅酸盐玻璃(borosilicate glass， bsg)、硼磷硅酸盐玻璃(borophosphosilicate glass，bpsg)、未经掺杂的硅酸盐玻璃(undoped silicate glass，usg)、氟化硅酸盐玻璃(fluorinated silicate glass，fsg)、碳氧化硅(sioxcy)、旋涂玻璃(sog)、另一低介电常数介电材料或其组合。可通过旋转涂布、cvd、可流动化学气相沉积(fcvd)、pecvd、pvd 或另一沉积工艺来沉积ild层133。
[0058]
在沉积ild层133之后，对ild层133及cesl实行平坦化工艺(例如化学机械抛光(cmp)工艺)。在平坦化工艺之后，虚设栅极结构141被暴露出。如图9中所示，ild层133的顶表面及cesl的顶表面可与虚设栅极结构141 的顶表面及栅极间隔件151的顶表面共面。
[0059]
在图10中，根据一些实施例，移除虚设栅极结构141及第一半导体条带 112。可使用一个或多个刻蚀工艺移除图9中的虚设栅极结构141及第一半导体条带112。移除虚设栅极结构141会在其位置中留下空隙142，且移除图9中的第一半导体条带112会在第一鳍结构125及第二鳍结构225二者中在相邻的第二半导体条带122之间形成第一空隙113。在一些实施例中，第一空隙113中的每一者可具有介于从约3nm到约15nm的范围内的高度。半导体条带122 堆叠在一起且彼此隔开介于从约3nm到约15nm的范围内的距离。半导体条带 122中的每一者可具有介于从约3nm到约15nm的范围内的厚度。然而，应理解，厚度范围及间距范围仅作为实例被引用且可依据应用而进行变化。堆叠的半导体条带122也可被称为纳米结构、纳米片材或纳米线。如下所述，半导体条带122可用作随后形成的晶体管的沟道层。
[0060]
依据虚设栅极结构141及第一半导体条带112的材料组成物而定，可使用适当的刻蚀工艺。举例来说，在一些实施例中，虚设栅极结构141包括多晶硅作为虚设电极材料，且可使用已知的干式多晶硅刻蚀工艺或湿式多晶硅刻蚀工艺来施行虚设栅极结构的刻蚀。在其中半导体条带112由si制成且半导体条带 122由sige制成的实施例中，第一半导体条带112的刻蚀可包括使用具有比对 sige高的si的刻蚀速率的干式刻蚀工艺或湿式刻蚀工艺。举例来说，湿式刻蚀工艺可包括使用硫酸(h2so4)与过氧化氢(h2o2)的混合物(spm)和/或氢氧化氨(nh4oh)与h2o2及去离子(deionized，di)水的混合物(apm)或另一合适的刻蚀剂。作为对第一半导体条带112进行刻蚀的结果，第二半导体条带122的悬置区可被形成为具有位于第二半导体条带122之间的第一空隙 113。
[0061]
在图11中，沉积第一介电结构层171及第二介电结构层271以分别环绕第一器件区及第二器件区中的第二半导体条带122。接下来，沉积第一导电填充材料145以分别环绕第一介电结构层及第二介电结构层。
[0062]
在器件区1中，第一介电结构层171形成在第二半导体条带122之间的第一空隙113(如图10中所示)及虚设栅极结构141空出的空隙142中。因此，第一介电结构层171被形成为环绕第二半导体条带122。第一介电结构层171 可包括界面层(interfacial layer，il)，为简化图式而未单独示出界面层。作为实例，可通过将第二半导体条带122暴露于氧化环境来形成界面氧化物层。氧化环境可包括臭氧(o3)、氢氧化氨(nh3oh)、过氧化氢(h2o2)及水的混合物(也被称为sc1溶液)和/或盐酸(hcl)、过氧化氢(h2o2)及水的混合物(也被称为sc2溶液)的组合或另一合适的氧化环境。作为氧化工艺的结果，可在第二半导体条带122的被暴露出的表面上形成介于从约0.5nm到约1.5nm 的范围内的氧化物层(也被称为化学氧化物或天然氧化物)。然而，应理解，厚度范围仅作为实例被引用且可依据应用而有所变化。
[0063]
第一介电结构层171可实质上共形地沉积在界面氧化物层上。在一些实施例中，栅极介电层可包括介电常数(k值)高于约3.9的介电材料。在一些实施例中，栅极介电层可包括：(i)氧化硅、氮化硅和/或氮氧化硅或另一合适的介电材料；(ii)包括铁电材料(例如氧化铪(hfo2)、tio2、hfzro、ta2o3、hfsio4、 zro2、zrsio2或另一合适的铁电材料)的高介电常数介电材料；(iii)具有li、 be、mg、ca、sr、sc、y、zr、al、la、ce、pr、nd、sm、eu、gd、tb、dy、 ho、er、tm、yb或lu的氧化物的高介电常数介电材料或另一合适的高介电常数介电材料；或
者(iv)其组合。可通过ald和/或其他合适的方法形成具有高介电常数介电层(例如，hfzro或hfo2)的第一介电结构层171。在一些实施例中，可使用在介于从约250℃到约350℃的范围内的温度下使用氯化铪 (hfcl4)作为前驱体的ald形成第一介电结构层171。然而，应理解，所述温度范围仅作为实例被引用且可依据应用而有所变化。在一些实施例中，第一介电结构层171可具有介于从约1nm到约3nm的范围内的厚度，以包绕在第二半导体条带122周围而不受相邻的第二半导体条带122之间的间距限制。然而，应理解，所述厚度范围仅作为实例被引用且可依据应用而有所变化。
[0064]
相似地，在器件区2中，第二介电结构层271形成在第二半导体条带122 之间的第一空隙113及虚设栅极结构141空出的空隙142中。因此，第二介电结构层271被形成为环绕第二半导体条带122。第二介电结构层271可包括界面层(il)，为简化图式而未单独示出所述界面层。作为实例，可通过将第二半导体条带122暴露于氧化环境来形成界面氧化物层。氧化环境可包括臭氧(o3)、氢氧化氨(nh3oh)、过氧化氢(h2o2)及水的混合物(也被称为sc1溶液) 和/或盐酸(hcl)、过氧化氢(h2o2)及水的混合物(也被称为sc2溶液)的组合。作为氧化工艺的结果，可在第二半导体条带122的被暴露出的表面上形成介于从约0.5nm到约1.5nm的范围内的氧化物层(也被称为化学氧化物或天然氧化物)。然而，应理解，所述厚度范围仅作为实例被引用且可依据应用而有所变化。
[0065]
第二介电结构层271可实质上共形地沉积在界面氧化物层上。在一些实施例中，栅极介电层可包括介电常数(k值)高于约3.9的介电材料。在一些实施例中，栅极介电层可包括：(i)氧化硅、氮化硅和/或氮氧化硅或另一合适的介电材料；(ii)包括铁电材料(例如氧化铪(hfo2)、tio2、hfzro、ta2o3、hfsio4、 zro2、zrsio2或另一合适的铁电材料)的高介电常数介电材料；(iii)具有li、 be、mg、ca、sr、sc、y、zr、al、la、ce、pr、nd、sm、eu、gd、tb、dy、 ho、er、tm、yb或lu的氧化物的高介电常数介电材料或另一合适的高介电常数介电材料；或者(iv)其组合。可通过ald和/或其他合适的方法形成具有高介电常数介电层(例如，hfzro或hfo2)的第二介电结构层271。在一些实施例中，可使用在介于从约250℃到约350℃的范围内的温度下使用氯化铪 (hfcl4)作为前驱体的ald形成第二介电结构层271。然而，应理解，所述温度范围仅作为实例被引用且可依据应用而进行变化。在一些实施例中，第二介电结构层271可具有介于从约1nm到约3nm的范围内的厚度，以包绕在第二半导体条带122周围而不受第二半导体条带122之间的间距限制。然而，应理解，所述厚度范围仅作为实例被引用且可依据应用而进行变化。
[0066]
在一些实施例中，第一介电结构层171包括高介电常数介电层hfzro，以用于在器件区1中形成电容器或存储器器件时增大电荷储存。
[0067]
在一些实施例中，在器件制作期间，可使用原子层刻蚀(atomic layeretching，ale)实行介电结构层及金属层的刻蚀，所述ale具有基于人工智能 (artificial intelligence，a.i.)或机器学习的控制工艺，如以下参照图25所述。
[0068]
再次参照图11，沉积第一介电结构层171及第二介电结构层271以分别环绕器件区1、2中的第二半导体条带122。当器件区1与器件区2中需要不同的介电结构层时，可使用图案化硬掩模来保护未受到沉积的器件区。
[0069]
接下来，在第一介电结构层171及第二介电结构层271之上形成第一导电填充材料145，以分别环绕器件区1、2中的第二半导体条带122。在一些实施例中，第一导电填充材料
145包括粘合/阻障层145-1及金属填充材料145-2。举例来说，粘合/阻障层145-1可包括氮化钛(tin)层且金属填充材料145-2 可包括钨(w)材料。粘合/阻障层145-1可改善金属填充材料与介电结构层之间的粘合且防止元素(例如，金属及氧)扩散到介电结构层中。在一些实施例中，可使用其他合适的材料(例如tan、tin、taaln、tialn、tasin、tisin 或aln等)替换氮化钛(tin)层。相似地，可使用其他导电材料(例如钴(co)) 替换钨(w)材料。可通过已知的工艺(例如ald、cvd等或另一合适的工艺)进行粘合/阻障层145-1及金属填充材料145-2的形成。
[0070]
如图11中所示，在器件区2中，第一导电填充材料145被配置成形成全环绕栅极(gaa)晶体管的栅极电极，所述全环绕栅极(gaa)以介电结构层271 作为栅极介电质且以半导体结构261作为源极及漏极区。在一些实施例中，器件区1中的结构可用于形成存储器器件，例如用于类似动态随机存取存储器 (dynamic random access memory，dram)器件或铁电随机存取存储器 (feram)元件的电容器。以下参照图12、图13、图14a、图14b、图15a 及图15b示出在器件区1中形成存储器器件的工艺。在此工艺中，可使用掩模 (例如图案化光刻胶层或硬掩模)保护器件区2中的结构。
[0071]
在图12中，在第一器件区中的ild层133中形成空隙134。可通过使用利用图案化掩模的已知刻蚀工艺对ild层进行刻蚀来形成空隙134。空隙134暴露出半导体结构161。
[0072]
在图13中，移除第一器件区中的半导体结构161的一部分，以形成空隙 165且暴露出第二半导体条带122。在其中半导体结构161由sige制成且第二半导体条带122由si制成的实施例中，可使用以比si高的速率对sige进行刻蚀的选择性刻蚀剂(例如，tmah)来移除半导体结构161的一部分或全部。
[0073]
图14a、图15a、图16a及图17a示出根据一些实施例的用于在器件区1 中制作gaa电容器且在器件区2中制作gaa晶体管的示例性方法的各个阶段的相应中间结构的剖视图。图14b、图15b、图16b及图17b示出根据一些实施例的用于在器件区1中制作gaaferam且在器件区2中制作gaa晶体管的另一示例性方法的各个阶段的相应中间结构的剖视图。
[0074]
在图14a中，移除第一器件区中的第二半导体条带122以形成第二空隙 123。如本文中所使用的第二空隙是指通过移除堆叠的半导体条带122形成的堆叠空隙区，此与通过移除堆叠的半导体条带112形成的第一空隙113不同。此外，还移除如图1a中所示的半导体层103以形成空隙105。在器件区1中，形成包括空隙134、165、123及105在内的内连空隙。在其中第二半导体条带122 由si制成的实施例中，可使用各向同性si刻蚀剂来移除第二半导体条带122。图14a的右侧部分还示出器件区1中的器件结构100沿着器件区1中所示的剖切线c-c’的剖视图100c，剖视图100c对与图面(drawing sheet)垂直的平面 (与由图5b中的剖切线b-b’界定的平面相似)进行界定。c-c’剖视图100c 的侧向尺寸被缩短以适应此图。
[0075]
图14b示出形成包括空隙134、165及123在内的内连空隙的替代实施例。在一些实施例中，如图14b中的中间结构中所示，通过将图12及图13中的工艺修改成对堆叠的第二空隙123的两侧上的介电层133及半导体结构161进行刻蚀来在所述堆叠的两侧上形成空隙134及165。在此工艺中可使用上述合适的刻蚀工艺。图14b的右侧部分还示出器件区1中的中间结构沿着器件区1中所示的剖切线c-c’的剖视图100c，剖视图100c对与图面垂直的平面(与图5b 中所示的由剖切线b-b’界定的平面相似)进行界定。c-c’剖视图100c的侧向尺寸被缩短以适应此图。
[0076]
上述图1到图14b包括用于gaa铁电电容器及gaa 1t feram的共用工艺阶段及中间结构。在后续步骤中使用不同的工艺。图15a、图16a及图17a 示出根据一些实施例的用于制作gaa铁电电容器及gaa晶体管的示例性方法的各个阶段的相应结构的剖视图。图15b、图16b及图17b示出根据一些实施例的用于制作gaa1t feram及gaa晶体管的示例性方法的各个阶段的相应结构的剖视图。
[0077]
在图15a中，在器件区1中，从图14a中的中间结构开始，在第一介电结构层171的一些部分之间的第二空隙123、形成在ild层133中的空隙134及形成在半导体结构161中的空隙165中沉积第二导电填充材料147。在一些实施例中，第二导电填充材料147将被配置成形成电容器的电极。因此，第二导电填充材料147选自具有高导电性的材料且可共形地沉积在内连空隙123、134 及165的内表面上。
[0078]
在一些实施例中，第二导电填充材料147包括第一层147-1及第二层147-2。在图15a所示实例中，第一层147-1沉积在图14a中所示的位于第一介电结构层171的一些部分之间的第二空隙123中。第一层147-1沉积在第二空隙123 的表面上以向介电结构层171提供期望的界面，且依据器件结构及工艺条件而定可完全填充或可不完全填充第二空隙123。在一些实施例中，第一层147-1 可选自折射金属氮化物(例如tin、tan、mon及wn等)或其他合适的材料。第二层147-2可沉积在空隙134及165中的未被填充的部分中，以改善与电容器电极的接触的导电性。在一些实施例中，第二层147-2可选自适合形成接触插塞的金属(例如w、co、mo、ru及ir等)或其他合适的材料。
[0079]
在一些实施例中，第二导电填充材料147包括粘合/阻障层147-1及金属填充材料147-2。举例来说，粘合/阻障层147-1可包括氮化钛(tin)层且金属填充材料147-2可包括钨(w)材料。粘合/阻障层147-1可改善金属填充材料与介电结构层之间的粘合且防止元素(例如，金属及氧)扩散到介电结构层中。可通过已知的工艺(例如ald、cvd等)进行粘合/阻障层147-1及金属填充材料147-2的形成。图15a的右侧部分还示出器件结构100的沿着器件区1中所示的剖切线c-c’的剖视图100c，剖视图100c对与图面垂直的平面进行界定。 c-c’剖视图100c的侧向尺寸被缩短以适应此图。
[0080]
在替代实施例中，可使用结合图15a阐述的工艺形成gaa铁电电容器，但从图14b所示器件区1中的中间结构开始，其中在第二空隙123的两侧上形成空隙134及空隙165。在此种情形中，在图14b中所示的内连空隙中沉积第二导电填充材料147。
[0081]
图15b示出根据一些实施例的gaa 1t feram的中间结构的剖视图。从图14b中的器件结构开始，器件区1中的结构包括位于第一介电结构层171的一些部分之间的第二空隙123。如以上结合图1到图14b所阐述，第一介电结构层171形成在通过移除由第一半导体材料制成的第一半导体条带112而产生的第一空隙113中。另外，通过移除由第二半导体材料制成的第二半导体条带 122来产生第二空隙123。器件区1中的结构还包括形成在ild层133中的空隙134及形成在半导体结构161中的空隙165。在图15b中，在由以下空隙形成的内连空隙中沉积第三半导体材料130：第一介电结构层171的一些部分之间的第二空隙123、形成在ild层133中的空隙134及形成在半导体结构161 中的空隙165。在一些实施例中，第一半导体材料是sige，第二半导体材料是 si，且第三半导体材料130是氧化铟镓锌(igzo)。图15b的右侧部分还示出器件结构100的沿着器件区1中所示的剖切线c-c’的剖视图100c，剖视图100c 对与图面垂直的平面进行界定。c-c’剖视图100c的侧向尺寸被缩短以适应此图。
[0082]
igzo是由铟(in)、镓(ga)、锌(zn)及氧(o)形成的金属氧化物半导体材料。igzo是具有20倍到50倍的非晶硅的电子迁移率的非晶半导体材料。 igzo可作为均匀的非晶相沉积，同时保持高载流子迁移率。使用其他半导体材料将难以在上述内连空隙中形成单晶外延半导体材料。因此，igzo适合作为填充材料来填充在内连空隙中，以形成图15b中的整体半导体结构1503。 igzo是金属氧化物半导体且可避免在与高介电常数铁电hfo2栅极绝缘体的接面处低介电常数界面层。另外，igzo是n型半导体且可用于无结晶体管操作并避免在反向模式操作中出现的电荷捕获。
[0083]
可使用合成方法(例如在例如250℃或低于250℃下进行的低温原子层沉积 (ald)工艺)制造igzo。作为另外一种选择，可使用溶液处理(例如脉冲激光沉积(pulsed laser deposition，pld)或旋转涂布)制造igzo，所述溶液处理涉及将in及ga溶液层沉积到热板上且依据目标组成物在大致200℃与 400℃之间的温度下进行退火。随后，可在空气中对膜进行退火。
[0084]
接下来，在第二空隙123、165中未被第三半导体材料130填充的空间中沉积第三导电填充材料149。在一些实施例中，第三导电填充材料149可相似于上述导电填充材料145、147。第三导电填充材料149包括粘合/阻障层149-1及金属填充材料149-2。举例来说，粘合/阻障层149-1可包括氮化钛(tin)层且金属填充材料149-2可包括钨(w)材料。粘合/阻障层149-1可改善金属填充材料与介电结构层之间的粘合且防止元素(例如，金属及氧)扩散到介电结构层中。可通过已知的工艺(例如ald、cvd等)进行粘合/阻障层149-1及金属填充材料149-2的形成。
[0085]
图16a及图16b分别示出根据一些实施例的与图15a及图15b中所示器件结构相同的器件结构，附加特征在于用于器件区2中的晶体管器件的源极及漏极区的金属接触结构181。在图16a及图16b中，金属接触结构181形成在刻蚀在介电层中的接触孔中。在一些实施例中，金属接触结构181包括粘合/ 阻障层181-1及金属填充材料181-2。举例来说，粘合/阻障层181-1可包括氮化钛(tin)层且金属填充材料181-2可包括钨(w)材料。粘合/阻障层181-1可改善金属填充材料与介电结构层之间的粘合且防止元素(例如，金属及氧)扩散到介电结构层中。可通过已知的工艺(例如ald、cvd等)进行粘合/阻障层181-1及金属填充材料181-2的形成。在一些实施例中，金属接触结构181 还可包括形成在接触孔的底部处的硅化物层182，以改善金属接触结构与下伏的半导体表面之间的粘合并减小接触电阻。图16a及图16b的右侧部分还分别示出器件结构100的沿着器件区1中所示的剖切线c-c’的剖视图100c，剖视图100c对与图面垂直的平面进行界定。c-c’剖视图100c的侧向尺寸被缩短以适应此图。
[0086]
图17a及图17b分别示出根据一些实施例的与图16a及图16b中所示器件结构相同的器件结构，其中添加用于器件区2中的晶体管器件的源极及漏极区以及用于器件区1中的存储器器件中的电极的通孔结构183。在图17a及图 17b中，通孔结构183形成在刻蚀在介电层135中的通孔中，介电层135形成在图16a及图16b中的器件结构之上。在一些实施例中，通孔结构183包括粘合/阻障层183-1及金属填充材料183-2。举例来说，粘合/阻障层183-1可包括氮化钛(tin)层且金属填充材料183-2可包括钨(w)材料。粘合/阻障层183-1 可改善金属填充材料与介电结构层之间的粘合且防止元素(例如，金属及氧) 在介电结构层中扩散。可通过已知的工艺(例如ald、cvd等)或另一合适的工艺进行粘合/阻障层183-1及金属填充
材料183-2的形成。图17a及图17b 的右侧部分还分别示出器件结构100沿着器件区1中所示的剖切线c-c’的剖视图100c，剖视图100c对与图面垂直的平面进行界定。c-c’剖视图100c的侧向尺寸被缩短以适应此图。
[0087]
图18示出根据一些实施例的由gaa晶体管及gaa电容器形成的半导体器件的剖视图及示意图。在图18中，半导体器件1800是一晶体管一电容器 (1t1c)存储器元件且包括在1t1c存储器元件的剖视图及示意图1810s中示出的晶体管1820及电容器1810。晶体管1820也被称为有源器件且电容器1810 也被称为无源器件。
[0088]
在图18中，晶体管1820及电容器1810具有与图17a中所示器件结构相同的器件结构，其中分别在器件区2、1中添加用于连接晶体管1820与电容器 1810的金属内连线结构185。金属内连线结构185形成在介电层137中，介电层137形成在图17a中的器件结构之上。在一些实施例中，通过以下方法形成金属内连线结构185：在介电层137中刻蚀出沟槽，随后通过电镀铜 (electro-copper plating，ecp)来使用铜(cu)填充沟槽，且通过铜化学机械抛光(cmp)来进行平坦化。
[0089]
在图18中，电容器1810包括设置在衬底1801的第一器件区(器件区1) 中的堆叠导电电极条带1811，堆叠导电电极条带1811彼此隔开。第一介电结构层1812包绕在堆叠导电电极条带1811周围，且导电电极层1813包绕在第一介电结构层1812及导电电极条带1811周围。在一些实施例中，堆叠导电电极条带1811可由氮化钛(tin)制成。在替代实施例中，也可使用其他合适的材料，例如t、ta、tan等。在一些实施例中，衬底1801可包括soi晶片或sigeepi晶片作为刻蚀停止层。在一些实施例中，sige epi晶片可经硼掺杂。
[0090]
在图18中，晶体管1820包括设置在衬底1801的第二器件区(器件区2) 中的堆叠半导体条带1821，且半导体条带1821彼此隔开。第二介电结构层1822 包绕在堆叠半导体条带1821周围，且导电电极层1823包绕在第二介电结构层 1822及半导体条带1821周围。在一些实施例中，堆叠半导体条带1821可由si 或sige制成。在替代实施例中，也可使用上述其他合适的半导体材料。
[0091]
如图18中所示，包括堆叠第一导电电极条带1811、第一介电结构层1812 及导电电极层1813的电容器1810以全环绕栅极(gaa)结构被配置成形成电容器作为电荷储存存储器器件。堆叠第一导电电极条带1811及导电电极层1813 被配置为gaa电容器1810的电极。包括堆叠半导体条带1821、第二介电结构层1822及导电电极层1823的晶体管1820以全环绕栅极(gaa)结构被配置成形成gaa晶体管。堆叠半导体条带1821被配置成形成晶体管1820的沟道。在一些实施例中，第一介电结构层1812包括氧化锆铪(hfzro)且第二介电结构层1822包括氧化铪(hfo2)。
[0092]
金属内连线结构185包括耦合到晶体管1820的漏极1825的位线(bit line， bl)185-1、耦合到晶体管1820的栅极(导电电极层1823)的字线(word line， wl)185-2以及连接晶体管1820的源极1827的内连线走线185-3。内连线走线185-3还将晶体管1820的源极1827连接到电容器1810的电极1815。金属内连线结构185还包括耦合到电容器的另一导电电极层1813的板线185-4。如图 18中的示意图1810s中所示，gaa晶体管1820与gaa电容器1810被连接为一晶体管一电容器(1t1c)存储器，所述1t1c存储器可为非易失性存储器 (non-volatile memory，nvm)单元或者铁电随机存取存储器(feram)中的动态随机存取存储器(dram)单元。具有多个堆叠导电电极条带且包绕在结构周围的电容器1810的gaa为电
容器提供大的有效面积及提高的电荷储存能力。另外，氧化铪锆(hfzro)由高的铁电极化进行表征且可进一步提供更高的电荷储存能力。
[0093]
在图18所示实例中，半导体器件1800是包括有源器件(晶体管1820)及无源器件(电容器1810)的集成器件，有源器件(晶体管1820)是可在处理器核心/io/sram区中使用的gaa晶体管，无源器件(电容器1810)为3d gaa 电容器结构。电容器1810与晶体管1820并排设置且被配置为1t1c feram。电容器1810及晶体管1820二者均具有3d gaa结构，使得可增加电容器中的电荷储存及晶体管中的驱动电流。此外，使用高介电常数介电结构会增大电荷储存容量且使得能够使用更厚的介电层。另外，在一些实施例中，feram可包括耦合到多个电容器的一个晶体管(例如1t1c、1t2c、1t3c、1t4c、...、1tnc，其中n是正整数)以用于增大电荷储存容量。
[0094]
如上所述，晶体管1820包括沟道(半导体条带1821)、界面层(未示出)、高介电常数栅极介电质、钨栅极填充材料(导电电极层1823)及接触插塞1835。相似地，电容器1810包括具有界面层(未示出)、高介电常数栅极介电质(介电结构层1812)、位于导电电极层1813中的钨栅极填充材料及接触插塞1835 的介电结构。
[0095]
晶体管1820的沟道(半导体条带1821)可为si或sige且可呈堆叠条带、纳米片材或纳米线结构的形状。si或sige沟道可具有至少三个纳米片材或纳米线。在一些实施例中，最顶部si或sige纳米片材的沟道长度等于或小于中间的si或sige纳米片材的沟道长度，且中间的si或sige纳米片材的沟道长度等于或小于底部的si或sige纳米片材的沟道长度。
[0096]
在一些实施例中，介电结构层可包括界面层(il)。在一些实施例中，最顶部si或sige纳米片材上的il的厚度大于中间纳米片材上的il，而中间纳米片材又具有比底部纳米片材上的il大的厚度。在3d gaa电容器1810中，介电结构层1812具有厚度等于或大于3nm的hfzro层，且zr浓度大约为40％到 60％。然而，应理解，厚度范围及浓度范围仅作为实例被引用且可依据应用而进行变化。晶体管1820中的介电结构层1822可与电容器1810中的介电结构层 1812相同。作为另外一种选择，晶体管1820中的介电结构层1822可不同于介电结构层1812，例如使用hfo2替换hfzro。在一些实施例中，hfzro层及hfo2层可具有结晶相，例如正交相(orthorhombic phase)。在一些实施例中，最顶部纳米片材上的介电结构层1812、1822的厚度大于中间纳米片材上的介电结构层，而中间纳米片材又具有比底部纳米片材上的介电结构层大的厚度。在一些实施例中，在器件制作期间，可使用原子层刻蚀(ale)来实行介电结构层的刻蚀，所述ale具有基于人工智能(a.i.)或机器学习的控制工艺，如以下参照图25所述。
[0097]
电容器1810的金属栅极结构(导电电极层1813)及晶体管1820的金属栅极结构(导电电极层1823)可分别为单层金属化合物或多层金属化合物。电容器1810在另一导电电极层1813中具有条带结构或纳米片材结构，所述另一导电电极层1813可为单层金属化合物或多层金属化合物。在一些实施例中，片材对片材间距(sheet-sheet spacing)对于晶体管1820来说可为8nm到15nm且对于3d gaa电容器1810来说可为10nm到20nm。然而，应理解，厚度范围仅作为实例被引用且可依据应用而进行变化。金属栅极结构(导电电极层1813、 1823)可具有至少两种类型的金属。第一种是具有p型功函数的金属栅极，可包括tin、tan、wn及mon等。第二种是具有n型功函数的金属栅极，例如 al金属(包括tialc及taalc等)或金属硅化物(包括tisi、tasi、wsi、cosi 及nisi等)。将金属层连接到半导体的接触插塞1835
可选自除w之外的低电阻金属，例如ru、ir、mo及co等。在一些实施例中，金属接触件可包括tisi 层和/或tin层以及钴填充材料。在一些实施例中，在器件制作期间，可使用原子层刻蚀(ale)来实行导电层的刻蚀，所述ale具有基于人工智能(a.i.) 或机器学习的控制工艺，如以下参照图25所述。
[0098]
图19a示出根据一些实施例的包括gaa单晶体管铁电随机存取存储器 (1t-feram)及单独的gaa晶体管的半导体器件的剖视图及示意图。在图19a 中，半导体器件1900包括用作1t-feram的存储器器件1910及在存储器器件 1910的剖视图及示意图1910s中示出的晶体管1920。
[0099]
在图19a中，存储器器件1910及晶体管1920具有与图17b中所示器件结构相同的器件结构，其中分别在器件区1、2中添加用于连接存储器器件1910 与晶体管1920的金属内连线结构185。金属内连线结构185形成在介电层137 中，介电层137沉积在图17b中的器件结构之上。在一些实施例中，通过以下方法形成金属内连线结构185：在介电层137中刻蚀出沟槽，随后通过电镀铜 (ecp)来使用铜(cu)填充沟槽，且通过铜化学机械抛光(cmp)进行平坦化。
[0100]
在图19a中，存储器器件1910包括整体半导体结构1903，所述整体半导体结构1903在衬底1901的第一器件区(器件区1)中具有由相同的半导体材料制成的内连部分。整体半导体结构1903分别包括由半导体材料形成的堆叠条带1911连接的第一部分1903-1与第二部分1903-2。堆叠条带彼此隔开。导电电极层1913包绕在整体半导体结构1903的堆叠条带1911周围。第一介电结构层1912包绕在堆叠条带1911周围且将堆叠条带1911与导电电极层1913隔开。如图19a中所示，整体半导体结构1903由内连部分制成，所述内连部分包括分别由半导体材料的堆叠条带1911连接的第一部分1903-1与第二部分1903-2。在一些实施例中，如以上结合图15b、图16b及图17b所述，通过将半导体材料填充在由刻蚀工艺产生的内连空隙中来形成整体半导体结构1903。在一些实施例中，填充半导体材料是氧化铟镓锌(igzo)。在替代实施例中，也可使用其他合适的金属氧化物半导体材料(例如in2o3、zno、sno2、cu2o及cumo
2 (m＝al、ga或in)等)。
[0101]
在一些实施例中，在全环绕栅极(gaa)结构中，存储器器件1910被配置为单晶体管铁电随机存取存储器(1t-feram)单元。在此实例中，整体半导体结构1903的第一部分1903-1及第二部分1903-2分别被配置为晶体管的漏极及源极，所述漏极与源极通过被配置为沟道区的半导体材料形成的堆叠条带 1911连接。第一介电结构层可包括铁电材料氧化铪锆(hfzro)。在其他实例中，也可使用其他铁电材料(例如氧化铪(hfo2)等)。
[0102]
图19a中的存储器器件1910是铁电fet(ferroelectric fet，fefet)，其中作为栅极介电质的铁电材料hfzro或hfo2与igzo沟道形成1t-feram。此种fet可提供比多晶硅沟道好的次临界摆幅(subthreshold swing，ss)及比多晶硅沟道高的迁移率。作为存储器器件的fefet可具有低功耗、高速度及高容量的优点。此外，铁电hfzro及hfo2与cmos工艺兼容。
[0103]
在图19a中，晶体管1920是与图18中的晶体管1820相似的全环绕栅极 (gaa)晶体管。晶体管1920包括设置在衬底1901的第二器件区(器件区2) 中的堆叠半导体条带1921，且半导体条带1921彼此隔开。第二介电结构层1922 包绕在堆叠半导体条带1921周围，且导电电极层1923包绕在第二介电结构层 1922及半导体条带1921周围。在一些实施例中，堆叠半导体条带1921可由si 或sige制成。在替代实施例中，也可使用上述其他合适的半导体材
料。在一些实施例中，第一介电结构层1812包括氧化锆铪(hfzro)且第二介电结构层1822 包括氧化铪(hfo2)。
[0104]
金属内连线结构185包括耦合到晶体管1920的漏极1925的位线(bl) 185-1、耦合到形成晶体管1920的栅极的导电电极层1923的字线(wl)185-2 以及连接晶体管1920的源极1927的内连线走线185-3。金属内连线结构185 还包括耦合到存储器器件1910的漏极电极1915的位线(bl)185-4、耦合到存储器器件1910的栅极电极(导电电极层1913)的字线(wl)185-5以及耦合到存储器器件1910的源极电极1917的板线(plate line，pl)185-6。
[0105]
在图19a所示实例中，半导体器件1900是包括有源器件(晶体管1920) 及存储器器件1910的集成器件，有源器件(晶体管1920)为可在处理器核心 /io/sram区中使用的gaa晶体管，存储器器件1910为3d gaa1t-feram 结构。存储器器件1910及晶体管1920二者均具有3d gaa结构，使得可增加存储器中的电荷储存及晶体管中的电流驱动。另外，存储器器件1910具有igzo 通道。可使用合成方法(例如在例如250℃或低于250℃下进行的低温原子层沉积(ald)工艺)制造igzo。如图19a中所示，存储器器件1910及晶体管 1920是gaa fet。此外，使用高介电常数介电结构会增大电荷储存容量且使得能够使用更厚的介电层。另外，在一些实施例中，feram可包括耦合到多个电容器的一个晶体管(例如1t1c、1t2c、1t3c、1t4c、...、1tnc，其中n是正整数)以用于增大电荷储存容量。在一些实施例中，可在finfet结构中实施1t1c、1t2c、1t3c、1t4c、...、1tnc。
[0106]
如上所述，晶体管1920包括沟道(半导体条带1921)、界面层、高介电常数栅极介电质1912、导电电极层1923中的钨栅极填充材料以及将金属层连接到半导体的接触插塞1935。相似地，存储器器件1910包括具有界面层、高介电常数栅极介电质(介电结构层1912)、钨栅极填充材料(导电电极层1913) 及金属接触件的介电结构。
[0107]
晶体管1920的沟道(半导体条带1921)可为si或sige且可呈条带、纳米片材或纳米线结构的形状。si或sige沟道可具有至少三个纳米片材或纳米线。在一些实施例中，最顶部si或sige纳米片材的沟道长度等于或小于中间的si 或sige纳米片材的沟道长度，且中间的si或sige纳米片材的沟道长度等于或小于底部的si或sige纳米片材的沟道长度。
[0108]
在一些实施例中，介电结构层可包括界面层(il)。在一些实施例中，最顶部si或sige纳米片材上的il的厚度大于中间纳米片材上的il，而中间纳米片材又具有比底部纳米片材上的il大的厚度。在3d gaa feram(存储器器件 1910)中，介电结构层1912具有厚度等于或大于3nm的hfzro层，且zr浓度大约为40％到60％。然而，应理解，厚度范围及浓度范围仅作为实例被引用且可依据应用而进行变化。晶体管1920中的介电结构层1922可与feram(存储器器件1910)中的介电结构层1912相同。作为另外一种选择，晶体管1920 中的介电结构层1922可不同于介电结构层1912，例如使用hfo2替换hfzro。在一些实施例中，hfzro层及hfo2层可具有结晶相，例如正交相。在一些实施例中，最顶部纳米片材上的介电结构层1912、1922的厚度大于中间纳米片材上的介电结构层，而中间纳米片材上的介电结构层又具有比底部纳米片材上的介电结构层大的厚度。在一些实施例中，在器件制作期间，可使用原子层刻蚀 (ale)来实行介电结构层的刻蚀，所述ale具有基于人工智能(a.i.)或机器学习的控制工艺，如以下参照图25所述。
[0109]
由feram(存储器器件1910)的导电电极层1913及晶体管1920的导电电极层1923形成的金属栅极结构可分别为单层金属化合物或多层金属化合物。在一些实施例中，片材对
片材间距对于晶体管1920来说可为8nm到15nm且对于3d gaa feram(存储器器件1910)来说可为10nm到20nm。然而，应理解，厚度范围仅作为实例被引用且可依据应用而进行变化。金属栅极结构(导电电极层1913、1923)可具有至少两种类型的金属。第一种是具有p型功函数的金属栅极，可包括tin、tan、wn及mon等。第二种是具有n型功函数的金属栅极，例如al系金属(包括tialc及taalc等)或金属硅化物(包括tisi、 tasi、wsi、cosi及nisi等)。将金属层连接到半导体的接触插塞1935可选自除w之外的低电阻金属，例如ru、ir、mo及co等。在一些实施例中，金属接触件可包括tisi层和/或tin层以及钴填充材料。在一些实施例中，在器件制作期间，可使用原子层刻蚀(ale)来实行导电层的刻蚀，所述ale具有基于人工智能(a.i.)或机器学习的控制工艺，如以下参照图25所述。
[0110]
图19b示出根据一些实施例的图19a所示单晶体管铁电随机存取存储器 (1t-feram)的实例的俯视布局图1960及示意图1960s。图19b中的布局图 1960可用作feram阵列中的一个位的单位单元的布局。图19b示出半导体区，其中形成有漏极1925、沟道(半导体条带1921)及源极1927，但被图19b中的上覆结构阻挡。此外，金属内连线结构185包括：耦合到漏极接触件(漏极电极1915)的位线(bl)185-4，漏极接触件(漏极电极1915)耦合到漏极1925；耦合到栅极(导电电极层1913)的接触件的字线(wl)185-5；以及耦合到源极的接触件(源极电极1917)的板线(pl)185-6，源极接触件(源极电极1917) 耦合到源极1927。板线(pl)185-6用作器件的接地(ground，gnd)。
[0111]
图20示出根据一些实施例的堆叠三维(3d)存储器器件的剖视图。如图 20中所示，半导体器件2000包括分别堆叠在电容器器件2010之上的晶体管 2020。晶体管2020的实例是以上结合图18阐述的晶体管1820，且电容器2010 的实例是以上结合图18阐述的电容器1810。根据上述方法，可在单独的晶片 (例如晶体管晶片与电容器晶片)上分别制作晶体管2020与电容器2010。接下来，可使用晶片薄化工艺来减小晶体管2020的晶体管晶片的背侧厚度。接着在晶体管晶片的背侧上形成背侧接触件2021及背侧内连线2022。之后，使用晶片结合工艺将晶体管晶片结合在电容器晶片的顶部上。
[0112]
如图20中的示意图2000s所示，可通过堆叠在电容器2010上且电耦合到电容器2010的晶体管2020来形成包括一晶体管一电容器(1t1c)feram存储器单元的集成器件。此外，在一些实施例中，feram可包括耦合到多个电容器的一个晶体管(例如1t1c、1t2c、1t3c、1t4c、...、1tnc，其中n是正整数)以用于增大电荷储存容量。
[0113]
图21示出根据一些实施例的gaa一晶体管一电容器铁电随机存取存储器 (1t1c feram)的剖视图及示意图。在图21中，半导体器件2100是与图18 中的半导体器件1800相似的一晶体管一电容器(1t1c)存储器元件且包括在剖视图及示意图2100s中示出的晶体管2120及电容器2110。晶体管2120及电容器2110二者均具有全环绕栅极(gaa)，其中栅极电极包绕在沟道或另一电极周围，在栅极电极与沟道或另一电极之间具有介电结构。然而，半导体器件 2100与半导体器件1800的不同之处在于图21中的电容器2110具有重掺杂的半导体条带2111作为用作电容器的电极的导电条带，此与具有导电电极条带 1811作为电容器的电极的半导体器件1800不同。
[0114]
可使用与以上结合图1a到图18阐述的形成gaa晶体管的工艺相似的工艺来制作电容器2110。举例来说，如图1a中所示，器件区1中的第二半导体层120可被重掺杂，而器件区2中的第二半导体层120保持为未经掺杂或轻掺杂且用作晶体管的沟道区。在实例中，可在器
件区1及器件区2二者中实行外延工艺以形成半导体层120，且接着对器件区1中的半导体层120进行重掺杂，同时器件区2被掩模保护。举例来说，如果使用离子植入进行掺杂，则可使用光刻胶掩模或硬掩模。作为另外一种选择，可使用不同的原位掺杂在器件区1 与器件区2中实行半导体层120的单独的外延生长，同时使用硬掩模保护器件区中的一者。随后，可使用晶体管1820的制作工艺形成具有用作电容器的重掺杂沟道区的晶体管2120。在一些实施例中，电容器2110对于源极区、沟道区及漏极区具有相同的掺杂类型(n型或p型)。
[0115]
作为另外一种选择，可使用与用于形成图14a及图14b中的电容器结构的工艺相似的工艺来制作电容器2110，以形成空隙，如以上结合图1a到图18所阐述。接下来，可使用重掺杂半导体材料来填充空隙且所述重掺杂半导体材料可用作电容器的电极。
[0116]
如图21中所示，半导体器件2100是包括有源器件(晶体管2120)及无源器件(电容器2110)的集成器件。有源器件(晶体管2120)形成在衬底的第二器件区中，可包括处理器核心、io及sram器件。具有3d gaa电容器结构的无源器件(电容器2110)形成在衬底的第一器件区中。在图21所示实例中，晶体管2120与电容器2110并排地定位且通过金属内连线连接在一起以形成 1t1c feram。此外，在一些实施例中，feram可包括耦合到多个电容器的一个晶体管(例如1t1c、1t2c、1t3c、1t4c、...、1tnc，其中n为正整数)以用于增大电荷储存容量。如上所述，晶体管2120包括沟道、界面层、高介电常数栅极介电质、钨栅极填充材料及金属有源区接触件。晶体管2120的沟道可为 si或sige且可呈条带、纳米片材或纳米线结构的形状。电容器2110中的对应的沟道区是重掺杂的si或sige，其用作电容器的电极。电容器2110中的金属栅极可为单层金属化合物或多层金属化合物。
[0117]
图22示出根据一些实施例的另一gaa一晶体管一电容器铁电随机存取存储器(1t1c feram)的剖视图及示意图。在图22中，半导体器件2200是与图21中的半导体器件2100相似的一晶体管一电容器(1t1c)存储器元件且包括在剖视图及示意图2200s中示出的晶体管2220及电容器2210。晶体管2220 及电容器2210二者均具有全环绕栅极(gaa)，其中电极包绕在沟道区或另一电极周围，在所述电极与所述沟道区或所述另一电极之间具有介电结构。然而，半导体器件2200与半导体器件2100的不同之处在于晶体管2220的源极区2227 被共享为电容器2210中的漏极区，所述漏极区连接到电容器2210中的重掺杂沟道区2211且被用作形成一晶体管一电容器(1t1c)存储器元件的电容器的电极。
[0118]
可使用与上述用于形成半导体器件2100的工艺相似的工艺来制作半导体器件2200，其中稍微修改的是电容器2210与晶体管2220被更靠近地放置。在此种布置中，晶体管2220的源极区2227连接到电容器2210中的重掺杂沟道区 2211且用作形成一晶体管一电容器(1t1c)存储器元件的电容器的电极。半导体器件2200的一个优点在于减小器件面积且可增大器件密度。
[0119]
在图22所示实例中，半导体器件2200是包括有源器件(晶体管2220)及无源器件(电容器2210)的集成器件，有源器件(晶体管2220)是可在处理器核心/io/sram区中使用的gaa晶体管，无源器件(电容器2210)是3d gaa 电容器结构。电容器2210与晶体管2220并排设置且被配置为1t1c feram。另外，在一些实施例中，feram可包括耦合到多个电容器的一个晶体管(例如 1t1c、1t2c、1t3c、1t4c、...、1tnc，其中n是正整数)以用于增大电荷储存容量。
[0120]
如上所述，与图18中的晶体管1820相似，晶体管2220包括沟道、界面层、高介电常
数栅极介电质、钨栅极填充材料及金属有源区接触件。此外，与图18 中的电容器1810相似，电容器2210包括具有界面层、高介电常数栅极介电质、钨栅极填充材料及将金属层连接到半导体的接触插塞的介电结构。晶体管2220 的沟道可为si或sige且可呈条带、纳米片材或纳米线结构的形状。电容器2210 中的对应的沟道区是重掺杂的si或sige，其用作电容器的电极。电容器2210 中的金属栅极可为单层金属化合物或多层金属化合物。此外，电容器2210与晶体管2220共享共用源极/漏极区。
[0121]
图23是示出根据一些实施例的制作半导体器件的方法的简化流程图。如图 23中所示，方法2300阐述在同一晶片上同时形成全环绕栅极(gaa)电容器与全环绕栅极(gaa)晶体管的方法。应理解，也可分开形成gaa电容器与 gaa晶体管。以下参照上述图1到图22对方法2300中的操作进行简要总结。应注意，以下阐述的方法2300可并不包括生产完整半导体器件的所有细节。因此，可在方法2300之前、期间及之后提供附加的工艺。还应理解，依据具体应用而定，可以不同的次序实行方法2300中的操作或者不实行一些操作。
[0122]
在操作2310中，所述方法包括分别在衬底上的第一器件区及第二器件区中形成第一堆叠结构及第二堆叠结构。第一堆叠结构及第二堆叠结构中的每一者包括交替的第一半导体条带与第二半导体条带的堆叠。包括交替的第一半导体条带与第二半导体条带的堆叠的堆叠结构的实例在图5a及图5b中示出。在图 5a及图5b中，鳍结构125、225中的每一者分别包括交替的第一半导体条带 112与第二半导体条带122的堆叠。第一半导体条带112及第二半导体条带122 是图1到图4中所示的第一半导体层110及第二半导体层120的保留部分。在本文中所阐述的实施例中，第一半导体条带112及第二半导体条带122分别由 sige及si制成。
[0123]
在操作2320中，移除第一半导体条带以在第一器件区及第二器件区二者中的第二半导体条带之间形成第一空隙。在交替的第一半导体条带与第二半导体条带的堆叠中的第二半导体条带之间形成的第一空隙的实例在图6到图10中示出。在第一鳍结构125及第二鳍结构225二者中，移除图9中的第一半导体条带112会在相邻的第二半导体条带122之间形成第一空隙113。
[0124]
方法2300还包括在操作2330中沉积第一介电结构层及第二介电结构层以分别环绕第一器件区及第二器件区中的第二半导体条带且在操作2340中在第一介电结构层及第二介电结构层之上沉积第一导电填充材料以分别环绕第一器件区及第二器件区中的第二半导体条带。所得器件结构的实例在图11中示出，在图11中沉积第一介电结构层171及第二介电结构层271以分别环绕第一器件区及第二器件区中的第二半导体条带122。如以上结合图11所述，第一介电结构层171及第二介电结构层271可包括铁电材料。举例来说，第一介电结构层 171可包括hfzro且第二介电结构层271可包括hfo2。
[0125]
在操作2340中，仍参照图11，在沉积第一介电结构层层171及第二介电结构层271以分别环绕器件区1及器件区2中的第二半导体条带122之后，在第一介电结构层171及第二介电结构层271之上形成第一导电填充材料145以分别环绕第二半导体条带122，从而在器件区1、2中形成全环绕栅极结构。
[0126]
在操作2350中，如图12到图14a及图14b中所示，仅在第一器件区中移除第一介电结构层171的一些部分之间的第二半导体条带122及全环绕栅极结构以形成第二空隙123。
[0127]
在操作2360中，如图15a中所示，在第一介电结构层的一些部分之间的第二空隙
123中沉积第二导电填充材料147。在一些实施例中，第二导电填充材料147包括粘合/阻障层147-1及金属填充材料147-2。举例来说，粘合/阻障层147-1可包括氮化钛(tin)层且金属填充材料147-2可包括钨(w)材料。
[0128]
如图15a中所示，第一导电填充材料145及第二导电填充材料147被配置成在第一器件区(器件区1)中形成电容器的第一电极及第二电极作为存储器器件。第二器件区(器件区2)中的第一导电填充材料145被配置成在第二器件区中形成全环绕栅极(gaa)晶体管的栅极电极。使用参照图16a、图17a 及图18阐述的附加后端处理，半导体器件的实例在图18中示出，所述半导体器件具有以上参照图18详细阐述的gaa电容器1810及gaa晶体管1820。
[0129]
在如图23中所示及以上概述的方法2300中，器件区1中的电容器与器件区2中的晶体管同时形成在同一衬底上。在一些操作中，在器件区1与器件区 2中同时应用相同的工艺步骤(例如，方法2300中的操作2310、2320及2340 以及图16a到图19b及图21到图22中所示的后续后端工艺中的一些工艺)。在其他操作中，仅在器件区1或仅在器件区2中实行所述工艺步骤。举例来说，在操作2330中，可分别在器件区1及器件区2中形成第一介电结构层及第二介电结构层。作为另一实例，仅在器件区1中实行方法2300中的操作2350、2360。在此种情形中，可使用掩模(例如，光刻胶掩模或硬掩模)保护器件区中的一者。
[0130]
然而，在一些实施例中，电容器器件可与晶体管器件分开形成且形成在与晶体管器件不同的衬底上，如以上参照图20中的堆叠结构所阐述。在此种情形中，可将方法2300修改成使得仅在器件区1中或在单独的晶片上实行操作2310 到操作2360，以与晶体管分开形成电容器。
[0131]
图24是示出根据一些实施例的制作半导体器件的另一方法的简化流程图。如图24中所示，可使用方法2400与全环绕栅极(gaa)晶体管分开或同时形成全环绕栅极(gaa)1t-feram。以下参照上述图1到图23对方法2400中的操作进行简要总结。应注意，以下阐述的方法2400可并不包括生产完整半导体器件的所有细节。因此，可在方法2400之前、期间及之后提供附加的工艺。还应理解，依据具体应用而定，可以不同的次序实行方法2400中的操作或者不实行一些操作。
[0132]
如图24中所示，方法2400包括操作2410到操作2460。在一些实施例中，操作2410到操作2440可相似于图23所示方法2300的操作2310到操作2340，且此处对其进行详细阐述。
[0133]
在操作2410中，所述方法包括分别在衬底上的第一器件区及第二器件区中形成第一堆叠结构及第二堆叠结构。第一堆叠结构及第二堆叠结构中的每一者包括交替的第一半导体条带与第二半导体条带的堆叠。第一半导体条带及第二半导体条带分别由第一半导体材料及第二半导体材料制成。在一些实施例中，第一半导体材料是sige且第二半导体材料是si。操作2410的细节相似于图23 所示操作2310且此处不再进行阐述。
[0134]
在操作2420中，与图23所示操作2320相似，移除第一半导体条带以在第一器件区及第二器件区二者中的第二半导体条带之间形成第一空隙。
[0135]
方法2400还包括在操作2430中沉积第一介电结构层及第二介电结构层以，分别环绕第一器件区及第二器件区中的第二半导体条带，此与图23所示操作 2330相似。
[0136]
在操作2440中，方法2400包括在第一介电结构层及第二介电结构层之上沉积第一导电填充材料，以分别环绕第一器件区及第二器件区中的第二半导体条带。如图11中所示，第一导电填充材料被配置成在器件区1及器件区2二者中形成器件的全环绕栅极电极。
[0137]
在操作2450中，仅在第一器件区中移除第一介电结构层171的一些部分之间的第二半导体条带122及全环绕栅极结构以形成第二空隙123，如图14b中所示。在图14b所示实施例中，通过修改图12及图13中的工艺来在堆叠结构的两侧上形成空隙134、165。
[0138]
在操作2460中，如图15b中所示，在第一介电结构层的一些部分之间的第二空隙123中沉积第三半导体材料130。在一些实施例中，第一半导体材料是sige，第二半导体材料是si，且第三半导体材料是氧化铟镓锌(igzo)。
[0139]
在一些实施例中，还在空隙134、165中沉积第三半导体材料，如图14b 中所示。所述方法还可包括使用第二导电填充材料来填充在沉积第三半导体材料130之后剩余的空隙。第二导电填充材料147包括粘合/阻障层147-1及金属填充材料147-2。举例来说，粘合/阻障层147-1可包括氮化钛(tin)层且金属填充材料147-2可包括钨(w)材料。
[0140]
如图15b中所示，第三半导体材料被配置成在第一器件区中形成一晶体管铁电随机存取存储器(1t-feram)的沟道区、源极区及漏极区，第一导电填充材料被配置成形成1t-feram的栅极电极，且第一导电填充材料被配置成在第二器件区中形成全环绕栅极(gaa)晶体管的栅极电极。使用参照图16b、图17b、图19a、图19b阐述的附加后端处理，半导体器件的实例在图19a及图19b中示出，所述半导体器件具有gaa1t-feram(存储器器件1910)及 gaa晶体管1920。
[0141]
在如图24的流程图中所示及以上概述的方法2400中，在同一衬底上同时形成器件区1中的1t-feram与器件区2中的晶体管。在一些操作中，在器件区1与器件区2中同时应用相同的工艺步骤(例如方法2400中的操作2410、 2420、2440以及图16a到图19b中所示的后续后端工艺中的一些工艺)。在其他操作中，仅在器件区1中或仅在器件区2中实行工艺步骤。举例来说，在操作2430中，可分别在器件区1及器件区2中形成第一介电结构层及第二介电结构层。作为另一实例，仅在器件区1中实行方法2400中的操作2450、2460。在这些情形中，可使用掩模(例如，光刻胶掩模或硬掩模)保护器件区中的一者。
[0142]
然而，在一些实施例中，1t-feram器件可与晶体管器件分开形成且与晶体管器件形成在不同的衬底上。在此种情形中，可将方法2400修改成使得仅在器件区1中实行操作2410到操作2460，以与晶体管分开形成1t-feram器件。
[0143]
图25是示出根据一些实施例的实行用于制作半导体器件的刻蚀工艺的方法的简化流程图。如上所述，在半导体器件的制作中使用用于在图案化衬底上刻蚀薄膜的各种刻蚀工艺，如以上结合图1a到图24所述。在一些实施例中，可使用原子层刻蚀(ale)控制刻蚀结果。持续改善刻蚀工艺是所希望的。如图25的流程图中所示，方法2500是使用机器学习的基于人工智能(a.i.)的方法且可应用于各种刻蚀工艺以动态地改善刻蚀结果。在一些实施例中，所述方法也可应用于其他制作工艺。
[0144]
原子层刻蚀(ale)是使用依序自限制反应(equential self-limiting reaction) 移除薄的材料层以形成挥发性反应产物的技术。在简化的说明中，ale从形成反应层的修改步骤开始，随后进行仅移除修改层的移除步骤。作为实例，ale 可具有四个步骤的循环，所述循环根据需要重复进行多次以实现所需的刻蚀深度。在步骤1中，使用刻蚀气体暴露出衬底，所述刻蚀气体吸附在表面层材料上且与表面层材料发生反应。在吸附一个单层之后停止刻蚀气体。在步骤2中，吹扫所有残留的刻蚀气体。在步骤3中，使用低能惰性离子轰击表面，此会移除发生反应的表面层。在步骤4中，从腔室吹扫刻蚀产物。ale的优点包括低损坏、
对超薄层的精确控制、高选择性、改善的均匀性及刻蚀特征的高的高宽比。
[0145]
可在形成纳米尺度结构的刻蚀工艺(例如以上结合图1a到图24中所述的刻蚀工艺)中使用ale。作为实例，在对金属氧化物(例如hfo2及hfzro) 以及金属及其他材料进行刻蚀时已展示ale。
[0146]
如图25中所示，方法2500包括使用机器学习来训练ale工艺模型，以为目标刻蚀结果提供刻蚀工艺参数且在逐批次(run-to-run)或逐周期 (cycle-by-cycle)的基础上动态地调整刻蚀工艺参数。
[0147]
在操作2510中，通过机器学习建立ale刻蚀工艺模型。举例来说，建立用于在器件结构100中的第一介电结构层171中对高介电常数介电层(例如， hfzro或hfo2)进行刻蚀的ale刻蚀模型，如图11中所示。建立用于在器件结构200中的第二介电结构层271中对高介电常数介电层(例如，hfzro或hfo2) 进行刻蚀的另一ale刻蚀模型，如图11中所示。在一些实施例中，ale刻蚀工艺模型被配置成识别可能会影响ale刻蚀结果的各种因素。ale刻蚀工艺模型可用于选择刻蚀工艺参数，所述刻蚀工艺参数可被调整以实现期望的结果。模型中考虑的因素可包括ale原材料信息，所述ale原材料信息可包括与工艺气体及设备相关的信息，例如安瓿寿命、包括固体、液体、气体或相混合物在内的材料特性、温度、湿度、光吸附/反射、压力、载气条件、气体供应管道长度等。可能会影响刻蚀结果的其他因素包括目标器件图案密度、被暴露有效平面面积、被暴露有效平面面积晶体取向、被暴露有效平面面积粗糙度指数、被暴露有效侧壁面积、被暴露有效侧壁倾斜角度、晶片旋转/倾斜参数以及工艺气体参数等。在一些实施例中，ale刻蚀模型包括分析引擎，所述分析引擎可包括机器学习、神经网络及大数据挖掘(big data mining)。
[0148]
机器学习涉及使计算机对大量数据进行存取且使计算机搜索最优解。机器学习算法能够在未被明确编程的情况下进行改善。换句话说，机器学习算法能够在数据中找到模式且将这些模式应用于新的问题。
[0149]
深度学习是机器学习的子集，其使用具有许多层的神经网络来分析数据。神经网络利用受人脑中的神经元启发的架构。在人脑中，神经元接收输入且基于所述输入发出输出以供另一神经元使用。神经网络模拟此种行为来学习收集的数据且接着预测结果。接着，可使用经训练的神经网络在制作工艺中提供工艺控制参数。
[0150]
在一些实施例中，可使用线性回归过程(linear regression process)来实施机器学习。在线性回归过程中，首先聚集训练数据，所述训练数据包括历史工艺条件及工艺结果。分析模型基于训练数据生成预测数据。将预测数据与附加训练数据进行比较且调整分析模型中的参数。迭代施行此过程，直到分析模型的准确性可接受。接着，经训练的工艺模型可用于提供制作工艺中的工艺参数。
[0151]
机器学习要求将正确的数据集应用到学习过程。大数据挖掘可提供正确的数据集，此是指从大量数据(即大数据)提取知识。大数据挖掘可帮助改善机器学习模型的准确性。
[0152]
在操作2510中，在机器学习过程中，收集并分析历史ale刻蚀数据作为机器学习过程的训练数据。举例来说，可收集并分析历史ale刻蚀数据，以用于器件结构100中的第一介电结构层171中的高介电常数介电层(例如，hfzro 或hfo2)的刻蚀及器件结构200中的第二介电结构层271中的第二高介电常数介电层(例如，hfzro或hfo2)的ale刻蚀，如图11中所
示。此种训练数据可用于通过遵循与机器学习过程相关联的相应训练程序来训练机器学习过程。在一些实施例中，基于神经网络的机器学习过程可用于构建ale刻蚀模型。在一些实施例中，机器学习过程可包括监督式机器学习过程，例如线性回归、逻辑回归、决策树(decision tree)、随机森林(random forest)、支持向量机、人工神经网络、卷积神经网络、递归神经网络或深度学习，其中可通过经由与监督式机器学习过程相关联的一个或多个训练程序(例如，梯度下降算法(gradientdecent algorithm))引入训练数据来训练或优化监督式机器学习过程。
[0153]
在操作2520中，在每次刻蚀运行或循环中，对刻蚀工艺模型进行动态微调以提供更新的工艺参数。举例来说，操作2520包括对刻蚀工艺模型进行动态微调，以用于器件结构100中的第一介电结构层171中的高介电常数介电层(例如，hfzro或hfo2)的刻蚀及器件结构200中的第二介电结构层271中的第二高介电常数介电层(例如，hfzro或hfo2)的刻蚀，如图11中所示。在初始刻蚀运行中，基于训练刻蚀工艺模型确定初始工艺参数集。在后续的运行或循环中，来自先前运行或循环的结果用于使用上述机器学习过程来对ale刻蚀模型进行微调，以改善模型并调整以适应设备特性及材料性质的变化。
[0154]
在操作2530中，使用由操作2520中的刻蚀工艺模型提供的参数来实行原子层刻蚀(ale)工艺。如上所述，在一些实施例中，ale工艺可具有四个步骤的循环，所述循环根据需要重复进行多次以实现所需的刻蚀深度。在步骤1 中，使用刻蚀气体暴露出衬底，所述刻蚀气体吸附在表面层材料上且与表面层材料发生反应。在吸附一个单层之后停止刻蚀气体。在步骤2中，吹扫所有残留的刻蚀气体。在步骤3中，使用低能惰性离子轰击表面，此会移除发生反应的表面层。在步骤4中，从腔室吹扫刻蚀产物。举例来说，施行ale工艺以对器件结构100中的第一介电结构层171中的高介电常数介电层(例如，hfzro 或hfo2)及器件结构200中的第二介电结构层271中的第二高介电常数介电层 (例如，hfzro或hfo2)进行刻蚀，如图11中所示。
[0155]
在操作2540中，测量刻蚀工艺的结果并分析测量数据，所述测量数据用于更新ale刻蚀模型中的工艺参数。举例来说，针对如图11中所示的器件结构 100中的第一介电结构层171中的高介电常数介电层(例如，hfzro或hfo2) 的ale刻蚀及器件结构200中的第二介电结构层271中的第二高介电常数介电层(例如，hfzro或hfo2)的ale刻蚀来测量并分析刻蚀结果。接着，可基于分析更新ale刻蚀模型中的工艺参数。在此步骤中测量的工艺结果可包括刻蚀结果，例如刻蚀深度、刻蚀速率、刻蚀轮廓、均匀性、在晶片或芯片面积之上的分布等。刻蚀工艺中聚集的其他数据可包括ale刻蚀模型中使用的因素，例如刻蚀材料信息、气体流动速率、温度、湿度、光吸附/反射、压力、载气条件等。其他数据可包括目标器件图案密度、被暴露有效平面面积、被暴露有效平面面积晶体取向、被暴露有效平面面积粗糙度指数、被暴露有效侧壁面积、被暴露有效侧壁倾斜角度、晶片旋转/倾斜参数以及工艺气体参数等。
[0156]
在操作2550中，方法2500返回到操作2520以用于下一次运行或循环。根据一些实施例，操作2510中的训练过程可离线实行。在每次刻蚀运行或循环中执行操作2520到操作2550，以对ale工艺进行动态微调，从而满足要求规范。举例来说，可对用于ale的刻蚀工艺进行动态微调以对器件结构100中的第一介电结构层171中的高介电常数介电层(例如，hfzro或hfo2)及器件结构200 中的第二介电结构层271中的第二高介电常数介电层(例如，
hfzro或hfo2) 进行刻蚀，如图11中所示。另外，上述基于a.i.或机器学习的ale优化过程还可应用于对电容器1810中的介电结构层1812、晶体管1820中的介电结构层 1822的刻蚀以及对图18中所绘示的器件中的导电层(例如金属栅极及功函数层)的刻蚀。此外，在器件制作期间，可使用原子层刻蚀(ale)来实行如图 19a及图19b中所绘示的介电层及金属层的刻蚀，所述ale具有基于人工智能 (a.i.)或机器学习的控制工艺，如以上参照图25所述。
[0157]
图26是示出根据一些实施例的可用于实施上述各种工艺的装置的简化方块图。图26仅是包括本公开的实施例的例示且并不限制权利要求书中所述的本公开的范围。所属领域中的普通技术人员将认识到其他变化、修改及代替。在一个实施例中，计算机系统2600通常包括荧幕2610、计算机2620、用户输出器件2630、用户输入器件2640、通信界面2650等。
[0158]
图26是能够实施本公开的计算机系统的代表图。举例来说，可使用与图 26中所绘示的计算机系统2600相似的系统来实施图25中所示的方法2500中的测量数据分析及ale刻蚀工艺模型微调。另外，可在与图26中所绘示的计算机系统2600相似的系统中施行方法2500中的机器学习系统的离线训练。此外，可使用与图26中所绘示的计算机系统2600相似的计算机系统执行图23 中所示的方法2300中的操作以及执行图24中所示的方法2400中的操作。举例来说，计算机系统可用于基于对历史工艺数据的分析以及器件及工艺模拟来设计工艺配方，控制工艺设备来执行工艺配方，测量并分析工艺结果数据以及优化工艺配方等。
[0159]
如图26中所示，计算机2620可包括通过总线子系统2690与数个外围器件进行通信的处理器2660。这些外围器件可包括用户输出器件2630、用户输入器件2640、通信界面2650及储存子系统，例如随机存取存储器(ram)2670及盘驱动机(disk drive)2680。
[0160]
用户输入器件2640可包括用于向计算机2620输入信息的所有可能类型的器件及机制。这些器件及机制可包括键盘、小键盘、结合到显示器中的触摸屏、例如语音辨别系统等音频输入器件、麦克风及其他类型的输入器件。
[0161]
用户输出器件2630包括用于从计算机2620输出信息的所有可能类型的器件及机制。这些器件及机制可包括显示器(例如，荧幕2610)、例如音频输出器件等非视觉显示器。
[0162]
通信界面2650提供到其他通信网络及器件的界面。通信界面2650可用作从其他系统接收数据及向其他系统传送数据的界面。
[0163]
ram 2670及盘驱动机2680是被配置成储存数据(例如本公开的实施例，包括可执行计算机代码、人类可读代码等)的有形储存介质的实例。其他类型的有形储存介质包括软盘、可移动硬盘、光学储存介质(例如光盘惟读存储器 (compact disc-read only memory，cd-rom)、数字多用光盘(digital versatiledisk，dvd)及条形码)、半导体存储器(例如闪存存储器)、惟读存储器(read-onlymemory，rom)、电池供电的易失性存储器、网络储存器件等。ram 2670及盘驱动机2680可被配置成储存提供本公开功能的基本编程及数据构造。
[0164]
提供本公开的功能的软件代码模块及指令可储存在ram 2670及盘驱动机 2680中。这些软件模块可由处理器2660执行。ram 2670及盘驱动机2680也可提供用于储存根据本公开使用的数据的储存库(repository)。
[0165]
ram 2670及盘驱动机2680可包括数个存储器，所述数个存储器包括用于在程序执行期间储存指令及数据的主要随机存取存储器(ram)及储存固定的非暂时性指令的惟读存储器(rom)。ram 2670及盘驱动机2680可包括为程序及数据文件提供持久(非易失性)储存
的文件储存子系统。ram 2670及盘驱动机2680也可包括可移除储存系统，例如可移除闪存存储器。
[0166]
总线子系统2690提供用于使计算机2620的各种组件及子系统按照预期彼此进行通信的机制。尽管总线子系统2690被示意性地示出为单个总线，然而总线子系统的替代实施例可利用多个总线。
[0167]
图26是能够实施本公开的计算机系统的代表图。对于所属领域中的普通技术人员来说显而易见的是，许多其他硬件及软件配置也适用于在本公开中使用。此外，预期存在其他微处理器及微控制器的使用。
[0168]
可以软件或硬件或二者的组合中的逻辑的形式来实施本公开的各种实施例。所述逻辑可作为指令集储存在计算机可读储存介质或机器可读的非暂时性储存介质中，所述指令集适于指导计算机系统的处理器实行本公开的实施例中所公开的一组步骤。所述逻辑可形成计算机程序产品的一部分，所述计算机程序产品适于指导信息处理器件实行在本公开的实施例中所公开的一组步骤。基于本文中提供的公开内容及教示，所属领域中的普通技术人员将理解实施本公开的其他方式和/或方法。
[0169]
本文中阐述的方法及工艺可局部或全部被实施为储存在计算机可读储存介质或器件中的代码和/或数据，使得当计算机系统读取及执行代码和/或数据时，计算机系统实行相关联的方法及工艺。所述方法及工艺也可局部或全部在硬件模块或装置中实施，使得当硬件模块或装置被激活时会实行相关联的方法及工艺。本文中所公开的方法及工艺可使用代码、数据及硬件模块或器件的组合来实施。
[0170]
在一些实施例中，提供用于形成3d gaa电容器及3d gaa1t-feram存储器器件的方法。所述方法包括分别在衬底上的第一器件区及第二器件区中形成第一堆叠结构及第二堆叠结构。第一堆叠结构及第二堆叠结构中的每一者包括交替的第一半导体条带与第二半导体条带的堆叠。所述方法还包括移除第一半导体条带以在第二半导体条带之间形成第一空隙。在一些实施例中，使用介电结构层及第一导电层填充第一空隙。接下来，移除第二半导体条带以形成第二空隙，所述第二空隙被介电层及第一导电层包绕。在一些实施例中，第二空隙由第二导电层填充，所述第二导电层被配置为3d gaa电容器的第二电极。作为另外一种选择，第二空隙可由半导体材料(例如igzo)填充，所述半导体材料被配置为3d gaa1t-feram存储器器件的沟道。所述方法还包括使用基于人工智能(a.i.)的原子层刻蚀(ale)刻蚀模型对所选择的介电质及金属实行ale，所述ale刻蚀模型具有逐运行或逐周期的动态微调。所述方法还使得能够同时形成具有3d gaa电容器及3d gaa1t-feram存储器器件的3d gaa晶体管。
[0171]
在3d gaa电容器中，第一电极包括以三维结构堆叠的多个条带，且每一导电条带被第二电极包绕，其中介电结构层夹置在第一电极与第二电极之间。在图18中示出实例。与传统的电容器结构(例如平面或深沟槽电容器)相比， 3d gaa电容器为小器件大小提供大的有效电容器面积。电荷储存能力得到提高。介电结构层包括高介电常数铁电介电质，此可进一步增加电荷储存。
[0172]
在3d gaa1t-feram存储器器件中，igzo沟道包括以三维结构堆叠的多个条带，且每一igzo条带被用作栅极的第二电极包绕，其中介电结构层夹置在第一电极与第二电极之间。在实施例中，源极区及漏极区也由igzo制成，从而与沟道区形成整体半导体结构。在19
所中示出实例。3d gaa1t-feram 存储器器件为小器件大小提供大的有效沟道面积。此种fet可提供比多晶硅沟道好的次临界摆幅(ss)及比多晶硅沟道高的迁移率。作为存储器器件的fefet 可具有低功耗、高速度及高容量的优点。fefet(存储器器件1910)可用作非易失性存储器单元。
[0173]
根据一些实施例，一种制作半导体器件的方法包括分别在衬底上的第一器件区及第二器件区中形成第一堆叠结构及第二堆叠结构。所述第一堆叠结构及所述第二堆叠结构中的每一者包括多个第一半导体条带与多个第二半导体条带的交替堆叠。所述方法还包括移除所述多个第一半导体条带，以在所述第一器件区及所述第二器件区二者中的所述多个第二半导体条带之间形成多个第一空隙。所述方法还包括在所述多个第一空隙中沉积第一介电结构层及第二介电结构层，以分别环绕所述第一器件区及所述第二器件区中的所述多个第二半导体条带，其中所述第一介电结构层与所述第二介电结构层不同。所述方法还包括在所述多个第一空隙中的所述第一介电结构层及所述第二介电结构层之上沉积第一导电填充材料，以分别环绕所述第一器件区及所述第二器件区中的所述多个第二半导体条带。另外，所述方法包括：在所述第一器件区中，移除所述第一介电结构层的多个部分之间的所述多个第二半导体条带以形成多个第二空隙，且在所述第一介电结构层的所述多个部分之间的所述多个第二空隙中沉积第二导电填充材料。在一些实施例中，所述第一导电填充材料及所述第二导电填充材料在所述第一器件区中形成存储器器件的第一电极及第二电极，且所述第一导电填充材料在所述第二器件区中形成全环绕栅极(gaa)晶体管的栅极电极。
[0174]
在一些实施例中，移除所述多个第一半导体条带以形成所述多个第一空隙还包括：移除所述多个第二半导体条带的多个部分以形成多个凹陷区；在所述多个凹陷区中沉积介电材料；以及使用所述多个凹陷区中的所述介电材料作为掩模来移除所述多个第一半导体条带，以在所述第一堆叠结构中的所述多个第二半导体条带之间形成所述多个第一空隙。在一些实施例中，沉积所述第一介电结构层以环绕所述多个第二半导体条带还包括：沉积第一铁电材料层以环绕所述多个第二半导体条带。在一些实施例中，所述第一导电填充材料包括氮化钛及钨，且所述第二导电填充材料包括氮化钛。在一些实施例中，所述第一介电结构层包括氧化铪锆；且所述第二介电结构层包括氧化铪。
[0175]
根据一些实施例，一种制作半导体器件的方法包括在衬底上的第一器件区中形成第一半导体层堆叠。所述第一半导体层堆叠包括多个第一半导体条带与多个第二半导体条带的交替堆叠。所述方法还包括移除所述多个第一半导体条带，以在所述第一半导体层堆叠中的所述多个第二半导体条带之间形成多个第一空隙。所述方法还包括在所述多个第一空隙中沉积第一介电结构层以环绕所述多个第二半导体条带；以及在所述多个第一空隙中沉积第一导电填充材料以环绕所述第一介电结构层及所述多个第二半导体条带。另外，所述方法包括移除所述多个第二半导体条带以在所述第一介电结构层的多个部分之间形成多个第二空隙；以及在所述多个第二空隙中沉积第二导电填充材料。在一些实施例中，所述第一导电填充材料及所述第二导电填充材料被配置成在所述第一器件区中形成存储器器件的第一电极及第二电极。
[0176]
在一些实施例中，移除所述多个第一半导体条带以形成所述多个第一空隙还包括：移除所述多个第二半导体条带的多个部分以形成多个凹陷区；在所述多个凹陷区中沉
积介电材料；以及使用所述多个凹陷区中的所述介电材料作为掩模来移除所述多个第一半导体条带，以在所述第一半导体层堆叠中的所述多个第二半导体条带之间形成所述多个第一空隙。在一些实施例中，沉积所述第一介电结构层以环绕所述多个第二半导体条带还包括：沉积第一铁电材料层以环绕所述多个第二半导体条带。在一些实施例中，所述第一导电填充材料包括氮化钛及钨，且所述第二导电填充材料包括氮化钛。在一些实施例中，所述第一导电填充材料包括氮化钛及钨，且所述第二导电填充材料包括重掺杂半导体材料。在一些实施例中，所述第一介电结构层包括氧化铪锆。在一些实施例中，制作半导体器件的方法还包括：在所述衬底上的第二器件区中形成第二半导体层堆叠，所述第二半导体层堆叠包括多个第三半导体条带与多个第四半导体条带的交替堆叠；移除所述多个第三半导体条带，以在所述第二半导体层堆叠中的所述多个第四半导体条带之间形成多个第三空隙；沉积第二介电结构层以环绕所述多个第四半导体条带；以及沉积所述第一导电填充材料以环绕所述第二介电结构层及所述多个第四半导体条带，由此所述第一导电填充材料被配置成在所述第二器件区中形成晶体管器件的栅极电极。在一些实施例中，制作半导体器件的方法还包括：同时进行以下操作，沉积所述第一导电填充材料以环绕所述第一介电结构层及所述多个第二半导体条带；以及沉积所述第一导电填充材料以环绕所述第二介电结构层及所述多个第四半导体条带。
[0177]
根据一些实施例，一种半导体器件包括设置在衬底的第一器件区中的导电电极条带堆叠。所述导电电极条带堆叠中的多个导电条带彼此隔开。所述半导体器件还包括包绕在所述导电电极条带堆叠周围的第一介电结构层。所述半导体器件还包括包绕在所述第一介电结构层及所述导电电极条带堆叠周围的导电电极层。在一些实施例中，所述多个导电条带包括氮化钛(tin)材料。在一些实施例中，所述多个导电条带包括重掺杂半导体材料。
[0178]
在一些实施例中，所述多个导电条带包括氮化钛。在一些实施例中，所述多个导电条带包括重掺杂半导体材料。在一些实施例中，半导体器件还包括：半导体条带堆叠，设置在所述衬底的第二器件区中且包括彼此隔开的多个半导体条带；第二介电结构层，包绕在所述半导体条带堆叠周围；以及所述导电电极层，包绕在所述第二介电结构层及所述半导体条带堆叠周围。其中：所述导电电极条带堆叠、所述第一介电结构层及所述导电电极层被配置成形成存储器器件；且所述半导体条带堆叠被配置成形成晶体管的沟道，且所述导电电极层被配置成形成所述晶体管的栅极。在一些实施例中，所述存储器器件设置在所述晶体管之上，以形成堆叠存储器单元。在一些实施例中，半导体器件，还包括与所述导电电极条带堆叠及所述半导体条带堆叠接触的半导体结构，从而连接所述存储器器件与所述晶体管，其中所述导电电极条带堆叠包括重掺杂半导体材料。在一些实施例中，所述第一介电结构层包括氧化铪锆；且所述第二介电结构层包括氧化铪。
[0179]
根据一些实施例，一种制作半导体器件的方法包括分别在衬底上的第一器件区及第二器件区中形成第一堆叠结构及第二堆叠结构，所述第一堆叠结构及所述第二堆叠结构中的每一者包括多个第一半导体条带与多个第二半导体条带的交替堆叠。所述多个第一半导体条带及所述多个第二半导体条带分别包括第一半导体材料及第二半导体材料。所述方法还包括移除所述多个第一半导体条带，以在所述第一堆叠结构及所述第二堆叠结构二者中的所述多个第二半导体条带之间形成多个第一空隙。所述方法还包括在所述多个第一空隙中沉积第一介电结构层及第二介电结构层，以分别环绕所述第一堆叠结构及所述第二堆
叠结构中的所述多个第二半导体条带。另外，所述方法还包括在所述多个第一空隙中沉积第一导电填充材料，以分别环绕所述第一介电结构层及所述第二介电结构层。另外，所述方法还包括：在所述第一器件区中，移除所述多个第二半导体条带以在所述第一介电结构层的多个部分之间形成多个第三空隙，且在所述第一介电结构层的多个部分之间的所述多个第三空隙中沉积第三半导体材料。在一些实施例中，所述第三半导体材料被配置成在所述第一器件区中形成全环绕栅极(gaa)一晶体管铁电随机存取存储器(1t-feram)的沟道区、源极区及漏极区，所述第一导电填充材料被配置成形成所述1t-feram的栅极电极，且所述第一导电填充材料被配置成在所述第二器件区中形成全环绕栅极 (gaa)晶体管的栅极电极。
[0180]
根据一些实施例，一种制作半导体器件的方法包括在衬底上的第一器件区中形成第一半导体层堆叠。所述第一半导体层堆叠包括多个第一半导体条带与多个第二半导体条带的交替堆叠。所述多个第一半导体条带及所述多个第二半导体条带分别包括第一半导体材料及第二半导体材料。所述方法还包括移除所述多个第一半导体条带，以在所述第一半导体层堆叠中的所述多个第二半导体条带之间形成多个第一空隙。此外，所述方法包括在所述多个第一空隙中沉积第一介电结构层以环绕所述多个第二半导体条带以及在所述多个第一空隙中沉积第一导电填充材料以环绕所述第一介电结构层及所述多个第二半导体条带。另外，所述方法包括移除所述多个第二半导体条带以在所述第一介电结构层的多个部分之间形成多个第二空隙；以及在所述第一导电填充材料形成的层之间的所述多个第二空隙中沉积第三半导体材料。
[0181]
根据一些实施例，一种半导体器件包括位于衬底的第一器件区中的整体半导体结构。所述整体半导体结构包括形成第一部分及第二部分的单一的半导体材料，所述第一部分与所述第二部分由所述半导体材料形成的堆叠条带连接。所述堆叠条带彼此隔开。所述半导体器件还包括包绕在所述整体半导体结构的所述堆叠条带周围的导电电极层。此外，所述半导体器件包括将所述堆叠条带与所述导电电极层隔开的第一介电结构层。根据一些实施例，所述半导体材料设置在所述半导体器件中的内连空隙中。
[0182]
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、替代及变更。