HKMG器件及其制造方法与流程

hkmg器件及其制造方法
技术领域
1.本发明涉及半导体技术领域，特别是涉及一种hkmg器件及其制造方法。


背景技术：

2.在半导体逻辑芯片的制程工艺之中,为了提升组件的效能,增加导通电流,降低截止漏电与降低栅极漏电,所以使用hkmg(高k金属栅极)制程,intel 45nm以下,开始使用hkmg制程,tsmc/umc 28nm以下,开始使用hkmg制程。
3.于芯片电路设计,电路布局之中,让n型组件与p型组件是共享栅极的架构是很常用的.
4.例如：反向器(inverter)是很常见的逻辑电路,静态随机存取存储器(sram,static random access memory)是很常见的存储器,都是让n型组件与p型组件是为共享栅极的架构。
5.基于n型组件与p型组件是共享栅极,传统方式有一些缺点：
6.1.金属栅极边界影响(mgbe,metal gate boundary effect)组件电性比较严重,阀值电压易受金属栅极边界影响,组件不稳定。
7.若边界靠近n型组件,远离p型组件,则n型组件阀值电压增加与p型组件阀值电压降低。
8.若边界远离n型组件,靠近p型组件,则n型组件阀值电压降低与p型组件阀值电压增加。
9.2.无法单独调整一种组件,而不影响到另一种组件。n型功函数(nwf)与p型功函数(pwf)会互相影响n型组件与p型组件的阀值电压。
10.单调整n型功函数时,n型组件与p型组件都会受影响。
11.单调整p型功函数时,n型组件与p型组件都会受影响。
12.3.p型组件的栅极空隙填充(metal gate gap fill)容易封口,造成里面没有填充到金属栅极。
13.由于p型组件的栅极内有n功函数金属层与功函数金属层,所以空间比较小,容易表面封口,但里面还未完全填满。
14.p型组件之中不同的栅极长度，愈小的栅极长度愈容易发生填充空隙。


技术实现要素：

15.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种hkmg器件及其制造方法，用于解决现有技术中金属栅极边界影响(mgbe,metal gate boundary effect)组件电性比较严重,阀值电压易受金属栅极边界影响,组件不稳定；无法单独调整一种组件,而不影响到另一种组件；p型组件的栅极空隙填充容易封口,造成里面没有填充到金属栅极的问题。
16.为实现上述目的及其他相关目的，本发明提供一种hkmg器件，包括：
17.衬底，所述衬底上形成有叠层，所述叠层由自下而上叠加的氧化层、高k介质层、第一底部隔离层组成，所述叠层的侧壁形成有侧墙；所述侧墙外形成有层间介质层；
18.所述第一底部隔离层上表面的一侧形成有依次叠加u形的第二底部隔离层、第一功函数金属层、第一顶部隔离层，所述第一顶部隔离层内形成有第一金属栅层；
19.所述第一底部隔离层上表面的另一侧形成有依次叠加u形的第三底部隔离层、第二功函数金属层、第二顶部隔离层，所述第二顶部隔离层内形成有第二金属栅层；
20.其中所述第二底部隔离层与所述第三底部隔离层的侧壁间相贴合。优选地，所述衬底为硅衬底。
21.优选地，所述侧墙的材料为氮化硅、二氧化硅中的至少一种。
22.优选地，所述高k金属层的材料为二氧化铪。
23.优选地，所述氧化层的材料为二氧化硅。
24.优选地，所述层间介质层的材料为二氧化硅。
25.优选地，所述第一底部隔离层、所述第二底部隔离层和所述第三底部隔离层的材料均为氮化钛。
26.优选地，所述第一功函数金属层为n功函数金属层，所述第二功函数金属层为p功函数金属层。
27.优选地，所述第一金属栅层和所述第二金属栅层的材料为al、cu、pt、ru、pd、ti中的一种或多种的组合。
28.一种hkmg器件的制造方法，至少包括：
29.步骤一、提供衬底，所述衬底上形成有叠层，所述叠层由自下而上叠加的氧化层、高k介质层、第一底部隔离层和栅极层组成，所述叠层的侧壁形成有侧墙，所述侧墙外形成有层间介质层；步骤二、通过光刻和刻蚀打开所述栅极层形成第一凹槽，用以定义出n型器件和p型器件的边界，之后去除光刻形成的光刻胶；
30.步骤三、在所述衬底依次形成覆盖所述第一凹槽的第二底部隔离层、第一功函数金属层、第一顶部隔离层以及第一金属栅层；
31.步骤四、研磨所述第一金属栅层以及其下方的所述第一顶部隔离层、所述第一功函数金属层和所述第二底部隔离层，使得所述栅极层的上表面裸露；
32.步骤五、通过光刻和刻蚀去除剩余的所述栅极层，用以形成第二凹槽，之后去除光刻形成的光刻胶；
33.步骤六、在所述衬底依次形成覆盖所述第二凹槽的第三底部隔离层、第二功函数金属层、第二顶部隔离层以及第二金属栅层；
34.步骤七、研磨所述第二金属栅层以及其下方的所述第二顶部隔离层、所述第二功函数金属层和所述第三底部隔离层，使得所述第一金属栅层的上表面裸露。
35.优选地，步骤一中的所述衬底为硅衬底。
36.优选地，骤一中所述侧墙的材料为氮化硅、二氧化硅中的至少一种。
37.优选地，步骤一中所述高k金属层的材料为二氧化铪。
38.优选地，步骤一中所述氧化层的材料为二氧化硅。
39.优选地，步骤一中的所述层间介质层的材料为二氧化硅。
40.优选地，步骤一中的所述第一底部隔离层、步骤三中的所述第二底部隔离层和步
骤六中的所述第三底部隔离层的材料均为氮化钛。
41.优选地，步骤一中的所述栅极层的材料为无定形硅。
42.优选地，步骤三中的所述第一功函数金属层为n功函数金属层，步骤六中的所述第二功函数金属层为p功函数金属层。
43.优选地，步骤一中的所述第一金属栅层和步骤六中的所述第二金属栅层的材料为al、cu、pt、ru、pd、ti中的一种或多种的组合。
44.如上所述，本发明的hkmg器件的制造方法，具有以下有益效果：
45.本发明利用底部隔离层阻挡n功函数金属层扩散往p型组件,阻挡p功函数金属层扩散往n型组件,有效改善降低金属栅极边界影响(metal gate boundary effect)，组件阀值电压(vt)不受影响,组件变得更稳定；可以有效的藉由单独调整n功函数金属层,来调节n型组件阀值电压(vt),不影响p型组件；或是,有效的藉由单独调整p功函数金属层,来调节p型组件阀值电压(vt),不影响n型组件；p型组件的金属金属栅极空隙填充状况良好，金属栅极上面不会封口,金属栅极里面不会空心。
附图说明
46.图1显示为现有技术的一种hkmg器件示意图；
47.图2显示为本发明的衬底示意图；
48.图3显示为本发明的定义出p、n器件边界示意图；
49.图4显示为本发明的形成部分器件示意图；
50.图5显示为本发明的第一次研磨示意图；
51.图6显示为本发明的去除剩余栅极层示意图；
52.图7显示为本发明的形成另一部分器件示意图；
53.图8显示为本发明的第二研磨示意图；
54.图9显示为本发明的工艺流程示意图。
具体实施方式
55.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
56.请参阅图8，本发明提供一种hkmg器件，包括：
57.衬底10，衬底10上形成有叠层，叠层由自下而上叠加的侧墙12，侧墙12内形成有自下而上叠加的氧化层13、高k介质层14、第一底部隔离层15组成，叠层的侧壁形成有侧墙12，侧墙12外形成有层间介质层11；
58.第一底部隔离层15一侧上表面形成有依次叠加u形的第二底部隔离层17、第一功函数金属层18、第一顶部隔离层19，第一顶部隔离层19内形成有第一金属栅层20；
59.第一底部隔离层15另一侧上表面形成有依次叠加u形的第三底部隔离层21、第二功函数金属层22、第二顶部隔离层23，第二顶部隔离层23内形成有第二金属栅层24；
60.其中第二底部隔离层17与第三底部隔离层21的侧壁间相贴合。
61.在一种可选的实施方式中，衬底10为硅衬底10。
62.在一种可选的实施方式中，侧墙12的材料为氮化硅、二氧化硅中的至少一种。
63.在一种可选的实施方式中，高k金属层的材料为二氧化铪。
64.在一种可选的实施方式中，氧化层13的材料为二氧化硅。
65.在一种可选的实施方式中，层间介质层11的材料为二氧化硅。
66.在一种可选的实施方式中，第一底部隔离层15、第二底部隔离层17和第三底部隔离层21的材料均为氮化钛。
67.在一种可选的实施方式中，第一功函数金属层18为n功函数金属层，第二功函数金属层22为p功函数金属层。
68.在一种可选的实施方式中，第一金属栅层20和步骤六中的第二金属栅层24的材料为al、cu、pt、ru、pd、ti中的一种或多种的组合。
69.请参阅图9，本发明提供一种hkmg器件的制造方法，至少包括：
70.步骤一，请参阅图2，衬底10，衬底10上形成有叠层，叠层由自下而上叠加的侧墙12，侧墙12内形成有自下而上叠加的氧化层13、高k介质层14、第一底部隔离层15组成，叠层的侧壁形成有侧墙12，侧墙12外形成有层间介质层11；在一种可选的实施方式中，步骤一中的衬底10为硅衬底10。
71.在一种可选的实施方式中，步骤一中侧墙12的材料为氮化硅、二氧化硅中的至少一种。
72.在一种可选的实施方式中，步骤一中高k金属层的材料为二氧化铪。
73.在一种可选的实施方式中，步骤一中氧化层13的材料为二氧化硅。
74.在一种可选的实施方式中，步骤一中的层间介质层11的材料为二氧化硅。
75.在一种可选的实施方式中，步骤一中的第一底部隔离层15、步骤三中的第二底部隔离层17和步骤六中的第三底部隔离层21的材料均为氮化钛。
76.在一种可选的实施方式中，步骤一中的栅极层16的材料为无定形硅。
77.步骤二，请参阅图3，通过光刻和刻蚀打开栅极层16形成第一凹槽，可在栅极层16的表面形成一层光刻胶，之后利用光刻打开需要刻蚀的栅极层16区域，之后可干法刻蚀打开的栅极层16，用以定义出n型器件和p型器件的边界，之后去除光刻形成的光刻胶；
78.步骤三，请参阅图4，在衬底10依次形成覆盖第一凹槽的第二底部隔离层17、第一功函数金属层18、第一顶部隔离层19以及第一金属栅层20；
79.在一种可选的实施方式中，步骤三中的第一功函数金属层18为n功函数金属层，步骤六中的第二功函数金属层22为p功函数金属层。
80.步骤四，请参阅图5，研磨第一金属栅层20以及其下方的第一顶部隔离层19、第一功函数金属层18和第二底部隔离层17，使得栅极层16的上表面裸露，通常可采用化学机械研磨；
81.步骤五，请参阅图6，通过光刻和刻蚀去除剩余的栅极层16，通过光刻和刻蚀打开栅极层16形成第一凹槽，可在剩余栅极层16以外的表面形成一层光刻胶，之后可干法刻蚀裸露的栅极层16，用以形成第二凹槽，之后去除光刻形成的光刻胶；
82.步骤六，请参阅图7，在衬底10依次形成覆盖第二凹槽的第三底部隔离层21、第二功函数金属层22、第二顶部隔离层23以及第二金属栅层24；
83.在一种可选的实施方式中，步骤一中的第一金属栅层20和步骤六中的第二金属栅层24的材料为al、cu、pt、ru、pd、ti中的一种或多种的组合。
84.步骤七，请参阅图8，研磨第二金属栅层24以及其下方的第二顶部隔离层23、第二功函数金属层22和第三底部隔离层21，使得第一金属栅层20的上表面裸露，即在p型器件和n型器件间形成了隔离，通常可采用化学机械研磨。
85.需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
86.综上所述，本发明利用底部隔离层阻挡n功函数金属层扩散往p型组件,阻檔p功函数金属层扩散往n型组件,有效改善降低金属栅极边界影响(metal gate boundary effect)，组件阀值电压(vt)不受影响,组件变得更稳定；可以有效的藉由单独调整n功函数金属层,来调节n型组件阀值电压(vt),不影响p型组件；或是,有效的藉由单独调整p功函数金属层,来调节p型组件阀值电压(vt),不影响n型组件；p型组件的金属金属栅极空隙填充状况良好，金属栅极上面不会封口,金属栅极里面不会空心。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
87.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。