半导体器件及其制作方法与流程

1.本发明涉及半导体技术领域，具体涉及一种半导体器件及其制作方法。


背景技术：

2.近年来，闪存(flash memory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，三维存储器(3d nand flash)应运而生。三维存储器中形成有交替堆叠的多层数据存储单元，通过将平面结构转化为立体结构，以提高三维存储器的存储密度和集成度。三维存储器可支持在更小的空间内容纳更高存储容量，从而带来很大程度的成本节约、能耗降低，以及大幅的性能提升以全面满足众多消费类移动设备和要求最严苛的企业部署的需求。
3.随着三维存储器的堆叠层数增加，形成三维存储器的工艺难度越来越大，导致三维存储器的良率和可靠性降低。一般情况下，三维存储器包括堆叠结构，其中，堆叠结构包括交替堆叠的层间牺牲层和层间绝缘层。随着三维存储器的堆叠层数增加，为了在后续去除堆叠结构中的层间牺牲层，并将层间牺牲层置换成栅极层时，堆叠结构不会因此而倒塌，可以在位于同一存储区中形成一条或多条栅线缝隙。与此同时，为了使位于同一存储区的栅极层在缺口处电连接，位于同一存储区内的栅线缝隙可在预定区域断开形成缺口(h-cut)，即位于同一存储去的栅线缝隙是断开的。然而，在通过刻蚀工艺形成断开的栅线缝隙时，由于在刻蚀过程中产生的聚合物会影响栅线缝隙在靠近断开处的刻蚀，导致在靠近断开处的栅线缝隙的底部会形成尖锐的夹角，使得栅线缝隙的底部存在难以清洗的问题，影响器件的良率和可靠性。
4.因此，需要不断地优化形成三维存储器的工艺，以不断提高器件的良率和可靠性。


技术实现要素：

5.本发明的目的在于提供一种半导体器件及其制作方法，以提高器件的良率和可靠性。
6.为了解决上述问题，本发明提供了一种半导体器件的制作方法，包括：形成半导体结构，半导体结构包括衬底、在垂直于衬底的纵向上依次形成的堆叠结构和硬掩膜层；在硬掩膜层上形成图案化的光刻胶层，光刻胶层具有至少一个第一开口，第一开口包括沿第一方向依次分布的第一部分开口、中间部分开口和第二部分开口，其中，第一部分开口、中间部分开口和第二部分开口在第二方向上分别具有第一宽度、中间宽度和第二宽度，中间宽度小于第一宽度和第二宽度；依据第一开口，在硬掩膜层上形成第二开口，第二开口包括沿第一方向依次分布的第一硬掩膜层开口和第二硬掩膜层开口，其中，至少部分硬掩膜层在第一方向上位于第一硬掩膜层开口和第二硬掩膜层开口之间，以将第一硬掩膜层开口和第二硬掩膜层开口隔开；依据第二开口，形成贯穿堆叠结构并延伸到衬底中的第一栅线缝隙，
第一栅线缝隙包括沿第一方向分布的第一子栅线缝隙和第二子栅线缝隙，至少部分堆叠结构在第一方向上位于第一子栅线缝隙和第二子栅线缝隙之间。
7.其中，在硬掩膜层上形成图案化的光刻胶层，具体包括：
8.提供掩膜版，掩膜版具有至少一个第三开口，第三开口包括沿第一方向依次分布的第一掩膜版开口、中间掩膜版开口和第二掩膜版开口，其中，第一掩膜版开口、中间掩膜版开口和第二掩膜版开口分别与第一部分开口、中间部分开口和第二部分开口的形状和尺寸相对应；
9.依据第三开口，在硬掩膜层上形成图案化的光刻胶层。
10.其中，在硬掩膜层上形成图案化的光刻胶层，具体包括：
11.提供掩膜版，掩膜版具有至少一个遮挡层，遮挡层包括沿第一方向依次分布的第一子遮挡层、中间遮挡层和第二子遮挡层，其中，第一子遮挡层、中间遮挡层和第二子遮挡层分别与第一部分开口、中间部分开口和第二部分开口的形状和尺寸相对应；
12.依据遮挡层，在硬掩膜层上形成图案化的光刻胶层。
13.其中，提供掩膜版的步骤包括，掩膜版上具有倒圆角。
14.其中，光刻胶层还具有多个第四开口，第一开口在第二方向上位于多个第四开口之间，在堆叠结构上形成图案化的光刻胶层之后，还包括：
15.依据第四开口，形成贯穿堆叠结构并延伸到衬底中的第二栅线缝隙，第二栅线缝隙将堆叠结构分割为若干部分。
16.其中，第一栅线缝隙与第二栅线缝隙同时形成。
17.其中，在依据第四开口，形成贯穿堆叠结构并延伸到衬底中的第二栅线缝隙之后，还包括：
18.在第二栅线缝隙中进行至少一次第二栅线缝隙材料沉积工艺，以形成第二栅线缝隙结构。
19.其中，依据第二开口，形成贯穿堆叠结构并延伸到衬底中的第一栅线缝隙之后，还包括：
20.在第一栅线缝隙中进行至少一次第一栅线缝隙材料沉积工艺，以形成第一栅线缝隙结构。
21.为了解决上述问题，本技术实施例还提供了一种半导体器件，包括：衬底；在垂直于衬底的纵向上形成的堆叠结构；至少一条贯穿堆叠结构并延伸到衬底中的第一栅线缝隙，第一栅线缝隙包括沿第一方向分布的第一子栅线缝隙和第二子栅线缝隙，至少部分堆叠结构在第一方向上位于第一子栅线缝隙和第二子栅线缝隙之间，其中，第一栅线缝隙由如上述任一项的半导体器件的制作方法形成。
22.其中，半导体器件还包括：
23.贯穿堆叠结构并延伸到衬底中的多条第二栅线缝隙，第一栅线缝隙在第二方向上位于多条第二栅线缝隙之间，第二栅线缝隙将堆叠结构分割为若干部分。
24.其中，半导体器件还包括：
25.位于第二栅线缝隙中的第二栅线缝隙材料，第二栅线缝隙材料构成第二栅线缝隙结构；
26.位于第一栅线缝隙中的第一栅线缝隙材料，第一栅线缝隙材料构成第一栅线缝隙
结构。
27.本发明的有益效果是：区别于现有技术，本发明提供了一种半导体器件及其制作方法，半导体器件的制作方法包括：形成半导体结构，半导体结构包括衬底、在垂直于衬底的纵向上依次形成的堆叠结构和硬掩膜层；在硬掩膜层上形成图案化的光刻胶层，光刻胶层具有至少一个第一开口，第一开口包括沿第一方向依次分布的第一部分开口、中间部分开口和第二部分开口，其中，第一部分开口、中间部分开口和第二部分开口在第二方向上分别具有第一宽度、中间宽度和第二宽度，中间宽度小于第一宽度和第二宽度；依据第一开口，在硬掩膜层上形成第二开口，第二开口包括沿第一方向依次分布的第一硬掩膜层开口和第二硬掩膜层开口，其中，至少部分硬掩膜层在第一方向上位于第一硬掩膜层开口和第二硬掩膜层开口之间，以将第一硬掩膜层开口和第二硬掩膜层开口隔开；依据第二开口，形成贯穿堆叠结构并延伸到衬底中的第一栅线缝隙，第一栅线缝隙包括沿第一方向分布的第一子栅线缝隙和第二子栅线缝隙，至少部分堆叠结构在第一方向上位于第一子栅线缝隙和第二子栅线缝隙之间。通过形成具有较小宽度的中间部分开口的第一开口，从而改善形成第一栅线缝隙顶部和底部的形貌，通过改善第一栅线缝隙顶部的形貌，以解决第一栅线缝隙的顶部与相邻的沟道结构连通的问题，通过改善第一栅线缝隙底部的形貌，以解决第一栅线缝隙底部难以清洗的问题，进而提高了器件的良率和可靠性。
附图说明
28.下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
29.图1为本发明实施例提供的半导体器件的制作方法流程图。
30.图2a至图2i为本发明实施例提供的半导体器件的制作方法的各步骤的结构示意图。
31.图3a为本发明实施例中一种掩膜版的一种结构示意图。
32.图3b为本发明实施例中一种掩膜版的另一种结构示意图。
33.图4a为本发明实施例中另一种掩膜版的结构示意图。
34.图4b为本发明实施例中另一种掩膜版的另一种结构示意图。
35.图5为现有技术中半导体器件的结构示意图。
36.图6为现有技术中第一栅线缝隙的顶部与底部在xy平面上的截面形状。
37.图7为本发明实施例中第一栅线缝隙的顶部与底部在xy平面上的截面形状。
具体实施方式
38.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
39.应当理解，虽然这里可使用术语第一、第二等描述各种组件，但这些组件不应受限于这些术语。这些术语用于使一个组件区别于另一个组件。例如，第一组件可以称为第二组件，类似地，第二组件可以称为第一组件，而不背离本发明的范围。
40.应当理解，当称一个组件在另一个组件“上”、“连接”另一个组件时，它可以直接在另一个组件上或者连接另一个组件，或者还可以存在插入的组件。其他的用于描述组件之间关系的词语应当以类似的方式解释。
41.如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中层的底侧相对靠近衬底，而顶侧相对远离衬底。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶面和底面之间或在顶面和底面处的任何一组水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导电层和触点层(其中形成有触点、互连线以及一个或多个电介质层。
42.如本文所使用的，术语“半导体器件”是指一种在横向定向的衬底上具有垂直定向的阵列结构的半导体器件，使得阵列结构相对于衬底在垂直方向上延伸；“垂直”是指垂直于衬底的方向。
43.需要说明的是，本发明实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更复杂。
44.请参阅图1，为本发明实施例提供的半导体器件的制作方法的流程示意图，具体流程对照图2a至图2i的结构图，可以包括如下：
45.s101步骤：形成半导体结构，半导体结构包括衬底110、在垂直于衬底110的纵向上依次形成的堆叠结构120和硬掩膜层130。
46.此外，需要说明的是，图2a至图2i仅示出了与本技术第一实施例内容相关的结构，本发明的半导体器件可以进一步包括用于实现该器件的完整功能的其它组件和/结构。
47.图2a显示s101步骤形成的结构，包括：衬底110、在垂直于衬底110的纵向(如图2a所示的z方向)上依次形成的堆叠结构120和硬掩膜层130。其中，堆叠结构120包括交替堆叠的层间牺牲层122和层间绝缘层121。
48.具体地，衬底110可以为半导体衬底，例如可以为硅(si)、锗(ge)、sige衬底、绝缘体上硅(silicon on insulator，soi)或绝缘体上锗(germanium on insulator，goi)等。在其他实施例中，该半导体衬底还可以为包括其他元素半导体或者化合物半导体的衬底，还可以为叠层结构，例如si/sige等。
49.具体地，半导体结构的具体形成过程可以是，在提供衬底110之后，首先，可以通过沉积工艺在衬底110上形成包括交替堆叠的层间牺牲层122和层间绝缘层121的堆叠结构120，层间牺牲层122和层间绝缘层121的层数可控，比如通过调节沉积工艺的参数形成需要层数的层间牺牲层122和层间绝缘层121。其中，层间绝缘层121用于将多个层间牺牲层122隔开，层间绝缘层121的材料可以由氧化物，比如氧化硅(sio2)组成，而层间牺牲层122的材料可以由氮化物，比如氮化硅(sin)组成。由于层间牺牲层122的材料大多是氮化物，有利于同时形成交替堆叠的多个层间牺牲层122和多个层间绝缘层121的堆叠结构120，因此，可以通过沉积工艺形成包括交替堆叠的层间牺牲层122和层间绝缘层121的堆叠结构120。
50.随后，可以通过沉积工艺在堆叠结构120的上方形成硬掩膜层130(hard mask，硬掩膜层)，从而形成如图2a所示的半导体结构。硬掩膜层130可以用于保护不需要被刻蚀的膜层不被损伤。一般情况下，硬掩模是一种通过化学气相沉积(chemical vapor deposition，cvd，化学气相沉积)生成的无机薄膜材料，其主要成分通常有碳(carbon)、氮化钛(tin)、氮化硅(sin)或氧化硅(sio2)等，主要运用于光刻工艺中，通过将光刻胶的图案转移到硬掩膜层130，再通过硬掩膜层130将图案刻蚀转移到图案化层上。由于衬底110表面的光学反射效应，反射光线和入射光线相互干涉，在光刻胶内部形成驻波效应和多重曝光，导致图案的关键尺寸无法控制，降低了刻蚀精度，优选地，可以在光刻胶层140和硬掩膜层130之间增加一层底部抗反射层(bottom anti reflective coating，barc)，其主要成分是能交联的树脂、热致酸发生剂、表面活性剂以及溶剂，可以减少反射，有效改善驻波效应和多重曝光等。
51.s102步骤：在硬掩膜层130上形成图案化的光刻胶层140，光刻胶层140具有至少一个第一开口141，第一开口141包括沿第一方向依次分布的第一部分开口1411、中间部分开口1412和第二部分开口1413，其中，第一部分开口1411、中间部分开口1412和第二部分开口1413在第二方向上分别具有第一宽度、中间宽度和第二宽度，中间宽度小于第一宽度和第二宽度。
52.图2b显示s102步骤形成的结构，包括：衬底110、在垂直于衬底110的纵向上(z方向)依次形成的堆叠结构120、硬掩膜层130和光刻胶层140。其中，图2c为图2b的俯视图，如图2c所示，光刻胶层140具有至少一个第一开口141，第一开口141包括沿第一方向依次分布的第一部分开口1411、中间部分开口1412和第二部分开口1413，其中，第一部分开口1411、中间部分开口1412和第二部分开口1413在第二方向(如图2c所示的y方向)上分别具有第一宽度w1、中间宽度w2和第二宽度w3，中间宽度w2小于第一宽度w1和第二宽度w3。
53.其中，在一些实施例中，s102步骤：在硬掩膜层130上形成图案化的光刻胶层140，具体包括：
54.提供掩膜版300，如图3a所示，为本发明实施例中一种掩膜版的一种结构示意图，掩膜版300具有至少一个第三开口310，第三开口310包括沿第一方向(x方向)依次分布的第一掩膜版开口311、中间掩膜版开口312和第二掩膜版开口313，其中，第一掩膜版开口311、中间掩膜版开口312和第二掩膜版开口313分别与第一部分开口1411、中间部分开口1412和第二部分开口1413的形状和尺寸相对应；
55.依据第三开口310，在硬掩膜层130上形成图案化的光刻胶层140。
56.具体地，光刻工艺是和照相、蜡纸印刷比较接近的一种多步骤的图形转移过程，通过光刻工艺可以将掩膜版上的图案转移到光刻胶层140。图案转移的过程可以是，首先，在掩膜版300上形成至少一个第三开口310，第三开口310包括沿第一方向依次分布的第一掩膜版开口311、中间掩膜版开口312和第二掩膜版开口313；随后，通过曝光工艺，曝光工艺的光线会通过第三开口310照射到光刻胶层140上，而被光线照射会导致光刻胶层140的自身性质和结构发生变化，比如，当光刻胶层140为正性光刻胶(positive acting)时，对于正性光刻胶，在经过曝光之后，被曝光的部分光刻胶层140会由可溶性物质变为非可溶物质；最后，通过化学溶剂(显影剂)把可溶性的部分光刻胶层140去掉，从而将掩膜版300上的第三开口310所对应的图案转移到了半导体结构上的光刻胶层140，即第一掩膜版开口311、中间
掩膜版开口312和第二掩膜版开口313分别与第一开口141的第一部分开口1411、中间部分开口1412和第二部分开口1413的形状和尺寸相对应。可以理解的是，第一掩膜版开口311、中间掩膜版开口312和第二掩膜版开口313分别在y方向上的宽度分别为w4、w5和w6，w5小于w4和w6，且w4、w5和w6分别与w1、w2和w3的值相对应。
57.其中，提供掩膜版300的步骤包括，掩膜版300上具有倒圆角。
58.具体地，如图3b所示，为本发明实施例中一种掩膜版的另一种结构示意图。在实际的工艺过程中，为了减少应力集中和提高掩膜版300的强度，如图3b所示，掩膜版300上具有倒圆角c1。比如，在第一掩膜版开口311、中间掩膜版开口312和第二掩膜版开口313的连接处会存在圆角连接的轮廓。
59.此外，需要说明的是，由于曝光工艺存在将掩膜版300上的图案以等比例的放大或者缩小的转移到光刻胶层140上，所以并不仅限于第三开口310与第一开口141在大小和尺寸上完全一致，此处的相对应是指，第三开口310与第一开口141在大小和尺寸上成比例。
60.其中，在硬掩膜层130上形成图案化的光刻胶层140，具体包括：
61.提供掩膜版400，如图4a所示，为本发明实施例中另一种掩膜版的结构示意图，掩膜版400具有至少一个遮挡层410，遮挡层410包括沿第一方向(x方向)依次分布的第一子遮挡层411、中间遮挡层412和第二子遮挡层413，其中，第一子遮挡层411、中间遮挡层412和第二子遮挡层413分别与第一部分开口1411、中间部分开口1412和第二部分开口1413的形状和尺寸相对应；
62.依据遮挡层410，在硬掩膜层130上形成图案化的光刻胶层140。
63.具体地，在硬掩膜层130上形成图案化的光刻胶层140具体包括：首先，在如图4a所示的掩膜版400上形成至少一个遮挡层410，遮挡层包括沿第一方向依次分布的第一子遮挡层411、中间遮挡层412和第二子遮挡层413，随后，通过曝光工艺，曝光工艺的光线会通过非遮挡层部分照射到光刻胶层140上，而被光线照射会导致光刻胶层140的自身性质和结构发生变化，比如，当光刻胶层140是负性光刻胶(negative acting)时，对于负性光刻胶，在经过曝光之后，被曝光的部分光刻胶层140会由非可溶性物质变为可溶性物质，最后，通过化学溶剂(显影剂)把可溶性的部分光刻胶层140去掉，从而将掩膜版上的遮挡层410所对应的图案转移到了半导体结构上的光刻胶层140，即第一子遮挡层411、中间遮挡层412和第二子遮挡层413分别与第一开口141的第一部分开口1411、中间部分开口1412和第二部分开口1413的形状和尺寸相对应。可以理解的是，第一子遮挡层411、中间遮挡层412和第二子遮挡层413分别在y方向上的宽度分别为w7、w8和w9，w8小于w7和w9，且w7、w8和w9分别与w1、w2和w3的值相对应。
64.其中，提供掩膜版400的步骤包括，掩膜版400上具有倒圆角。
65.具体地，如图4b所示，为本发明实施例中另一种掩膜版的另一种结构示意图。在实际的工艺过程中，为了减少应力集中和提高掩膜版400的强度，如图4b所示，掩膜版400上具有倒圆角c2。比如，在第一子遮挡层411、中间遮挡层412和第二子遮挡层413的连接处会存在圆角连接。
66.此外，需要说明的是，由于曝光工艺存在将掩膜版400上的图案以等比例的放大或者缩小的转移到光刻胶层140上，所以并不仅限于遮挡层与第一开口141在大小和尺寸上完全一致，此处的相对应是指，遮挡层410与第一开口141在大小和尺寸上成比例。
67.s103步骤：依据第一开口141，在硬掩膜层130上形成第二开口131，第二开口131包括沿第一方向依次分布的第一硬掩膜层开口1311和第二硬掩膜层开口1312，其中，至少部分硬掩膜层(即如图2d与图2e所示的硬掩膜块133)在第一方向上位于第一硬掩膜层开口1311和第二硬掩膜层开口1312之间，以将第一硬掩膜层开口1311和第二硬掩膜层开口1312隔开。
68.图2d显示s103步骤形成的结构，包括：衬底110、在垂直于衬底110的纵向上依次形成的堆叠结构120和硬掩膜层130。其中，在硬掩膜层130中形成有硬掩膜块133，硬掩膜层130在z方向上的高度为l1，而硬掩膜块133的在z方向上的高度为l2，l2小于l1。其中，图2e为图2d的俯视图，如图2e所示，包括：在硬掩膜层130上形成的第二开口131，第二开口131包括沿第一方向依次分布的第一硬掩膜层开口1311和第二硬掩膜层开口1312，其中，至少部分硬掩膜层(即如图2d与图2e所示的硬掩膜块133)在第一方向(x方向)上位于第一硬掩膜层开口1311和第二硬掩膜层开口1312之间，以将第一硬掩膜层开口1311和第二硬掩膜层开口1311隔开。其中，如图2e所示，还包括依据光刻胶层140上的多个第四开口142形成的多个第三硬掩膜层开口132，多个第三硬掩膜层开口132位于第二开口131的两侧。
69.具体地，可以依据具有第一部分开口1411、中间部分开口1412和第二部分开口1413的第一开口141，通过刻蚀工艺在硬掩膜层130上形成第二开口131。由于第一开口141上具有较小宽度的中间部分开口1412，在进行刻蚀工艺时，在依据第一部分开口1411和第二部分开口1413分别形成第一硬掩膜层开口1311和第二硬掩膜层开口1312时，依据中间部分开口1412并没有在硬掩膜层130上形成对应的开口，由于中间部分开口1412的宽度w2较小，而较小尺寸的位置刻蚀速度较慢，中间部分开口1412对应的硬掩膜层130刻蚀速度较慢，并没有完全去除对应的硬掩膜层130，而是形成了一个具有较小高度的硬掩膜块133，即中间部分开口1412对应的硬掩膜块133的高度l2比其它区域对应的硬掩膜层130的高度l1小。与此同时，由于第一开口141上具有较小宽度的中间部分开口1412，在进行刻蚀工艺时，很难将较小宽度的中间部分开口1412转移到对应的硬掩膜层130上，因此，中间部分开口1412对应的硬掩膜层130的高度l2较其它的硬掩膜层130的高度l1小，且不具有与中间部分开口1412相对应的开口，而是如图2d所示的完整的硬掩膜块133。
70.s104步骤：依据第二开口131，形成贯穿堆叠结构120并延伸到衬底110中的第一栅线缝隙150，第一栅线缝隙150包括沿第一方向分布的第一子栅线缝隙151和第二子栅线缝隙152，至少部分堆叠结构120在第一方向上位于第一子栅线缝隙151和第二子栅线缝隙152之间。
71.图2f、图2g和图2h显示s104步骤形成的结构，如图2f所示，包括：衬底110、在垂直于衬底110的纵向上(z方向)依次形成的堆叠结构120和硬掩膜层130。其中，图2g为图2f的俯视图，图2h为图2g沿c-c的剖视图，可以依据第二开口131，通过刻蚀工艺形成如图2h所示的贯穿堆叠结构120并延伸到衬底110中的第一栅线缝隙150，第一栅线缝隙150包括沿第一方向分布的第一子栅线缝隙151和第二子栅线缝隙152，至少部分堆叠结构(即如图2g所示的堆叠结构块123)在第一方向上位于第一子栅线缝隙151和第二子栅线缝隙152之间。
72.如图5所示，在一些现有的结构中，半导体器件的具体形成过程可以是，在提供衬底210之后，首先，可以通过沉积工艺在衬底210上形成包括交替堆叠的多个层间牺牲层和多个层间绝缘层的堆叠结构220，然后，可以通过刻蚀工艺形成贯穿堆叠结构220并延伸到
衬底210中的第一栅线缝隙230，第一栅线缝隙230包括第一子栅线缝隙231和第二子栅线缝隙232。为了在后续去除堆叠结构220中的层间牺牲层，并将层间牺牲层置换成栅极层时，堆叠结构220不会因此而倒塌，第一子栅线缝隙231和第二子栅线缝隙232是断开的。其中，形成第一栅线缝隙230的具体过程可以是，形成与第一栅线缝隙230的开口形状相对应的掩膜版，通过该掩膜版进行光刻工艺在堆叠结构220上形成包括第一子栅线缝隙231和第二子栅线缝隙232的第一栅线缝隙230。然而，在通过刻蚀工艺形成第一子栅线缝隙231和第二子栅线缝隙232时，刻蚀过程中产生的聚合物(polymer)会在顶部b1(如图5所示的b1区域)聚集，导致在形成的第一子栅线缝隙231和第二子栅线缝隙232的顶部尺寸较大，即在第一子栅线缝隙231和第二子栅线缝隙232的顶部b1形成大头(big head)的形貌。与此同时，由于聚合物(polymer)在顶部b1聚集，会影响第一子栅线缝隙231和第二子栅线缝隙232底部b2(如图5所示的b2区域)的刻蚀，导致在第一子栅线缝隙231和第二子栅线缝隙232的底部b2形成尖锐夹角(sharpness)的形貌。
73.请参阅图6，为在一些现有结构中，第一栅线缝隙230的顶部b1和底部b2在xy平面上的截面形状(即形貌)，由图6可知，位于上方的是第一栅线缝隙230的第一子栅线缝隙231和第二子栅线缝隙232的顶部b1的形貌，即第一栅线缝隙230的顶部尺寸较大，位于下方的是第一栅线缝隙230的第一子栅线缝隙231和第二子栅线缝隙232的底部b2的形貌，即第一栅线缝隙230底部的尺寸较小，呈现尖锐的夹角。一般情况下，沟道(channel hole)结构位于第一栅线缝隙230的两侧，当第一栅线缝隙230的顶部b1形成大头的形貌时，容易与邻近的沟道结构连通，导致编程速度缓慢(slow program，slpm)，从而影响器件的电学性能。而当第一栅线缝隙230的底部b2形成尖锐角度的形貌时，很难对底部b2的残留物，比如底部b2的钨(w)未能被完全清除，导致钨残留，从而引起漏电(leakage)问题，进而影响器件的电学性能。
74.基于此，在本技术实施例中，通过对掩膜版进行设计，在形成光刻胶层140时，形成具有第一开口141的光刻胶层140，第一开口141包括沿第一方向依次分布的第一部分开口1411、中间部分开口1412和第二部分开口1413，其中，第一部分开口1411、中间部分开口1412和第二部分开口1413在第二方向上分别具有第一宽度w1、中间宽度w2和第二宽度w3，中间宽度w2小于第一宽度w1和第二宽度w3。第一部分开口1411和第二部分开口1413分别用于形成隔开的第一子栅线缝隙151和第二子栅线缝隙152，而宽度尺寸较小的中间部分开口1412位于第一部分开口1411和第二部分开口1413之间，由上文可知，由于中间部分开口1412的尺寸较小，在通过刻蚀工艺将中间部分开口1412的图案转移到硬掩膜层130时，刻蚀速度较慢，所以中间部分开口1412对应的硬掩膜层130的高度比其它位置的硬掩膜层130的高度小。与此同时，由于中间部分开口1412较小，所以很难将较小尺寸的中间部分开口1412的图案转移到硬掩膜层130，最终，中间部分开口1412对应的硬掩膜层130不具有较小的中间部分开口1412，且高度l2较小。
75.由上文可知，通过步骤s101至步骤s103，形成如图2e所示的结构，其中，硬掩膜层130具有形成第一子栅线缝隙151的第一部分开口1411和形成第二子栅线缝隙152的第二部分开口1413，且由于中间部分开口1412的宽度较小，并没有转移到硬掩膜层130，从而最终形成了具有隔开的第一子栅线缝隙151和第二子栅线缝隙152。此外，由于形成的硬掩膜层130的中间部分硬掩膜层130高度比较低，在后续进行刻蚀工艺形成第一子栅线缝隙151和
第二子栅线缝隙152时，刻蚀的聚合物可以在高度上有更多的空间去分布，能有效地改善上文所述的又一些实施例中高度一致的硬掩膜层130所带来的聚合物在第一硬掩膜层开口1311和第二硬掩膜层开口1312的边缘处沉积，导致形成的第一子栅线缝隙151和第二子栅线缝隙152的顶部大头和底部尖锐夹角的问题。
76.请参阅图7，为在本技术实施例中，第一栅线缝隙150的顶部a1(如图2h所示的a1区域)和底部a2在xy平面上的截面形状，由图7可知，位于上方的是第一栅线缝隙150的第一子栅线缝隙151和第二子栅线缝隙152的顶部a1的形貌，即第一栅线缝隙150的顶部a1带有光滑的圆弧形状，不具有大头的形貌，位于下方的是第一栅线缝隙150的第一子栅线缝隙151和第二子栅线缝隙152的底部a2(如图2h所示的a2区域)的形貌，即第一栅线缝隙150底部a2带有光滑的圆弧形状，没有尖锐的夹角。通过本技术实施例的方法，形成具有较小尺寸的中间部分开口1412的第一开口141，以调整在形成第一栅线缝隙150时聚合物的分布，从而改善形成的第一栅线缝隙150顶部a1和底部a2的形貌，进而改善半导体器件的良率和可靠性。
77.其中，光刻胶层140还具有多个第四开口142，第一开口141在第二方向上位于多个第四开口142之间，在堆叠结构120上形成图案化的光刻胶层140之后，还包括：
78.依据第四开口142，形成贯穿堆叠结构120并延伸到衬底110中的第二栅线缝隙160，第二栅线缝隙160将堆叠结构120分割为若干部分。
79.请参阅图2c，光刻胶层140还具有多个第四开口142，也就是说，可以在一张掩膜版上形成第一开口141的同时形成多个第四开口142，从而减少掩膜版的数量，节省工艺成本。其中，第一开口141在第二方向上位于多个第四开口142之间，在堆叠结构120上形成图案化的光刻胶层140之后，可以依据第四开口142，通过刻蚀工艺形成贯穿堆叠结构120并延伸到衬底110中的第二栅线缝隙160，第二栅线缝隙160将堆叠结构120分割为若干部分。
80.由上文可知，可以采用图3a所示的掩膜版，在掩膜版上形成具有与第四开口142相对应的开口320，通过光刻工艺将开口320的图案转移到光刻胶层140上的第四开口142上，随后，依据第四开口142，形成贯穿堆叠结构120并延伸到衬底110中的第二子栅线缝隙152，第二子栅线缝隙152将堆叠结构120分割为若干部分。
81.由上文可知，也可以采用图4a所示的掩膜版，在掩膜版上形成具有与第四开口142相对应的遮光层420，通过光刻工艺将遮光层420的图案转移到光刻胶层140上的第四开口142上，随后，依据第四开口142，形成贯穿堆叠结构120并延伸到衬底110中的第二子栅线缝隙152，第二子栅线缝隙152将堆叠结构120分割为若干部分。
82.其中，第一栅线缝隙150与第二栅线缝隙160同时形成。
83.此外，为了减少工艺流程和节省工艺成本，优选地，可以依据具有第一开口141和第四开口142的光刻胶层140，通过刻蚀工艺，同时形成第一栅线缝隙150与第二栅线缝隙160。
84.其中，依据第二开口131，形成贯穿堆叠结构120并延伸到衬底110中的第一栅线缝隙150之后，还包括：
85.在第一栅线缝隙150中进行至少一次第一栅线缝隙材料沉积工艺，以形成第一栅线缝隙结构170。
86.具体地，在依据第二开口131，形成如图2h所示的贯穿堆叠结构120并延伸到衬底110中的第一栅线缝隙150之后，可以通过一次或者多次沉积工艺，在第一栅线缝隙150中填
充一种或多种第一栅线缝隙材料，从而形成如图2i所示的第一栅线缝隙结构170。基于第一栅线缝隙150的作用不同，对第一栅线缝隙150进行沉积工艺的次数和采用的填充的材料也不同。比如，第一栅线缝隙结构170可以仅起将堆叠结构120分割为若干部分的作用，不起与源区连通的作用，此时可以通过一次或者多次沉积工艺在第一栅线缝隙150中填充非导电材料，比如氧化物，其中，一般采用的氧化物为氧化硅(sio2)，或者可以通过一次或者多次沉积工艺在第一栅线缝隙150中填充非导电材料和导电材料的组合材料，且非导电材料位于导电材料和源区之间，阻挡导电材料与源区连通。其中，非导电材料可以是氧化物，导电材料可以是多晶硅(poly)或钨等。
87.此外，第一栅线缝隙结构170可以起将堆叠结构120分割为若干部分的作用和与源区电连接的作用，此时可以通过一次或者多次沉积工艺在第一栅线缝隙150中填充非导电材料和导电材料的组合材料，且导电材料延伸到源区并与源区连通。其中，非导电材料可以是氧化物，导电材料可以是钨或多晶硅等。
88.其中，在依据第四开口142，形成贯穿堆叠结构120并延伸到衬底110中的第二栅线缝隙160之后，还包括：
89.在第二栅线缝隙160中进行至少一次第二栅线缝隙材料沉积工艺，以形成第二栅线缝隙结构180。
90.具体地，在依据第四开口142，形成如图2h所示的贯穿堆叠结构120并延伸到衬底110中的第二栅线缝隙160之后，可以通过一次或者多次沉积工艺，在第二栅线缝隙160中填充一种或多种第二栅线缝隙材料，从而形成如图2i所示的第二栅线缝隙结构180。基于第二栅线缝隙结构180的作用不同，对第二栅线缝隙160进行沉积工艺的次数和采用的填充的材料也不同。比如，第二栅线缝隙结构180可以仅起将堆叠结构120分割为若干部分的作用，不起与源区电连接的作用，此时可以通过一次或者多次沉积工艺在第二栅线缝隙160中填充非导电材料，比如氧化物，或者可以通过一次或者多次沉积工艺在第二栅线缝隙160中填充非导电材料和导电材料，且非导电材料位于导电材料和源区之间，阻挡导电材料与源区连通。其中，非导电材料可以是氧化物，导电材料可以是多晶硅(poly)或钨等。
91.此外，第二栅线缝隙结构180可以起将堆叠结构120分割为若干部分的作用和与源区电连接的作用，此时可以通过一次或者多次沉积工艺在第二栅线缝隙160中填充非导电材料和导电材料，且导电材料延伸到源区并与源区连通。其中，非导电材料可以是氧化物，导电材料可以是钨或多晶硅等。
92.另外，需要说明的是，第一栅线缝隙结构170的作用和形成工艺可以与第二栅线缝隙结构180的相同，也可以与第二栅线缝隙结构180的不同。当第一栅线缝隙结构170的作用和形成工艺与第二栅线缝隙结构180的一致时，可以同时形成第一栅线缝隙结构170和第二栅线缝隙结构180，从而简化工艺流程和节省工艺成本。
93.基于上述实施例描述的半导体器件的制作方法，本技术实施例还提供了一种半导体器件，如图2f-h所示，包括：
94.衬底110；
95.在垂直于衬底110的纵向上形成的堆叠结构120；
96.至少一条贯穿堆叠结构120并延伸到衬底110中的第一栅线缝隙150，第一栅线缝隙150包括沿第一方向分布的第一子栅线缝隙151和第二子栅线缝隙152，至少部分堆叠结
构120在第一方向上位于第一子栅线缝隙151和第二子栅线缝隙152之间，其中，第一栅线缝隙150由如上述任一项的半导体器件的制作方法形成。
97.具体地，通过上述任一项的半导体器件的制作方法形成第一栅线缝隙150，在形成隔断的包括第一子栅线缝隙151和第二子栅线缝隙152的第一栅线缝隙150的同时，改善了第一栅线缝隙150的顶部a1和底部a2的形貌，通过改善第一栅线缝隙150顶部a1的形貌解决第一栅线缝隙150的顶部a1与相邻的沟道结构连通导致编程缓慢的问题，通过改善第一栅线缝隙150底部a2的形貌，解决第一栅线缝隙150底部难以清洗的问题，进而提高了器件的良率和可靠性。
98.其中，半导体器件还包括：
99.贯穿堆叠结构120并延伸到衬底110中的多条第二栅线缝隙160，第一栅线缝隙150在第二方向上位于多条第二栅线缝隙160之间，第二栅线缝隙160将堆叠结构120分割为若干部分。
100.请参阅图2h，半导体器件还包括贯穿堆叠结构120并延伸到衬底110中的多条第二栅线缝隙160，第一栅线缝隙150在第二方向上位于多条第二栅线缝隙160之间，第二栅线缝隙160将堆叠结构120分割为若干部分。此外，需要说明的是，对于第二栅线缝隙160的数量不作具体的限制，第二栅线缝隙160的数量可以是两条或者更多。
101.其中，半导体器件还包括：
102.位于第二栅线缝隙160中的第一栅线缝隙材料，第一栅线缝隙材料构成第二栅线缝隙结构180；
103.位于第一栅线缝隙150中的第二栅线缝隙材料，第二栅线缝隙材料构成第一栅线缝隙结构170。
104.请继续参阅图2i，半导体器件还包括位于第二栅线缝隙160中的第二栅线缝隙材料，第二栅线缝隙材料构成第二栅线缝隙结构180；位于第一栅线缝隙150中的第一栅线缝隙材料，第一栅线缝隙材料构成第一栅线缝隙结构170。由上可知，第一栅线缝隙150和第二栅线缝隙160可以仅起将堆叠结构120分割为若干部分的作用，不起与源区连通的作用，也可以起将堆叠结构120分割为若干部分的作用和与源区连通的作用。其中，第一栅线缝隙材料可以是氧化物或者是氧化物和导电材料的组合材料，第二栅线缝隙材料也可以是氧化物或者是氧化物和导电材料的组合材料，由于关于第一栅线缝隙结构170和第二栅线缝隙结构180的形成过程和栅线缝隙材料在上文已经详细讲述了，在此不再赘述。
105.区别于现有技术，本实施例中的半导体器件及其制作方法，半导体器件的制作方法包括：形成半导体结构，半导体结构包括衬底、在垂直于衬底的纵向上依次形成的堆叠结构和硬掩膜层；在硬掩膜层上形成图案化的光刻胶层，光刻胶层具有至少一个第一开口，第一开口包括沿第一方向依次分布的第一部分开口、中间部分开口和第二部分开口，其中，第一部分开口、中间部分开口和第二部分开口在第二方向上分别具有第一宽度、中间宽度和第二宽度，中间宽度小于第一宽度和第二宽度；依据第一开口，在硬掩膜层上形成第二开口，第二开口包括沿第一方向依次分布的第一硬掩膜层开口和第二硬掩膜层开口，其中，至少部分硬掩膜层在第一方向上位于第一硬掩膜层开口和第二硬掩膜层开口之间，以将第一硬掩膜层开口和第二硬掩膜层开口隔开；依据第二开口，形成贯穿堆叠结构并延伸到衬底中的第一栅线缝隙，第一栅线缝隙包括沿第一方向分布的第一子栅线缝隙和第二子栅线缝
隙，至少部分堆叠结构在第一方向上位于第一子栅线缝隙和第二子栅线缝隙之间。通过形成具有较小宽度的中间部分开口的第一开口，从而改善形成第一栅线缝隙顶部和底部的形貌，通过改善第一栅线缝隙顶部的形貌，以解决第一栅线缝隙的顶部与相邻的沟道结构连通的问题，通过改善第一栅线缝隙底部的形貌，以解决第一栅线缝隙底部难以清洗的问题，进而提高了器件的良率和可靠性。
106.以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。