半导体器件的制作方法

半导体器件
1.相关申请的交叉引用
2.本技术要求于2020年12月10日在韩国知识产权局提交的韩国专利申请no.10-2020-0172433的优先权，该韩国专利申请的公开内容通过引用全部合并于此。
技术领域
3.本公开涉及半导体器件。


背景技术：

4.作为提高半导体器件的集成度的缩放技术之一，已经提出了在衬底上形成具有鳍或纳米线形状的多沟道有源图案(或硅本体)并且在多沟道有源图案的表面上形成栅极的多栅极晶体管。
5.多栅极晶体管利用三维(3d)沟道，因此易于缩放。另外，可以在不增加多栅极晶体管的栅极长度的情况下改善电流控制能力。另外，可以有效地抑制短沟道效应(sce)，即，沟道区的电势受漏极电压影响的现象。


技术实现要素：

6.本公开的各方面提供了能够改善器件的性能和可靠性的半导体器件。
7.应该注意，本公开的目的不限于上述目的，并且根据以下描述，本公开的其他目的对于本领域技术人员将是清楚的。
8.根据本公开的一些方面，提供了一种半导体器件，所述半导体器件包括：多沟道有源图案；多个栅极结构，所述多个栅极结构位于所述多沟道有源图案上并在第一方向上彼此间隔开，所述栅极结构包括在与所述第一方向不同的第二方向上延伸的栅电极；源极/漏极凹陷，所述源极/漏极凹陷位于相邻的所述栅极结构之间；以及源极/漏极图案，所述源极/漏极图案在所述源极/漏极凹陷中位于所述多沟道有源图案上，其中，所述源极/漏极图案包括：半导体衬垫层，所述半导体衬垫层包括硅锗并沿着所述源极/漏极凹陷延伸；半导体填充层，所述半导体填充层包括硅锗并位于所述半导体衬垫层上；以及至少一个半导体插入层，所述至少一个半导体插入层位于所述半导体衬垫层和所述半导体填充层之间，其中，所述至少一个半导体插入层具有鞍结构。
9.根据本公开的一些方面，提供了一种半导体器件，所述半导体器件包括：有源图案，所述有源图案包括在第一方向上延伸的下图案和在与所述第一方向垂直的第二方向上与所述下图案间隔开的多个片图案；多个栅极结构，所述多个栅极结构在所述第一方向上彼此间隔开地位于所述下图案上并且包括栅电极和栅极绝缘层，所述栅电极和所述栅极绝缘层围绕所述多个片图案；源极/漏极凹陷，所述源极/漏极凹陷位于相邻的所述栅极结构之间；以及源极/漏极图案，所述源极/漏极图案在所述源极/漏极凹陷中位于所述下图案上并与所述片图案接触，其中，所述源极/漏极图案包括：半导体衬垫层，所述半导体衬垫层沿着所述源极/漏极凹陷延伸，与所述栅极绝缘层接触，并包括硅锗；第一半导体插入层，所述
第一半导体插入层位于所述半导体衬垫层上；半导体填充层，所述半导体填充层包括硅锗并位于所述第一半导体插入层上；以及半导体覆盖层，所述半导体覆盖层包括硅并且位于所述半导体填充层上，其中，所述第一半导体插入层的锗质量分数小于所述半导体衬垫层的锗质量分数和所述半导体填充层的锗质量分数。
10.根据本公开的一些方面，提供了一种半导体器件，所述半导体器件包括：有源图案，所述有源图案包括下图案和在第一方向上与所述下图案间隔开的片图案；栅极结构，所述栅极结构位于所述下图案上并包括围绕所述片图案的栅电极和栅极绝缘层，所述栅电极在与所述第一方向垂直的第二方向上延伸；以及源极/漏极图案，所述源极/漏极位于所述下图案上并与所述栅极绝缘层接触，其中，所述源极/漏极图案包括：半导体衬垫层，所述半导体衬垫层包括与所述栅极绝缘层接触的外侧壁和与所述外侧壁相对的内侧壁；第一半导体插入层，所述第一半导体插入层在所述半导体衬垫层的所述内侧壁上与所述半导体衬垫层接触；第二半导体插入层，所述第二半导体插入层位于所述第一半导体插入层上；以及半导体填充层，所述半导体填充层位于所述第二半导体插入层上，其中，所述第一半导体插入层覆盖所述半导体衬垫层的所述内侧壁的至少一部分，所述第二半导体插入层沿着所述第一半导体插入层的轮廓的至少一部分延伸，所述第一半导体插入层的锗质量分数大于所述半导体衬垫层的锗质量分数并小于所述半导体填充层的锗质量分数，并且所述第二半导体插入层的所述锗质量分数小于所述半导体衬垫层的锗质量分数和所述半导体插入层的所述锗质量分数。
附图说明
11.通过参考附图详细描述本公开的示例性实施例，本公开的以上和其他方面及特征将变得更清楚，在附图中：
12.图1是用于描述根据一些示例性实施例的半导体器件的示例性俯视图；
13.图2至图4分别是沿着图1的线a-a、线b-b和线c-c截取的截面图；
14.图5是用于描述图2的第一片图案的形状的视图；
15.图6是用于描述图2的半导体衬垫层的三维形状的示例性视图；
16.图7是用于描述图2的下半导体插入层和上半导体插入层中的每一者的三维形状的示例性视图；
17.图8至图10b分别是沿着图2的线d-d、线e-e和线f-f截取的截面图；
18.图11和图12是示出沿图2的扫描线的锗质量分数(germanium fraction)的示意图；
19.图13和图14是用于描述根据一些示例性实施例的半导体器件的视图；
20.图15是用于描述根据一些示例性实施例的半导体器件的视图；
21.图16和图17是用于描述根据一些示例性实施例的半导体器件的视图；
22.图18是用于描述根据一些示例性实施例的半导体器件的视图；
23.图19是用于描述根据一些示例性实施例的半导体器件的视图；
24.图20和图21是用于描述根据一些示例性实施例的半导体器件的视图；
25.图22至图24是用于描述根据一些示例性实施例的半导体器件的视图；
26.图25是用于描述根据一些示例性实施例的半导体器件的示例性俯视图；以及
27.图26和图27是沿着图25的线g-g截取的截面图。
具体实施方式
28.在根据一些示例性实施例的半导体器件的附图中，示例性地示出了包括纳米线或纳米片的晶体管、多桥沟道场效应晶体管(mbcfettm)和包括具有鳍状图案的沟道区的鳍状场效应晶体管(finfet)，但本公开不限于此。
29.根据一些示例性实施例的半导体器件可以包括隧穿场效应晶体管(隧穿fet)、三维(3d)晶体管或基于二维(2d)材料的晶体管(基于2d材料的fet)及其异质结构。另外，根据一些示例的示例性实施例的半导体器件还可以包括双极结型晶体管、横向扩散金属氧化物半导体(ldmos)晶体管等。
30.参照图1至图12，将描述根据一些示例性实施例的半导体器件。
31.图1是用于描述根据一些示例性实施例的半导体器件的示例性俯视图。图2至图4分别是沿着图1的线a-a、线b-b和线c-c截取的截面图。图5是用于描述图2的第一片图案的形状的视图。图6是用于描述图2的半导体衬垫层的三维形状的示例性视图。图7是用于描述图2的下半导体插入层和上半导体插入层中的每一者的三维形状的示例性视图。图8至图10分别是沿着图2的线d-d、线e-e和线f-f截取的截面图。图11和图12是示出沿着图2的扫描线的锗质量分数的示意图。
32.作为参考，图2是沿着在第一方向d1上延伸的第一下图案bp1截取的截面图。图8至图10是分别在d1-d2平面上示出的截面图。图1是在d1-d2平面上示出的俯视图，因此，图8至图10可以是各自在俯视图中示出的截面图。图8是沿着第一片图案ns1截取的截面图。图9和图10可以各自是沿着在第三方向d3上彼此相邻的第一片图案ns1之间的空间截取的截面图。
33.图1是不包括第一栅极绝缘层130、蚀刻停止层185、层间绝缘层190等的简化视图。
34.参照图1至图12，根据一些示例性实施例的半导体器件可以包括第一有源图案ap1、多个第一栅极结构gs1和第一源极/漏极图案150。
35.半导体器件可以包括衬底100。衬底100可以是体硅或绝缘体上硅(soi)。或者，衬底100可以是硅衬底，或可以包括诸如硅锗、绝缘体上硅锗(sgoi)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓的另一材料。本公开不限于这些示例。
36.第一有源图案ap1可以位于衬底100上。第一有源图案ap1可以在第一方向d1上伸长。例如，第一有源图案ap1可以位于其中形成有p型金属氧化物半导体(pmos)的区域中。
37.第一有源图案ap1可以是例如多沟道有源图案。在根据一些示例性实施例的半导体器件中，第一有源图案ap1可以包括第一下图案bp1和多个第一片图案ns1。
38.第一下图案bp1可以从衬底100突出。第一下图案bp1可以在第一方向d1上伸长。
39.多个第一片图案ns1可以位于第一下图案bp1的上表面bp1_us上。多个第一片图案ns1可以在第三方向d3上与第一下图案bp1间隔开，如图3中最佳看到的。第一片图案ns1可以在第三方向d3上彼此间隔开。
40.每个第一片图案ns1可以包括上表面ns1_us和下表面ns_bs。一个第一片图案的上表面ns1_us是在第三方向d3上与该一个第一片图案的下表面ns1_bs相对的表面。每个第一片图案ns1可以包括在第一方向d1上彼此相对的第一侧壁ns1_sw1和在第二方向d2上彼此
相对的第二侧壁ns1_sw2。
41.第一片图案的上表面ns1_us可以通过第一片图案的第一侧壁ns1_sw1和第二侧壁ns1_sw2连接到第一片图案的下表面ns1_bs。第一片图案的第一侧壁ns1_sw1连接到下面将描述的第一源极/漏极图案150并与其接触。第一片图案的第一侧壁ns1_sw1可以是第一片图案ns1的端部。
42.在图8中，第一片图案的第一侧壁ns1_sw1被示出为具有曲面，但本公开不限于此。与附图中示出的不同，在一些实施例中，第一片图案的第一侧壁ns1_sw1可以包括平坦部分和弯曲部分。在一些实施例中，第一片图案的整个第一侧壁ns1_sw1可以是平坦的。
43.另外，在图3和图5中，第一片图案的第二侧壁ns1_sw2被示出为是弯曲部分和平坦部分的组合，但本公开不限于此。即，第一片图案的整个第二侧壁ns1_sw2可以是曲面，或者可以是平坦的。
44.第三方向d3可以是与第一方向d1和第二方向d2交叉的方向。例如，第三方向d3可以是衬底100的厚度方向。第一方向d1可以是与第二方向d2交叉的方向。第三方向d3可以是垂直方向并且第一方向d1和第二方向d2可以是水平方向。
45.在附图中示出了三个第一片图案ns1在第三方向d3上彼此间隔开，但这只是为了便于描述，本公开不限于此。
46.第一下图案bp1可以通过蚀刻衬底100的一部分来形成，并可以包括从衬底100生长的外延层。第一下图案bp1可以包括作为元素半导体材料的硅或锗。另外，第一下图案bp1可以包括化合物半导体，并可以包括例如iv-iv族化合物半导体或iii-v族化合物半导体。
47.该iv-iv族化合物半导体可以是例如包括碳(c)、硅(si)、锗(ge)和锡(sn)中的至少两种或更多种的二元化合物或三元化合物或者在二元或三元化合物中掺杂有iv族元素的化合物。
48.该iii-v族化合物半导体可以例如是由作为iii族元素的铝(al)、镓(ga)和铟(in)中的至少一种与作为v族元素的磷(p)、砷(as)和锑(sb)中的一种的组合而形成的二元化合物、三元化合物和四元化合物中的一种。
49.第一片图案ns1可以包括作为元素半导体材料的硅或锗、iv-iv族化合物半导体或iii-v族化合物半导体中的一种。每个第一片图案ns1可以包括与第一下图案bp1相同的材料，并可以包括与第一下图案bp1的材料不同的材料。
50.在根据一些示例性实施例的半导体器件中，第一下图案bp1可以是包括硅的硅下图案，并且第一片图案ns1可以是包括硅的硅片图案。
51.每个第一片图案ns1在第二方向d2上的宽度可以与第一下图案bp1在第二方向d2上的宽度成比例地增大或减小。例如，在附图中示出了在第三方向d3上堆叠的第一片图案ns1的在第二方向d2上的宽度相同，但这只是为了便于描述，本公开不限于此。在一些实施例中，与附图中示出的不同，在第三方向d3上堆叠的第一片图案ns1在第二方向d2上的宽度可以随着与第一下图案bp1的距离的增大而减小。
52.场绝缘层105可以形成在衬底100上。场绝缘层105可以位于第一下图案bp1的侧壁上。场绝缘层105可以在第一下图案的上表面bp1_us中不存在。
53.在一些实施例中，场绝缘层105可以完全覆盖第一下图案bp1的侧壁。在一些实施例中，与附图中示出的不同，场绝缘层105可以覆盖第一下图案bp1的侧壁的一部分。在这种
情况下，第一下图案bp1的一部分可以在第三方向d3上比场绝缘层105的上表面更远地突出。
54.每个第一片图案ns1可以布置为高于比场绝缘层105的上表面。场绝缘层105可以包括例如氧化物层、氮化物层、氮氧化物层或它们的组合。场绝缘层105被示出为是单层，但这只是为了便于描述，本公开不限于此。
55.多个第一栅极结构gs1可以位于衬底100上。每个第一栅极结构gs1可以在第二方向d2上延伸。第一栅极结构gs1可以布置为在第一方向d1上彼此间隔开。第一栅极结构gs1可以在第一方向d1上彼此相邻。
56.第一栅极结构gs1可以位于第一有源图案ap1上。第一栅极结构gs1可以与第一有源图案ap1相交或交叉。
57.第一栅极结构gs1可以与第一下图案bp1相交或交叉。第一栅极结构gs1可以围绕相应的第一片图案ns1。
58.第一栅极结构gs1可以包括例如第一栅电极120、第一栅极绝缘层130、第一栅极间隔物140和第一栅极覆盖图案145。
59.第一栅电极120可以形成在第一下图案bp1上。第一栅电极120可以与第一下图案bp1相交。第一栅电极120可以围绕第一片图案ns1。
60.第一栅电极120的一部分可以位于在第三方向d3上彼此相邻的第一片图案ns1之间。当半导体器件包括彼此相邻的第一个第一片图案和第二个第一片图案时，第一栅电极120的一部分可以位于彼此面对的第一个第一片图案的上表面ns1_us和第二个第一片图案的下表面ns1_bs之间。
61.第一栅电极120可以包括金属、金属合金、导电金属氮化物、金属硅化物、掺杂的半导体材料、导电金属氧化物和导电金属氮氧化物中的至少一种。第一栅电极120可以包括例如氮化钛(tin)、碳化钽(tac)、氮化钽(tan)、氮化钛硅(tisin)、氮化钽硅(tasin)、氮化钽钛(tatin)、氮化钛铝(tialn)、氮化钽铝(taaln)、氮化钨(wn)、钌(ru)、钛铝(tial)、碳氮化钛铝(tialc-n)、碳化钛铝(tialc)、碳化钛(tic)、碳氮化钽(tacn)、钨(w)、铝(al)、铜(cu)、钴(co)、钛(ti)、钽(ta)、镍(ni)、铂(pt)、镍铂(ni-pt)、铌(nb)、氮化铌(nbn)、碳化铌(nbc)、钼(mo)、氮化钼(mon)、碳化钼(moc)、碳化钨(wc)、铑(rh)、钯(pd)、铱(ir)、锇(os)、银(ag)、金(au)、锌(zn)、钒(v)或以上任意材料的组合中的至少一种，但本公开不限于此。导电金属氧化物和导电金属氮氧化物可以以上述材料的氧化形式包括，但本公开不限于此。
62.第一栅电极120可以位于下面将描述的第一源极/漏极图案150的两侧。第一栅极结构gs1可以位于第一源极/漏极图案150的在第一方向d1上的两侧。
63.在一些实施例中，第一源极/漏极图案150两侧的所有第一栅电极120可以是用作晶体管的栅极的一般栅电极。在一些实施例中，第一源极/漏极图案150一侧的第一栅电极120可以用作晶体管的栅极，但第一源极/漏极图案150另一侧的第一栅电极120可以是虚设栅电极。
64.第一栅极绝缘层130可以沿着场绝缘层105的上表面和第一下图案的上表面bp1_us延伸。第一栅极绝缘层130可以围绕多个第一片图案ns1。第一栅极绝缘层130可以是沿着每个第一片图案ns1的周缘。第一栅电极120可以位于第一栅极绝缘层130上。第一栅极绝缘
层130可以位于第一栅电极120和第一片图案ns1之间。
65.第一栅极绝缘层130的一部分可以位于在第三方向d3上彼此相邻的第一片图案ns1之间。当半导体器件包括彼此相邻的第一个第一片图案和第二个第一片图案时，第一栅极绝缘层130的一部分可以沿着彼此面对的第一个第一片图案的上表面ns1_us和第二个第一片图案的下表面ns1_bs延伸。
66.第一栅极绝缘层130可以包括氧化硅、氮氧化硅、氮化硅或介电常数比氧化硅高的高介电常数(高k)材料。高k材料可以包括氮化硼、氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌中的一种或更多种作为非限制示例。
67.第一栅极绝缘层130被示出为是单层，但这只是为了便于描述，本公开不限于此。第一栅极绝缘层130可以包括多个层。第一栅极绝缘层130可以包括位于第一片图案ns1和第一栅电极120与高k绝缘层之间的界面层。
68.根据一些示例性实施例的半导体器件可以包括使用负电容器的负电容(nc)fet。例如，第一栅极绝缘层130可以包括具有铁电性质的铁电材料层和具有顺电性质的顺电材料层。
69.铁电材料层可以具有负电容，并且顺电材料层可以具有正电容。例如，当两个或更多个电容器串联连接并且每个电容器的电容具有正值时，该两个或更多个电容器的电容之和小于每个个体电容器的电容。另一方面，当串联连接的两个或更多个电容器的至少一个电容具有负值时，该两个或更多个电容器的电容之和可以具有正值并可以大于每个个体电容的绝对值。
70.当具有负电容的铁电材料层和具有正电容的顺电材料层串联连接时，串联连接的铁电材料层和顺电材料层的总电容值可以增大。利用总电容值增大的事实，包括铁电材料层的晶体管可以在室温下具有小于60mv/decade的亚阈值摆幅(ss)。
71.第一栅极绝缘层130的铁电材料层可以具有铁电性质。铁电材料层可以包括氧化铪、氧化铪锆、氧化钡锶钛、氧化钡钛和氧化铅锆钛中的至少一种作为非限制示例。在一些实施例中，氧化铪锆可以是通过用锆(zr)掺杂氧化铪而获得的材料。在一些实施例中，氧化铪锆可以是铪(hf)、锆(zr)和氧(o)的化合物。
72.铁电材料层还可以包括掺杂的掺杂物。例如，掺杂物可以包括铝(al)、钛(ti)、铌(nb)、镧(la)、钇(y)、镁(mg)、硅(si)、钙(ca)、铈(ce)、镝(dy)、铒(er)、钆(gd)、锗(ge)、钪(sc)、锶(sr)和锡(sn)中的至少一种。铁电材料层中包括的掺杂物的类型可以根据铁电材料层中包括的铁电材料的类型而变化。
73.当铁电材料层包括氧化铪时，铁电材料层中包括的掺杂物可以包括例如钆(gd)、硅(si)、锆(zr)、铝(al)和钇(y)中的至少一种。
74.当掺杂物为铝(al)时，铁电材料层可以包括3at％(原子％)至8at％的铝。这里，掺杂物的比率可以是铝与铪和铝之和的比率。
75.当掺杂物为硅(si)时，铁电材料层可以包括2at％至10at％的硅。当掺杂物为钇(y)时，铁电材料层可以包括2at％至10at％的钇。当掺杂物为钆(gd)时，铁电材料层可以包括1at％至7at％的钆。当掺杂物为锆(zr)时，铁电材料层可以包括50at％至80at％的锆。
76.第一栅极绝缘层130的顺电材料层可以具有顺电性质。顺电材料层可以包括例如
氧化硅和具有高介电常数的金属氧化物中的至少一种。顺电材料层中包括的金属氧化物可以包括例如氧化铪、氧化锆和氧化铝中的至少一种，但本公开不限于此。
77.铁电材料层和顺电材料层可以包括相同的材料。铁电材料层具有铁电性质，但顺电材料层可以没有铁电性质。例如，当铁电材料层和顺电材料层二者都包括氧化铪时，铁电材料层中包括的氧化铪的晶体结构可以不同于顺电材料层中包括的氧化铪的晶体结构。
78.铁电材料层可以具有足以具有铁电性质的厚度。铁电材料层的厚度可以例如在0.5nm至10nm的范围内，但本公开不限于此。铁电材料层的厚度可以根据铁电材料的类型而变化，因为代表铁电性质的临界厚度针对每种铁电材料而变化。
79.在示例中，第一栅极绝缘层130可以包括一个铁电材料层。在另一示例中，第一栅极绝缘层130可以包括彼此间隔开的多个铁电材料层。第一栅极绝缘层130可以具有其中多个铁电材料层和多个顺电材料层交替堆叠的堆叠结构。
80.第一栅极间隔物140可以位于第一栅电极120的侧壁上。第一栅极间隔物140可以不存于第一下图案bp1和第一片图案ns1之间以及不存在于在第三方向d3上彼此相邻的第一片图案ns1之间。
81.第一栅极间隔物140可以包括内侧壁140_isw2和连接侧壁140_isw1。第一栅极间隔物的内侧壁140_isw2可以面对在第二方向d2上延伸的第一栅电极120的侧壁。第一栅极间隔物的内侧壁140_isw2可以在第二方向d2上延伸。第一栅极间隔物的内侧壁140_isw2可以是与面对层间绝缘层190的外侧壁相对的表面。
82.第一栅极间隔物的连接侧壁140_isw1可以连接到第一栅极间隔物的内侧壁140_isw2。第一栅极间隔物的连接侧壁140_isw1可以在第一方向d1上延伸。
83.第一栅极间隔物140可以包括在第三方向d3上延伸的间隔物孔140_h。间隔物孔140_h可以由第一下图案bp1和第一栅极间隔物的连接侧壁140_isw1限定。
84.在附图中示出第一片图案ns1的一部分穿过间隔物孔140_h并布置在间隔物孔140_h的内部，但本公开不限于此。在一些实施例中，与附图中示出的不同，第一片图案ns1可以不包括在第二方向d2上与第一栅极间隔物140交叠的部分。第一片图案ns1可以通过间隔物孔140_h连接到第一源极/漏极图案150。
85.第一栅极绝缘层130可以沿着第一栅极间隔物的内侧壁140_isw2延伸。第一栅极绝缘层130可以与第一栅极间隔物的内侧壁140_isw2接触。
86.第一栅极间隔物140可以包括例如氮化硅(sin)、氮氧化硅(sion)、氧化硅(sio2)、氮碳氧化硅(siocn)、氮化硅硼(sibn)、氮化硼氧硅(siobn)、碳氧化硅(sioc)或它们的组合中的至少一种。第一栅极间隔物140被示出为是单层，但这只是为了便于描述，本公开不限于此。
87.第一栅极覆盖图案145可以位于第一栅电极120和第一栅极间隔物140上。第一栅极覆盖图案145的上表面可以与层间绝缘层190的上表面共面。与附图中示出的不同，第一栅极覆盖图案145可以位于第一栅极间隔物140之间。
88.第一栅极覆盖图案145可以包括氮化硅(sin)、氮氧化硅(sion)、氮碳化硅(sicn)、氮碳氧化硅(siocn)或它们的组合中的至少一种作为非限制示例。第一栅极覆盖图案145可以包括相对于层间绝缘层190具有蚀刻选择性的材料。
89.第一源极/漏极图案150可以形成在第一有源图案ap1上。第一源极/漏极图案150
可以位于第一下图案bp1上。第一源极/漏极图案150可以连接到第一片图案ns1。第一源极/漏极图案150可以与第一片图案ns1接触。
90.第一源极/漏极图案150可以位于第一栅极结构gs1的侧表面上。第一源极/漏极图案150可以位于在第一方向d1上彼此相邻的第一栅极结构gs1之间。例如，第一源极/漏极图案150可以位于第一栅极结构gs1的两侧。在一些实施例中，与附图中示出的不同，第一源极/漏极图案150可以位于第一栅极结构gs1的一侧，而可以不存在于第一栅极结构gs1的另一侧。
91.第一源极/漏极图案150可以被包括在使用第一片图案ns1作为沟道区的晶体管的源极/漏极中。
92.第一源极/漏极图案150可以位于第一源极/漏极凹陷150r中。第一源极/漏极凹陷150r可以在第三方向d3上延伸。第一源极/漏极凹陷150r可以限定在沿第一方向d1彼此相邻的第一栅极结构gs1之间。
93.第一源极/漏极凹陷150r的底表面可以由第一下图案bp1限定。第一源极/漏极凹陷150r的侧壁可以由第一片图案ns1和第一栅极结构gs1限定。在第一栅极结构gs1中，第一栅极绝缘层130和第一栅极间隔物140可以限定第一源极/漏极凹陷150r的一部分。在图8至图10中，第一源极/漏极凹陷150r包括第一栅极间隔物的连接侧壁140_isw1。
94.在附图中示出第一源极/漏极凹陷150r的侧壁的上部在第一方向d1上的宽度随着与第一下图案bp1的距离的增大而减小，但本公开不限于此。
95.第一源极/漏极图案150的一部分可以穿过间隔物孔140_h。第一源极/漏极图案150可以填充间隔物孔140_h的至少一部分。第一源极/漏极图案150可以通过间隔物孔140_h与第一片图案ns1接触。第一源极/漏极图案150的一部分可以与第一栅极间隔物的连接侧壁140_isw1接触。
96.第一栅极间隔物140可以不存在于介于相邻的第一片图案ns1之间的第一栅电极120与第一源极/漏极图案150之间。第一栅极绝缘层130可以与第一源极/漏极图案150接触。
97.在最下侧部分的第一片图案ns1和第一下图案bp1之间，第一栅极绝缘层130与第一下图案bp1之间的边界可以是第一下图案的上表面bp1_us。换句话说，在图2中，第一栅极结构gs1可以包括第一下图案bp1和布置在最下侧部分的第一片图案ns1之间的最下侧子栅极结构。最下侧子栅极结构可以包括第一栅电极120的一部分和第一栅极绝缘层130的一部分。第一下图案的上表面bp1_us可以是最下侧子栅极结构与第一下图案bp1之间的边界。此时，第一源极/漏极凹陷150r的底表面的高度可以低于第一下图案的上表面bp1_us的高度。
98.第一源极/漏极图案150可以包括半导体衬垫层151、至少一个或更多个半导体插入层152和153、半导体填充层154和半导体覆盖层155。至少一个或更多个半导体插入层152和153可以位于半导体衬垫层151和半导体填充层154之间。
99.在根据一些示例性实施例的半导体器件中，第一源极/漏极图案150可以包括下半导体插入层152和上半导体插入层153。
100.半导体衬垫层151可以沿着第一源极/漏极凹陷150r延伸。半导体衬垫层151可以与第一栅极绝缘层130、第一片图案ns1和第一下图案bp1接触。
101.在图6中，半导体衬垫层151可以具有u形。在沿着第一方向d1截取的截面图中，半
导体衬垫层151可以具有u形。
102.半导体衬垫层151可以包括外侧壁151_osw和内侧壁151_isw。半导体衬垫层的外侧壁151_osw与第一栅极绝缘层130、第一片图案ns1和第一下图案bp1接触。半导体衬垫层的外侧壁151_osw直接连接到第一片图案的第一侧壁ns1_sw1。半导体衬垫层的外侧壁151_osw可以代表第一源极/漏极凹陷150r的轮廓。
103.半导体衬垫层的内侧壁151_isw可以是与半导体衬垫层的外侧壁151_osw相对的表面。随着半导体衬垫层151与外侧壁151_osw的距离增大，半导体衬垫层的内侧壁151_isw在第二方向d2上的宽度可以减小。
104.在图8至图10中，半导体衬垫层的内侧壁151_isw可以包括刻面(facet)部分151_isw1和连接部分151_isw2。半导体衬垫层的内侧壁151_isw的刻面部分151_isw1可以从第一栅极间隔物的连接侧壁140_isw1延伸。半导体衬垫层的内侧壁151_isw的刻面部分151_isw1可以与第一栅极间隔物的连接侧壁140_isw1形成锐角。半导体衬垫层的内侧壁151_isw的连接部分151_isw2可以在第二方向d2上延伸。半导体衬垫层的内侧壁151_isw的连接部分151_isw2可以包括弯曲部分。
105.半导体衬垫层151可以包括例如硅锗。半导体衬垫层151可以包括硅锗层。半导体衬垫层151可以包括掺杂的p型杂质。例如，p型杂质可以包括硼(b)，但本公开不限于此。
106.下半导体插入层152和上半导体插入层153可以均具有三维鞍(saddle)结构。
107.下半导体插入层152和上半导体插入层153均可以包括鞍点sp、第一鞍区域sr1和第二鞍区域sr2。第一鞍区域sr1可以是位于鞍点sp的第二方向d2上的区域。第一鞍区域sr1可以在第三方向d3上靠近第一下图案bp1延伸。第二鞍区域sr2可以是位于鞍点sp的第一方向d1上的区域。第二鞍区域sr2可以在第三方向d3上远离第一下图案bp1延伸。
108.在沿着第一方向d1截取的截面图中，下半导体插入层152和上半导体插入层153可以均具有u形。在通过鞍点sp的沿着第二方向d2截取的截面图中，下半导体插入层152和上半导体插入层153可以均具有倒u形。
109.在图7中示出在均具有鞍结构的下半导体插入层152和上半导体插入层153中，厚度始终是相同的，但这只是为了便于描述，本公开不限于此。
110.下半导体插入层152可以布置在半导体衬垫层151上。下半导体插入层152可以布置在半导体衬垫层的内侧壁151_isw上。例如，下半导体插入层152可以与半导体衬垫层151接触。
111.下半导体插入层152可以覆盖半导体衬垫层的内侧壁151_isw的至少一部分。下半导体插入层152可以覆盖半导体衬垫层的内侧壁151_isw的刻面部分151_isw1和半导体衬垫层的内侧壁151_isw的连接部分151_isw2。
112.下半导体插入层152可以包括例如硅锗。下半导体插入层152可以包括硅锗层。下半导体插入层152可以包括掺杂的p型杂质。
113.上半导体插入层153可以位于下半导体插入层152上。上半导体插入层153可以与下半导体插入层152接触。
114.在图2中，上半导体插入层153可以包括沿着第一源极/漏极凹陷150r的侧壁延伸的侧壁部分153sp和沿着第一源极/漏极凹陷150r的底表面延伸的底部部分153bp。例如，上半导体插入层的底部部分153bp的厚度t11可以等于上半导体插入层的侧壁部分153sp的厚
度t12。
115.上半导体插入层153可以沿着下半导体插入层152的轮廓的至少一部分延伸。
116.在一些实施例中，上半导体插入层153可以包括硅锗。上半导体插入层153可以包括硅锗层。在一些实施例中，上半导体插入层153可以包括硅。上半导体插入层153可以包括硅层。上半导体插入层153可以包括掺杂的p型杂质。
117.半导体填充层154位于上半导体插入层153上。半导体填充层154可以与上半导体插入层153接触。半导体填充层154的面对上半导体插入层153的底表面可以具有鞍形。
118.半导体填充层154可以包括例如硅锗。半导体填充层154可以包括硅锗层。半导体填充层154可以包括掺杂的p型杂质。
119.半导体覆盖层155布置在半导体填充层154上。半导体覆盖层155可以与半导体填充层154接触。
120.在一些实施例中，半导体覆盖层155可以包括硅。半导体覆盖层155可以包括硅层。在另一示例中，半导体覆盖层155可以包括硅锗。当半导体覆盖层155包括硅锗时，半导体覆盖层155的锗质量分数可以小于半导体衬垫层151的锗质量分数，但本公开不限于此。半导体覆盖层155可以包括掺杂的p型杂质，但本公开不限于此。
121.在一些实施例中，与附图中示出的不同，第一源极/漏极图案150可以不包括半导体覆盖层155。
122.在图11中，当上半导体插入层153包括硅锗时，上半导体插入层153的锗质量分数可以小于下半导体插入层152的锗质量分数和半导体填充层154的锗质量分数。上半导体插入层153的锗质量分数可以小于半导体衬垫层151的锗质量分数。在一些实施例中，与附图中示出的不同，上半导体插入层153的锗质量分数可以等于半导体衬垫层151的锗质量分数。
123.在图12中，上半导体插入层153可以包括硅层。上半导体插入层153的锗质量分数可以小于半导体衬垫层151的锗质量分数、下半导体插入层152的锗质量分数和半导体填充层154的锗质量分数。
124.下半导体插入层152的锗质量分数可以大于半导体衬垫层151的锗质量分数，并可以小于半导体填充层154的锗质量分数。
125.例如，上半导体插入层153的锗质量分数可以小于或等于5％。由于上半导体插入层153的锗质量分数可以小于下半导体插入层152的锗质量分数和半导体填充层154的锗质量分数，因此当上半导体插入层153的厚度增大时，在半导体填充层154中可能出现诸如堆垛层错的缺陷。为了防止这种情况，上半导体插入层153的厚度可以为例如1nm至3nm。
126.第一源极/漏极图案150可以填充间隔物孔140_h的至少一部分。半导体衬垫层151、下半导体插入层152和上半导体插入层153被示出为布置在间隔物孔140_h中，但本公开不限于此。间隔物孔140_h中示出的第一源极/漏极图案150中包括的层可以根据第一栅极间隔物140被切割的位置而变化。
127.由于下半导体插入层152和上半导体插入层153均具有鞍结构，因此在d1-d2平面中切割的第一源极/漏极图案150的形状可以根据切割位置而改变。换句话说，在俯视图中，第一源极/漏极图案150的形状可以根据切割位置而变化。
128.图10a和图10b是沿着上半导体插入层153的鞍点sp附近截取的截面图。图8和图9
是沿着上半导体插入层153的鞍点sp上方的一部分截取的截面图。图10a和图10b的下半导体插入层152和上半导体插入层153可以是鞍结构的第一鞍区域sr1。图8和图9的下半导体插入层152和上半导体插入层153可以是鞍结构的第二鞍区域sr2。
129.在图8至图10b中，下半导体插入层152可以完全覆盖半导体衬垫层的内侧壁151_isw。下半导体插入层152可以完全覆盖半导体衬垫层的内侧壁151_isw的刻面部分151_isw1和半导体衬垫层的内侧壁151_isw的连接部分151_isw2。
130.在图8和图9中，整个上半导体插入层153可以沿着下半导体插入层152的轮廓延伸。上半导体插入层153可以完全覆盖下半导体插入层152。
131.上半导体插入层153可以完全覆盖半导体衬垫层的内侧壁151_isw的刻面部分151_isw1和半导体衬垫层的内侧壁151_isw的连接部分151_isw2。上半导体插入层153可以与第一栅极间隔物的连接侧壁140_isw1接触。上半导体插入层153可以沿着第一栅极间隔物的连接侧壁140_isw1的一部分延伸。
132.下半导体插入层152、上半导体插入层153和半导体填充层154可以在第一方向d1上顺序堆叠在半导体衬垫层的内侧壁151_isw上。
133.在图10a和图10b中，下半导体插入层152可以在第一方向d1上从半导体衬垫层的内侧壁151_isw延伸。在俯视图中，下半导体插入层152可以连接半导体衬垫层的在第一方向d1上彼此相邻的内侧壁151_isw。下半导体插入层152可以将半导体填充层154分成两个部分。
134.上半导体插入层153可以沿着下半导体插入层152与半导体填充层154之间的边界的至少一部分延伸。上半导体插入层153可以沿着下半导体插入层152的轮廓的至少一部分延伸。
135.在图10a中，上半导体插入层153可以完全沿着下半导体插入层152与半导体填充层154之间的边界布置。在图10b中，上半导体插入层153可以沿着下半导体插入层152与半导体填充层154之间的边界的一部分布置。
136.在第一源极/漏极图案150的截面图中，在切割表面上，不仅可以示出第一源极/漏极图案150的形状，而且可以示出切割表面下方的第一源极/漏极图案150的形状。即，在d1-d2平面中切割的第一源极/漏极图案150的形状可以被视为图10a或图10b中的形状。
137.由于上半导体插入层153完全覆盖半导体衬垫层的内侧壁151_isw的刻面部分151_isw1，因此上半导体插入层153可以防止半导体填充层154被穿透第一栅极间隔物的连接侧壁140_isw1附近的蚀刻剂蚀刻。
138.在下面的描述中，将参考图10a描述沿着图2的线f-f截取的附图。
139.蚀刻停止层185可以位于第一栅极结构gs1的侧壁、第一源极/漏极图案150的上表面以及第一源极/漏极图案150的侧壁上。尽管未在附图中示出，但蚀刻停止层185可以布置在场绝缘层105的上表面上。
140.蚀刻停止层185可以包括相对于下面将描述的层间绝缘层190具有蚀刻选择性的材料。蚀刻停止层185可以包括例如氮化硅(sin)、氮氧化硅(sion)、氮碳氧化硅(siocn)、氮化硅硼(sibn)、氮硼氧化硅(siobn)、碳氧化硅(sioc)和它们的组合中的至少一种。
141.层间绝缘层190可以布置在蚀刻停止层185上。层间绝缘层190可以位于第一源极/漏极图案150上。层间绝缘层190可以不覆盖第一栅极覆盖图案145的上表面。例如，层间绝
缘层190的上表面可以与第一栅极覆盖图案145的上表面共面。
142.层间绝缘层190可以包括氧化硅、氮化硅、氮氧化硅和低介电常数(低k)材料中的至少一种。例如，低k材料可以包括氟化正硅酸四乙酯(fteos)、氢硅倍半硅氧烷(hsq)、双苯并环丁烯(bcb)、正硅酸四甲酯(tmos)、八甲基环四硅氧烷(omcts)、六甲基二硅氧烷(hmds)、三甲基硅烷基硼酸酯(tmsb)、二酰氧基二叔丁基硅烷(dadbs)、磷酸三甲酯(tmsp)、聚四氟乙烯(ptfe)、东燃硅氮烷(tosz)、氟硅酸盐玻璃(fsg)、聚酰亚胺纳米泡沫(例如，聚环氧丙烷)、碳掺杂氧化硅(cdo)、有机硅酸盐玻璃(osg)、silk、无定形氟化碳、二氧化硅气凝胶、二氧化硅干凝胶、介孔二氧化硅或以上任何材料的组合，但本公开不限于此。
143.图13和图14是用于描述根据一些示例性实施例的半导体器件的视图。为了便于描述，将主要描述与参考图1至图12描述的内容的差异。
144.作为参考，图13和图14可以分别是沿着图2的线e-e和线f-f截取的截面图。
145.参照图13和图14，在根据一些示例性实施例的半导体器件中，下半导体插入层152可以覆盖半导体衬垫层的内侧壁151_isw的一部分。
146.在俯视图中，下半导体插入层152可以覆盖半导体衬垫层的内侧壁151_isw的一部分。下半导体插入层152可以沿着半导体衬垫层的内侧壁151_isw的一部分延伸。
147.下半导体插入层152可以完全覆盖半导体衬垫层的内侧壁151_isw的连接部分151_isw2。半导体衬垫层的内侧壁151_isw的刻面部分151_isw1的至少一部分可以不被下半导体插入层152覆盖。
148.在俯视图中，上半导体插入层153可以在半导体衬垫层的内侧壁151_isw的刻面部分151_isw1中与半导体衬垫层的内侧壁151_isw接触。
149.图15是用于描述根据一些示例性实施例的半导体器件的视图。为了便于描述，将主要描述与参考图1至图12描述的内容的差异。
150.参照图15，在根据一些示例性实施例的半导体器件中，上半导体插入层的底部部分153bp的厚度t11不同于上半导体插入层的侧壁部分153sp的厚度t12。
151.如沿着在第一方向d1上延伸的第一下图案bp1截取的图15中看到的，上半导体插入层的底部部分153bp的厚度t11可以小于上半导体插入层的侧壁部分153sp的厚度t12。上半导体插入层的侧壁部分153sp的厚度t12可以是在第三方向d3上延伸的上半导体插入层的侧壁部分153sp的中心部分附近的厚度。
152.例如，上半导体插入层的侧壁部分153sp的厚度t12可以随着其远离第一下图案bp1移动而增大并且然后减小。在布置在最上侧部分的第一片图案的上表面ns1_us附近，上半导体插入层的侧壁部分153sp的厚度可以小于上半导体插入层的底部部分153bp的厚度t11。
153.图16和图17是用于描述根据一些示例性实施例的半导体器件的视图。为了便于描述，将主要描述与参考图1至图12描述的内容的差异。
154.作为参考，图16可以是沿着图1的线a-a截取的截面图。图17可以是沿着图16的线f-f截取的截面图。
155.参照图16和图17，在根据一些示例性实施例的半导体器件中，半导体衬垫层151可以包括沿着第一源极/漏极凹陷150r的侧壁延伸的侧壁部分151sp和沿着第一源极/漏极凹陷150r的底表面延伸的底部部分151bp。
156.半导体衬垫层的侧壁部分151sp可以包括钉扎(pinning)区域151_pin。在钉扎区域151_pin中，半导体衬垫层的侧壁部分151sp的厚度可以突然减小。在钉扎区域151_pin中，半导体衬垫层的侧壁部分151sp的厚度随着其与第一下图案bp1的距离增大可以减小，并且然后可以增大。
157.在俯视图中，钉扎区域151_pin中的半导体衬垫层的内侧壁151_isw包括朝向半导体衬垫层的外侧壁151_osw凹陷的部分。
158.在俯视图中，钉扎区域151_pin中的半导体衬垫层的内侧壁151_isw可以被分成两个部分。例如，在钉扎区域151_pin中，半导体衬垫层的内侧壁151_isw可以与半导体衬垫层的外侧壁151_osw相接。
159.在一些实施例中，与附图中示出的不同，在钉扎区域151_pin中，半导体衬垫层的内侧壁151_isw可以在第一方向d1上与半导体衬垫层的外侧壁151_osw间隔开。
160.基于第一下图案的上表面bp1_us，钉扎区域151_pin被示出为形成在与上半导体插入层153的鞍点sp的高度相近的高度处，但本公开不限于此。
161.钉扎区域151_pin被示出为形成在与在第一方向d1上位于第一片图案ns1之间的第一栅电极120交叠的位置处，但本公开不限于此。
162.在图16和图17中示出了一个半导体衬垫层151包括一个钉扎区域151_pin，但本公开不限于此。当然，一个半导体衬垫层151可以包括多个钉扎区域151_pin。
163.在图16和图17中示出第一源极/漏极图案150的一部分包括钉扎区域151_pin，并且第一源极/漏极图案150的其余部分不包括钉扎区域151_pin，但本公开不限于此。
164.图18是用于描述根据一些示例性实施例的半导体器件的视图。为了便于描述，将主要描述与参考图1至图12描述的内容的差异。
165.参考图18，在根据一些示例性实施例的半导体器件中，第一源极/漏极凹陷150r的侧壁可以具有不平坦的形状。
166.半导体衬垫层151可以包括沿着第一源极/漏极凹陷150r的侧壁延伸的侧壁部分151sp和沿着第一源极/漏极凹陷150r的底表面延伸的底部部分151bp。
167.半导体衬垫层的侧壁部分151sp可以包括突出区域151_pr。突出区域151_pr可以位于在第一方向d1上与第一栅电极120交叠的区域中。突出区域151_pr可以在第一方向d1上朝向第一栅电极120突出。
168.换句话说，半导体衬垫层151的一部分可以在沿第三方向d3彼此相邻的第一片图案ns1之间在第一方向d1上凹陷。
169.图19是用于描述根据一些示例性实施例的半导体器件的视图。为了便于描述，将主要描述与参考图1至图12描述的内容的差异。
170.参照图19，在根据一些示例性实施例的半导体器件中，第一源极/漏极图案150可以不包括位于下半导体插入层152和半导体填充层154之间的上半导体插入层153。
171.第一源极/漏极图案150包括位于第一下图案bp1上的多个硅锗层。随着与第一片图案ns1的距离增大，硅锗层的锗质量分数增加。例如，下半导体插入层152的锗质量分数可以大于半导体衬垫层151的锗质量分数，并可以小于半导体填充层154的锗质量分数。
172.下半导体插入层152具有三维鞍结构。
173.图20和图21是用于描述根据一些示例性实施例的半导体器件的视图。为了便于描
述，将主要描述与参考图1至图12描述的内容的差异。
174.参照图20和图21，根据一些示例性实施例的半导体器件还可以包括在第一源极/漏极图案150上的源极/漏极接触180。
175.源极/漏极接触180可以连接到第一源极/漏极图案150。源极/漏极接触180可以通过层间绝缘层190和蚀刻停止层185连接到第一源极/漏极图案150。
176.金属硅化物层175可以位于源极/漏极接触180和第一源极/漏极图案150之间。
177.在图20中，源极/漏极接触180的底表面可以高于第一片图案的最上侧部分处的第一片图案ns1的下表面ns1_bs。
178.在图21中，源极/漏极接触180的底表面可以位于第一片图案ns1的最下侧部分处的第一片图案的下表面ns1_bs与第一片图案ns1的最上侧部分处的第一片图案的下表面ns1_bs之间。
179.源极/漏极接触180被示出为是单层，但这只是为了便于描述，本公开不限于此。源极/漏极接触180可以包括例如金属、金属合金、导电金属氮化物、导电金属碳化物、导电金属氧化物、导电金属碳氮化物和2d材料中的至少一种。
180.金属硅化物层175可以包括金属硅化物。
181.图22至图24是用于描述根据一些示例性实施例的半导体器件的视图。为了便于描述，将主要描述与参考图1至图12描述的内容的差异。作为参考，图23和图24可以分别是沿着图22的线a-a和线b-b截取的截面图。
182.参照图22至图24，在根据一些示例性实施例的半导体器件中，第一有源图案ap1可以是在第一方向d1上伸长的鳍型图案。
183.第一有源图案ap1的一部分在第三方向d3上比场绝缘层105的上表面更远地突出。
184.第一栅极绝缘层130可以沿着比场绝缘层105的上表面更远地突出的第一有源图案ap1的轮廓延伸。
185.图25是用于描述根据一些示例性实施例的半导体器件的示例性俯视图。图26和图27是沿着图25的线g-g截取的截面图。
186.作为参考，沿着图25的线a-a截取的截面图可以与图2、图15、图16、图18和图19中的一个相同。另外，对图25的第一区域i的描述可以与参考图1至19描述的描述基本上相同。因此，下面的描述将侧重于图25的第二区域ii的内容。
187.参照图25至图27，根据一些示例性实施例的半导体器件可以包括第一有源图案ap1、多个第一栅极结构gs1、第一源极/漏极图案150、第二有源图案ap2、多个第二栅极结构gs2和第二源极/漏极图案250。
188.衬底100可以包括第一区域i和第二区域ii。第一区域i可以是其中形成有pmos的区域，第二区域ii可以是其中形成有nmos的区域。
189.第一有源图案ap1、多个第一栅极结构gs1和第一源极/漏极图案150布置在衬底100的第一区域i中。第二有源图案ap2、多个第二栅极结构gs2和第二源极/漏极图案250布置在衬底100的第二区域ii中。
190.第二有源图案ap2可以包括第二下图案bp2和多个第二片图案ns2。第二下图案bp2可以从衬底100突出。第二下图案bp2可以在第一方向d1上伸长。多个第二片图案ns2可以布置在第二下图案bp2上。多个第二片图案ns2可以在第三方向d3上与第二下图案bp2间隔开。
191.第二下图案bp2和第二片图案ns2均可以包括作为元素半导体材料的硅或锗、iv-iv族化合物半导体或iii-v族化合物半导体中的一种。在根据一些示例性实施例的半导体器件中，第二下图案bp2可以是包括硅的硅下图案，并且第二片图案ns2可以是包括硅的硅片图案。
192.当第一有源图案ap1和第二有源图案ap2是鳍型图案时，在示例中，第一有源图案ap1和第二有源图案ap2可以包括相同的半导体材料。例如，第一有源图案ap1和第二有源图案ap2可以均是硅鳍型图案，但本公开不限于此。在一些实施例中，第一有源图案ap1和第二有源图案ap2可以包括不同的半导体材料。例如，第一有源图案ap1可以是硅锗鳍型图案，并且第二有源图案ap2可以是硅鳍型图案，但本公开不限于此。
193.多个第二栅极结构gs2可以布置在衬底100上。每个第二栅极结构gs2可以在第二方向d2上延伸。相邻的第二栅极结构gs2可以在第一方向d1上彼此间隔开。
194.第二栅极结构gs2可以布置在第二有源图案ap2上。第二栅极结构gs2可以与第二有源图案ap2相交。第二栅极结构gs2可以与第二下图案bp2相交。第二栅极结构gs2可以围绕相应的第二片图案ns2。
195.每个第二栅极结构gs2可以包括例如第二栅电极220、第二栅极绝缘层230、第二栅极间隔物240和第二栅极覆盖图案245。
196.在图26中，与第一栅极间隔物140不同，第二栅极间隔物240可以包括外间隔物241和内间隔物242。内间隔物242可以位于在第三方向d3上彼此相邻的第二片图案ns2之间。内间隔物242可以与第二栅极绝缘层230接触。内间隔物242可以限定第二源极/漏极凹陷250r的一部分。
197.在图27中，像第一栅极间隔物140一样，第二栅极间隔物240不包括内间隔物。即，第二栅极绝缘层230可以与第二源极/漏极图案250接触。
198.对第二栅电极220、第二栅极绝缘层230、第二栅极间隔物240和第二栅极覆盖图案245的描述与对第一栅电极120、第一栅极绝缘层130、第一栅极间隔物140和第一栅极覆盖图案145的描述基本上相同，因此将在下面的描述中被省略。
199.第二源极/漏极图案250可以形成在第二有源图案ap2上。第二源极/漏极图案250可以形成在第二下图案bp2上。第二源极/漏极图案250可以连接到第二片图案ns2。
200.第二源极/漏极图案250可以位于第二栅极结构gs2的侧表面上。第二源极/漏极图案250可以位于在第一方向d1上彼此相邻的第二栅极结构gs2之间。例如，第二源极/漏极图案250可以位于第二栅极结构gs2的两侧。在一些实施例中，与附图中示出的不同，第二源极/漏极图案250可以位于第二栅极结构gs2的一侧，而可以不位于第二栅极结构gs2的另一侧。
201.第二源极/漏极图案250可以被包括在使用第二片图案ns2作为沟道区的晶体管的源极/漏极中。
202.第二源极/漏极图案250可以位于第二源极/漏极凹陷250r中。第二源极/漏极凹陷250r的底表面可以由第二下图案bp2限定。第二源极/漏极凹陷250r的侧壁可以由第二片图案ns2和第二栅极结构gs2限定。
203.第二源极/漏极图案250可以包括掺杂n型杂质的硅。n型杂质可以包括例如磷(p)或砷(as)，但本公开不限于此。
204.当如图27中所示第二源极/漏极图案250与第二栅极绝缘层230接触时，与上述内容不同，第二源极/漏极图案250可以包括沿着第二源极/漏极凹陷250r的轮廓延伸的硅锗衬垫。第二源极/漏极图案250可以包括位于硅锗衬垫上的掺杂n型杂质的硅。
205.在结束详细描述时，本领域的技术人员将理解，在基本上不脱离本发明构思的原理的情况下，可以对优选实施例进行许多变形和修改。因此，所公开的本发明的优选实施例只是以一般的且描述性的含义使用的，并非是出于限制目的。