具有增强驱动能力的介质接口控制器及存储设备的制作方法

1.本技术涉及芯片技术，特别地，涉及具有增强驱动能力的存储控制芯片或介质接口控制器及存储设备。


背景技术：

2.参看图1，展示了存储设备的框图。存储设备102同主机相耦合，用于为主机提供存储能力。主机同固态存储设备102之间可通过多种方式相耦合，耦合方式包括但不限于通过例如sata(serial advanced technology attachment，串行高级技术附件)、scsi(small computer system interface，小型计算机系统接口)、sas(serial attached scsi，串行连接scsi)、ide(integrated drive electronics，集成驱动器电子)、usb(universal serial bus，通用串行总线)、pcie(peripheral component interconnect express,pcie，高速外围组件互联)、nvme(nvm express，高速非易失存储)、以太网、光纤通道、无线通信网络等连接主机与存储设备102。主机可以是能够通过上述方式同存储设备相通信的信息处理设备，例如，个人计算机、平板电脑、服务器、便携式计算机、网络交换机、路由器、蜂窝电话、个人数字助理等。存储设备102包括接口103、控制部件104、一个或多个nvm(非易失存储器，non-volatile memory)芯片105以及以及dram(dynamic random access memory，动态随机访问存储器)110。
3.nand闪存、相变存储器、feram(ferroelectric ram，铁电存储器)、mram(magnetic random access memory，磁阻存储器)、rram(resistive random access memory，阻变存储器)、xpoint存储器等是常见的nvm。
4.接口103可适配于通过例如sata、ide、usb、pcie、nvme、sas、以太网、光纤通道等方式与主机交换数据。
5.控制部件104用于控制在接口103、nvm芯片105以及固件存储器110之间的数据传输，还用于存储管理、主机逻辑地址到闪存物理地址映射、擦除均衡、坏块管理等。可通过软件、硬件、固件或其组合的多种方式实现控制部件104。控制部件104可以是fpga(field-programmable gate array，现场可编程门阵列)、asic(application specific integrated circuit，应用专用集成电路)或者其组合的形式。控制部件104也可以包括处理器或者控制器，在处理器或控制器中执行软件来操纵控制部件104的硬件来处理io(input/output)命令。控制部件104还可以耦合到dram 110，并可访问dram 110的数据。在dram可存储ftl(flash translation layer)表和/或缓存的io命令的数据。
6.可选地，存储设备还包括固件存储器。控制部件104在运行时从固件存储器加载固件。固件存储器是例如nor闪存、rom、eeprom，也可以是nvm芯片105的部分。
7.控制部件104包括闪存接口控制器(或称为介质接口控制器、闪存通道控制器)，闪存接口控制器耦合到nvm芯片105，并以遵循nvm芯片105的接口协议的方式向nvm芯片105发出命令，以操作nvm芯片105，并接收从nvm芯片105输出的命令执行结果。
8.控制部件通过多个通道(nvm通道)耦合多颗nvm芯片。控制部件为每个通道提供引
脚来耦合通道的信号线。控制部件的引脚数量同成本显著相关，并且在控制部件被制造后无法再更改。而通道数量又限制了控制器所能耦合的nvm芯片数量，进而限制了存储设备的存储容量与数据访问带宽。各通道是并行的，控制部件得以访问一个通道的nvm芯片，而不受其他通道的数据传输的影响。
9.随着通道数量的增多，通道上耦合的nvm芯片或管芯(die)的数量增多，以及访问nvm芯片的频率的提升，多个通道消耗的能量或功率也提高，这对控制部件的供电带来挑战，对各通道的驱动能力也带来挑战。降低通道上的信号传输频率，减少通道或耦合到通道的管芯数量，是克服驱动能力挑战的主要手段，但这样又制约了控制部件的性能以及存储设备的容量。


技术实现要素：

10.希望解决随着通道数量的增多、通道上耦合的nvm芯片或管芯(die)的数量增多以及访问nvm芯片的频率的提升，所伴随的控制部件的驱动能力不足的问题。
11.根据本技术的第一方面，提供了根据本技术第一方面的第一介质接口控制器，包括多个通道电路，通道电路用于耦合nvm通道；每个通道电路包括通道驱动器与通道引脚，通道驱动器用于通过通道引脚同nvm通道交换电信号；所述介质接口控制器包括第一开关，第一开关将第二通道电路的通道驱动器耦合第一通道电路的通道引脚，使得第一通道的通道驱动器与第二通道的通道驱动器共同驱动第一通道的通道引脚。
12.根据本技术第一方面的第一介质接口控制器，提供了根据本技术第一方面的第二介质接口控制器，还包括第二开关，第一开关将第四通道电路的通道驱动器耦合第三通道电路的通道引脚，使得第三通道的通道驱动器与第四通道的通道驱动器共同驱动第三通道的通道引脚。
13.根据本技术第一方面的第一或第二介质接口控制器，提供了根据本技术第一方面的第三介质接口控制器，还包括第三开关，第三开关将第五通道电路的通道驱动器耦合第一通道电路的通道引脚，使得第一通道的通道驱动器、第二通道的通道驱动器与第五通道的驱动器共同驱动第一通道的通道引脚。
14.根据本技术第一方面的第一至第三介质接口控制器之一，提供了根据本技术第一方面的第四介质接口控制器，所述第一开关还断开所述第二通道电路的通道驱动器同所述第二通道电路的通道引脚的耦合。
15.根据本技术第一方面的第一至第四介质接口控制器之一，提供了根据本技术第一方面的第五介质接口控制器，其中每个通道还包括通道发送/接收单元，通道发送/接收单元同对应的通道驱动器耦合；所述介质接口控制器还包括第一用于通道发送/接收单元的开关；所述第一用于通道发送/接收单元的开关将第一通道的通道发送/接收单元耦合第二通道的通道驱动器，使得第一通道的通道发送/接收单元输出的信号被同时提供给第一通道的通道驱动器与第二通道的通道驱动器。
16.根据本技术第一方面的第五介质接口控制器，提供了根据本技术第一方面的第六介质接口控制器，所述第一用于通道发送/接收单元的开关还断开第二通道的通道发送/接收单元同第二通道的通道驱动器的耦合。
17.根据本技术第一方面的第五或第六介质接口控制器，提供了根据本技术第一方面
的第七介质接口控制器，还包括第二用于通道发送/接收单元的开关；所述第二用于通道发送/接收单元的开关将第三通道的通道发送/接收单元耦合第四通道的通道驱动器，使得第一三通道的通道发送/接收单元输出的信号被同时提供给第三通道的通道驱动器与第四通道的通道驱动器。
18.根据本技术第一方面的第一至第四介质接口控制器之一，提供了根据本技术第一方面的第八介质接口控制器，每个通道电路还包括n到1开关，用于将n个通道电路之一的通道发送/接收单元的输出耦合到n到1开关所属的通道电路的通道驱动器；第一通道的n到1开关的输出耦合所述第一通道的通道驱动器的输入，第一通道的n到1开关的输入耦合每个通道的通道发送/接收单元；其中所述介质接口控制器包括n个通道电路。
19.根据本技术第一方面的第一至第四介质接口控制器之一，提供了根据本技术第一方面的第九介质接口控制器，每个通道电路还包括1到n开关，用于将通道电路的通道发送/接收单元的输出耦合到n个通道电路的每个的通道驱动器；第一通道的1到n开关用于将第一通道的通道发送/接收单元的输出同时提供给所述n个通道电路中的一个或多个的每个的通道驱动器。
20.根据本技术第一方面的第一至第九介质接口控制器之一，提供了根据本技术第一方面的第十介质接口控制器，还包括备用通道电路与第五开关；所述备用通道电路不包括通道引脚；第五开关将所述备用通道电路的通道驱动器耦合第一通道电路的通道引脚，使得第一通道的通道驱动器与备用通道的通道驱动器共同驱动第一通道的通道引脚。
21.根据本技术第一方面的第一至第十介质接口控制器之一，提供了根据本技术第一方面的第十一介质接口控制器，响应于所述第一通道电路对其耦合的nvm通道的驱动能力不足，闭合第一开关，使得第一开关将第二通道电路的通道驱动器耦合第一通道电路的通道引脚；响应于所述第一通道电路对其耦合的nvm通道的驱动能力充足，断开第一开关，使得第二通道电路的通道驱动器不耦合所述第一通道电路的通道引脚。
22.根据本技术第一方面的第一至第十一介质接口控制器之一，提供了根据本技术第一方面的第十二介质接口控制器，还包括频率分配单元；所述频率分配单元设置所述多个通道的一个或多个的信号传输频率。
23.根据本技术第一方面的第十二介质接口控制器，提供了根据本技术第一方面的第十三介质接口控制器，所述频率分配单元设置所述多个通道的一个或多个的信号传输频率，使得所述多个通道的驱动能力之和不超过介质接口控制器的驱动能力上限。
24.根据本技术第一方面的第十二或第十三介质接口控制器，提供了根据本技术第一方面的第十四介质接口控制器，所述频率分配单元根据一个或多个通道的数据传输需求设置所述多个通道的一个或多个的信号传输频率。
25.根据本技术第一方面的第十二至第十四介质接口控制器之一，提供了根据本技术第一方面的第十五介质接口控制器，所述频率分配单元通过设置提供给通道电路的时钟信号的频率来设置所述多个通道的一个或多个的信号传输频率。
26.根据本技术的第二方面，提供了根据本技术第二方面的第一介质接口控制器，包括多个通道电路，通道电路用于耦合nvm通道；每个通道电路包括通道发送/接收单元与通道引脚；所述介质接口控制器还包括具有通道驱动器的通道驱动器池，通道驱动器池的一个或多个通道驱动器被耦合到一个或多个通道电路。
27.根据本技术第二方面的第一介质接口控制器，提供了根据本技术第二方面的第二介质接口控制器，还包括第一可配置互连单元；所述第一可配置互连单元将通道驱动器池的一个或多个通道驱动器耦合到一个或多个通道电路的通道引脚。
28.根据本技术第二方面的第二介质接口控制器，提供了根据本技术第二方面的第三介质接口控制器，所述第一可配置互连单元将通道驱动器池的第一多个通道驱动器耦合到第一通道的通道引脚；以及所述第一可配置互连单元将通道驱动器池的第二多个通道驱动器耦合到第二通道的通道引脚。
29.根据本技术第二方面的第一至第三介质接口控制器之一，提供了根据本技术第二方面的第四介质接口控制器，还包括第二可配置互连单元；所述第二可配置互连单元将一个或多个通道电路的通道发送/接收单元耦合到通道驱动器池的一个或多个通道驱动器。
30.根据本技术第二方面的第四介质接口控制器，提供了根据本技术第二方面的第五介质接口控制器，所述第二可配置互连单元将第一通道的通道发送/接收单元耦合到通道驱动器池的所述第一多个通道驱动器；以及所述二可配置互连单元将第一通道的通道发送/接收单元耦合到通道驱动器池的所述第二多个通道驱动器。
31.根据本技术第二方面的第五介质接口控制器，提供了根据本技术第二方面的第六介质接口控制器，所述第一通道的通道发送/接收单元通过所述第二可配置互连，同时向所述第一多个通道驱动器提供相同的信号，以及所述第一多个通道驱动器通过所述第一可配置互连同时驱动所述第一通道的通道引脚。
32.根据本技术第二方面的第五介质接口控制器，提供了根据本技术第二方面的第七介质接口控制器，所述第二通道的通道发送/接收单元通过所述第二可配置互连，同时向所述第二多个通道驱动器提供相同的信号，以及所述第二多个通道驱动器通过所述第一可配置互连同时驱动所述第二通道的通道引脚。
33.根据本技术的第三方面，提供了根据本技术第三方面的第一存储设备，包括控制部件与一个或多个nvm芯片；所述控制部件包括根据上述第一方面或第二方面中任一项所述的介质接口控制器，所述介质接口控制器耦合所述一个或多个nvm芯片。
34.根据本技术的第四方面，提供了根据本技术第四方面的第一用于介质接口控制器的方法，所述介质接口控制器包括n个通道电路，通道电路用于耦合nvm通道；所述方法包括：使所述n个通道电路同时工作，并识别所述n个通道电路的每个是否都正常工作；响应于所述n个通道电路的任何一个无法正常工作，实施一次或多次探测，每次探测切断所述n个通道电路中的一个通道电路，并使余下的多个通道电路同时工作，若在某次探测中余下的m个通道电路的每个都正常工作，则识别出所述介质接口控制器的所述n个通道电路中最多m个通道电路可同时工作；其中m与n为正整数；使所述介质接口控制器的同时工作的通道电路不超过m个。
35.根据本技术的第五方面，提供了根据本技术第五方面的第一用于介质接口控制器的方法，所述介质接口控制器包括n个通道电路，通道电路用于耦合nvm通道；所述方法包括：使所述n个通道电路以第一频率同时工作，并识别所述n个通道电路的每个是否都正常工作；响应于所述n个通道电路的任何一个无法正常工作，实施一次或多次探测，每次探测使所述n个通道电路中的一个或多个通道电路以降低的频率同时工作，并使余下的多个通道电路以上次探测的工作频率同时工作；若在某次探测中所述n个通道电路的每个都正常
工作，则记录所述n个通道电路的每个通道电路的工作频率；使所述介质接口控制器的同时工作的每个通道电路的工作频率不高于所记录的该通道的工作频率。
36.根据本技术的第六方面，提供了根据本技术第六方面的第一用于介质接口控制器的方法，所述介质接口控制器包括n个通道电路，通道电路用于耦合nvm通道；所述方法包括：识别通道电路是否正常工作；响应于第一通道电路无法正常工作，将一个或多个其他通道电路的通道驱动器耦合第一通道的通道引脚，由第一通道的通道驱动器与所述一个或多个其他通道电路的通道驱动器同时驱动所述第一通道的通道引脚。
附图说明
37.为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术中记载的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。
38.图1为现有技术中的存储设备的框图；
39.图2展示了耦合多个通道的介质接口控制器的框图；
40.图3展示了又一个例子的耦合多个通道的介质接口控制器的框图；
41.图4a、4b与4c展示了根据本技术实施例的增强驱动能力的介质接口控制器；
42.图5展示了根据本技术又一实施例的增强驱动能力的介质接口控制器；以及
43.图6展示了根据本技术再一实施例的增强驱动能力的介质接口控制器。
具体实施方式
44.下面结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
45.图2展示了耦合多个通道的介质接口控制器的框图。
46.存储设备的控制部件包括介质接口控制器。介质接口控制器耦合多个通道(通道1、通道2、通道3与通道4)。nvm芯片耦合到通道。作为举例，通道1耦合了nvm芯片a，通道2耦合了nvm芯片b，通道3耦合了nvm芯片c，而通道4耦合了nvm芯片d。图2中，a1、a2与a3指示相同的处于不同探测过程的同一个nvm芯片a。类似地，b1、b2与b3指示相同的nvm芯片b。
47.介质接口控制器包括耦合到通道的一组引脚。图2中，通道1引脚(代表一组引脚)用于耦合通道1，通道2引脚(一组引脚)用于耦合通道2，通道3引脚(一组引脚)用于耦合通道3，通道4引脚(一组引脚)用于耦合通道4。控制部件还包括多个通道驱动器(通道1驱动器、通道2驱动器、通道3驱动器与通道4驱动器)，用于通过对应的通道引脚同各通道交换电信号。
48.为了识别介质接口控制器的驱动能力，以确定其所能耦合的nvm芯片的数量和/或信号传输频率，对所耦合的nvm芯片实施多次探测。
49.在图2的例子中，展示了3次探测。在第一次探测中，每个通道都耦合1颗nvm芯片(nvm芯片a、nvm芯片b、nvm芯片c与nvm芯片d)，每颗nvm芯片都工作在例如666mt/s的频率。
在探测中，通过介质接口控制器与每个通道能否正常工作来识别驱动能力是否满足要求。作为举例，在第一次探测中，各通道无法工作，表明驱动能力不足，从而进行第二次探测。在第二次探测中，相对于第一次探测，降低了介质接口控制器的负载。具体地，移除例如通道3与通道4的nvm芯片，或者切断通道3与通道4，而保留通道1与通道2的每个上的nvm芯片，且nvm芯片a与nvm芯片b工作频率为666mt/s。作为举例，在第二次探测中，通道1和/或通道2依然无法工作，表明驱动能力依然不足，从而进行第三次探测。在第三次探测中，仅开启通道1，通道1上耦合1颗nvm芯片a，其工作频率为666mt/s。作为举例，在第三次探测中，通道1工作正常。从而表明，当前的驱动能力，仅能工作于单一通道、单一nvm芯片以及666mt/s的配置。
50.通过多次探测，能识别出介质接口控制器的驱动能力，并找到使介质接口控制器正常工作的配置。但一些通道被关闭，限制了控制部件的性能和/或容量。
51.可选地，还通过降低工作频率的方式来满足驱动能力的约束。
52.图3展示了又一个例子的耦合多个通道的介质接口控制器的框图。
53.图3的介质接口控制器同nvm芯片耦合的方式同图2类似。
54.为了识别介质接口控制器的驱动能力，在多次探测的每次中，介质接口控制器的每个通道都耦合1颗nvm芯片，但工作频率改变。
55.在第一次探测中，各通道都工作在666mt/s频率。作为举例，第一次探测表明驱动能力不足。在第二次探测中，各通道都工作在533mt/s。作为举例，第二次探测表明驱动能力不足。在第三次探测中，各通道都工作在400mt/s。在第三次探测中，各通道工作正常。从而识别出介质接口控制器的驱动能力，可满足4个通道并发工作时，工作于400mt/s频率。由于驱动能力所限，若要使用全部4个通道，只能降低工作频率。
56.芯片的驱动能力由各引脚的驱动能力组成。引脚驱动能力主要同引脚输出电流的能力有关。而芯片的工艺约束了引脚的输出电流能力。
57.图4a、4b与4c展示了根据本技术实施例的增强驱动能力的介质接口控制器。
58.参看图4a，介质接口控制器包括用于耦合例如4个通道的通道电路。用于耦合通道的通道电路包括通道发送/接收单元、通道驱动器与通道引脚。图4a中，作为附图标记的通道发送/接收单元、通道驱动器与通道引脚中的数字代表了其所属的通道电路，也代表了其耦合的通道。
59.通道发送/接收单元(通道1发送/接收单元、通道2发送/接收单元、通道3发送/接收单元或通道4发送/接收单元)用于控制在通道引脚上的信号发送和/或接收操作，通道驱动器(通道1驱动器、通道2驱动器、通道3驱动器或通道4驱动器)用于驱动在通道引脚上的信号的电流产生(或接收)。通道引脚(通道1引脚、通道2引脚、通道3引脚或通道4引脚)代表用于耦合通道的一组引脚。
60.作为举例，图4a中，通道1耦合了nvm芯片a1，通道3耦合了nvm芯片c1，而通道2与通道4没有耦合nvm芯片。
61.为了使nvm芯片a1与nvm芯片c1能同时工作于例如666mt/s频率，根据本技术的实施例的介质接口控制器还包括开关1与开关2分别来组合两个通道驱动器产生的电流，以提高驱动能力。参看图4a，通道1驱动器用于驱动通道1引脚，而通道2驱动器耦合通道2引脚，通道2驱动器也通过开关1耦合通道1引脚，从而在开关1闭合时，通道2驱动器也用于驱动通
道1引脚。从而增强通道1的驱动能力。
62.类似地，通道3驱动器用于驱动通道3引脚，而通道4驱动器耦合通道4引脚，通道4驱动器也通过开关2耦合通道3引脚，从而在开关2闭合时，通道2驱动器也用于驱动通道1引脚。从而增强通道1的驱动能力。
63.根据图4a的实施例，将多个通道驱动器各自的有限的输出电流提供两个通道(通道1与通道3)，而其他通道关闭或不工作，以使耦合到这两个通道的nvm芯片(nvm芯片a1与nvm芯片c1)得以在较高频率下工作。图4a的例子中，nvm芯片a1与nvm芯片c1的工作频率为666mt/s。
64.可选地，根据图4a的实施例，通过断开开关1和/或开关2，使得通道2和/或通道4得以工作。例如，通道2和/或通道4耦合nvm芯片，或者nvm2和/或通道4的以较低频率工作(例如，400mt/s)，而通道1和/或通道3可以被关闭以降低介质接口控制器的负载。
65.可选地，介质接口控制器包括其他数量(不限于4个)的通道电路，各自用于耦合通道。以及介质接口控制器包括其他数量(不限于2个)的开关，用于将两个或更多的通道驱动器耦合到相同的通道引脚。可选地，开关的数量大于通道驱动器的数量，从而一个通道驱动器在不同时刻可被分别耦合到不同的通道驱动器。
66.可选地，开关1与开关2也将通道引脚耦合到通道驱动器，从而从通道引脚。例如，通道1引脚从通道接收的信号耦合到通道1驱动器，而开关1将通道1引脚还耦合到通道2驱动器。通道3引脚从通道接收的信号耦合到通道3驱动器，而开关2将通道3引脚还耦合到通道4驱动器。
67.根据图4a的实施例，在开关1闭合时，通道1驱动器与通道2驱动器向通道1引脚同步地传输同样的信号。在开关2闭合时，通道3驱动器与通道4驱动器向通道3引脚同步地传输同样的信号。通过通道1发送/接收单元与通道2发送/接收单元同步地分别控制发送和/或接收相同信号来使得通道1驱动器与通道2驱动器向通道1引脚同步地传输同样的信号。通过通道3发送/接收单元与通道4发送/接收单元同步地分别控制发送和/或接收相同信号来使得通道3驱动器与通道4驱动器向通道3引脚同步地传输同样的信号。
68.为了更好地同步多个通道的信号，在图4b展示的实施例中，介质接口控制器还包括开关3与开关4。
69.开关3的输入耦合通道1发送/接收单元与通道2发送/接收单元的输出，开关3的输出耦合到通道2驱动器。以及通道1发送/接收单元的输出也耦合到通道1驱动器。在开关1闭合时，开关3将通道1发送/接收单元的输出耦合到通道2驱动器，而切断通道2发送/接收单元同通道2驱动器的耦合。从而，在开关1闭合时，通过开关3，使得通道1发送/接收单元的输出同时提供给通道1驱动器与通道2驱动器，使得通道1驱动器与通道2驱动器向通道1引脚同步地传输同样的信号(因为这些信号来自相同的通道1发送/接收单元)。
70.类似地，开关4的输入耦合通道3发送/接收单元与通道4发送/接收单元的输出，开关4的输出耦合到通道4驱动器。以及通道3发送/接收单元的输出也耦合到通道1驱动器。在开关1闭合时，开关3将通道1发送/接收单元的输出耦合到通道3驱动器，而切断通道4发送/接收单元同通道4驱动器的耦合。从而，在开关2闭合时，通过开关4，使得通道3发送/接收单元的输出同时提供给通道3驱动器与通道4驱动器，使得通道3驱动器与通道4驱动器向通道3引脚同步地传输同样的信号。
71.为了同开关1与开关2相区别，将开关3与开关4也称为用于通道发送/接收单元的开关。
72.可选地，介质接口控制器包括其他数量(不限于4个)的通道电路，各自用于耦合通道。以及介质接口控制器包括其他数量(不限于2个)用于通道发送/接收单元的开关，用于将1个、2个或更多数量通道发送/接收单元各自耦合到多个通道驱动器。可选地，用于通道发送/接收单元的开关的数量大于通道发送/接收单元的数量，从而一个通道发送/接收单元在不同时刻可被分别耦合到不同的通道驱动器。
73.作为又一个例子，通道1发送/接收单元被耦合到通道1驱动器、通道2驱动器与通道3驱动器，而相应地，通道1驱动器、通道2驱动器与通道3驱动器被开关或多个开关耦合到通道1引脚，使得由单一的通道1发送/接收单元来操作通道1，而具有3个通道驱动器提供的驱动能力。而通过单一的通道1发送/接收单元来同时操作3个通道驱动器，也有利于使3个通道驱动器同时向通道1提供相同的信号。
74.可选地，为了使单一的通道发送/接收单元能同时操作多个通道驱动器，通过多个开关将单一的通道发送/接收单元耦合到多个通道驱动器的每个。依然可选地，每个通道驱动器的输入端，都耦合n到1开关，该合n到1开关具有n个输入，n同通道发送/接收单元的数量相同，该合n到1开关的对应的输出耦合通道驱动器的输入端。依然可选地，每个通道发送/接收单元的输出耦合1到n开关，1到n开关的输入耦合对应的通道发送/接收单元的输出，1到n开关的输出耦合n个通道驱动器的每个，以将通道发送/接收单元的输出提供给n个通道驱动器的一个或多个。可以理解地，通道驱动器与通道引脚之间也通过1到n开关或n到1开关耦合，以将多个通道驱动器耦合到单一的通道引脚。
75.在图4c的实施例中，通道电路的数量大于介质接口控制器耦合的通道数量，或者大于通道引脚的数量。从而一个或多个通道电路(包括例如通道发送/接收单元与通道驱动器)成为备份通道电路。在图4c的例子中，备份通道电路包括通道4发送/接受单元与通道4驱动器。响应于识别出例如通道3的驱动能力不足，将通道4驱动器耦合通过开关3耦合到通道3引脚，使得通道3驱动器与通道4驱动器来共同驱动通道3引脚来增强通道3引脚的驱动能力。
76.图5展示了根据本技术又一实施例的增强驱动能力的介质接口控制器。
77.参看图5，介质接口控制器包括用于耦合例如4个通道的通道电路。通道电路包括通道发送/接收单元、通道驱动器与通道引脚。通道1引脚用于耦合通道1，通道2引脚用于耦合通道2，通道3引脚用于耦合通道3，而通道4引脚用于耦合通道4。例如4个通道发送/接收单元通过可配置互连单元510耦合通道驱动器池，通道驱动器池通过可配置互联单元520耦合到例如4个通道引脚。
78.通道驱动器池包括多个驱动器，当被耦合到通道引脚，每个驱动器为被耦合的通道引脚提供在对应通道上的有限驱动能力。驱动器池的驱动器数量不小于通道的数量。从而能将通道驱动器池的两个或更多驱动器耦合到同一个通道，以增强对该通道的驱动能力。
79.通过可配置互连510，通道发送/接收单元之一的输出被耦合到驱动器池的一个或更多驱动器，使得该通道发送/接收单元得以同时以相同的信号操作所耦合的该一个或多个驱动器。例如，通过可配置互连510，通道1发送/接收单元被耦合到通道驱动器池的3个驱
动器，通道2发送/接收单元被耦合到通道驱动器池的另外4个驱动器，通道3发送/接收单元被耦合到通道驱动器池的依然另外1个驱动器。
80.通过可配置互连单元520，通道驱动器池的一个或更多驱动器被耦合到单一的通道引脚，使得该一个或更多驱动器同时向该单一的通道引脚提供相同的信号。例如，通过可配置互连单元520，上面提到的耦合了通道1发送/接收单元的3个驱动器被耦合到通道1引脚，耦合了通道2发送/接收单元的4个驱动器被耦合到通道2引脚，而耦合了通道3发送/接收单元的1个驱动器被耦合到通道3引脚。从而通过可配置互连510与可配置互连520的组合，通道1发送/接收单元能够以3个驱动器提供的增强的驱动能力操作通道1，通道2发送/接收单元能够以4个驱动器提供的增强的驱动能力操作通道2，通道3发送/接收单元能够以1个驱动器操作通道3。从而，介质接口控制器，根据各通道所需的驱动能力，通过配置可配置互连510与可配置互连520来用不同数量的驱动器驱动通道。
81.可以理解地，可配置互连510使得通道发送/接收单元向所耦合的一个或更多驱动器同时施加相同的控制信号，而可配置互连520使得一个或更个驱动器向其所耦合的通道引脚同时施加相同的信号。
82.由于驱动能力增强，介质接口控制器的各通道能同时工作于例如较高的666mt/s的频率。
83.图6展示了根据本技术再一实施例的增强驱动能力的介质接口控制器。
84.根据本技术的实施例，除了通过组合多个通道驱动器来增强介质接口控制器对通道的驱动能力，还通过在多个通道间合理分配驱动能力来避免多个通道同时工作时的总的驱动能力超过介质接口控制器的驱动能力，并尽量满足各通道的性能需求。
85.参看图6，介质接口控制器包括用于耦合例如4个通道的通道电路。通道电路包括通道发送/接收单元、通道驱动器与通道引脚。介质接口控制器还包括频率分配单元，其耦合各个通道电路，以设置各通道的信号传输频率。通道的频率同功耗正相关，频率越高，为信号传输所消耗的功率越大，所需要的驱动能力也越高。为了避免多个通道同时以较高频率工作时，总的功耗或驱动能力需求超过了介质接口控制器的驱动能力，作为举例，频率分配单元为通道电路1设置666mt/s的工作频率，为通道2设置400mt/s的工作频率，为通道3设置400mt/s的工作频率，以及使通道4暂时不工作。
86.可选地，频率分配单元根据介质接口控制器的驱动能力上限，而确定各通道的工作频率组合的上限。例如在介质接口控制器驱动能力上限的情况下，做多同时有1个通道工作在666mt/s，2个通道工作在400mt/s；或者最多3个通道工作在533mt/s，或者最多4个通道工作在400mt/s。介质接口控制器根据各通道的数据访问需求，通过频率分配单元设置各通道的工作频率。例如，响应于通道1正在进行大数据量的顺序写入，通过频率分配单元将通道1设置为较高的例如666mt/s的工作频率，响应于通道2正在处理随机读操作，而将通道设置为较低的例如400mt/s的工作频率。响应于高优先级的读请求在访问通道3的nvm芯片，通过频率分配单元临时降低通道1和/或通道2的工作频率，或关闭这些通道，而将通道3设置为较高的例如666mt/s的工作频率。又例如，若存储设备进入一种或多种低功耗状态，介质接口控制器的驱动能力上限相应降低，频率分配单元确定的各通道的工作频率组合的上限也相应降低。频率分配单元通过例如设置通道发送/接收单元的频率或提供给通道发送/接收单元的时钟的频率来设置通道的工作频率。
87.虽然当前申请参考的示例被描述，其只是为了解释的目的而不是对本技术的限制，对实施方式的改变，增加和/或删除可以被做出而不脱离本技术的范围。
88.以上所述，仅为本技术的具体实施方式，但本技术的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本技术揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本技术的保护范围之内。因此，本技术的保护范围应以所述权利要求的保护范围为准。