一种算法与硬件协同优化的混合精度存内计算加速器

技术特征：
1.一种算法与硬件协同优化的混合精度存内计算加速器，其特征在于，包括池化模块、累加模块、激活模块、全局缓冲模块及若干个分片模块。2.根据权利要求1所述的一种算法与硬件协同优化的混合精度存内计算加速器，其特征在于，所述分片模块中包括处理单元pe。3.根据权利要求2所述的一种算法与硬件协同优化的混合精度存内计算加速器，其特征在于，所述处理单元pe包括若干个突触阵列、pe缓冲器、累加器及输出缓冲器。4.根据权利要求3所述的一种算法与硬件协同优化的混合精度存内计算加速器，其特征在于，所述突触阵列包括存储单元阵列、模数转换器adc、位线译码器、字线译码器、模拟多路选择器、位移寄存器。5.根据权利要求1所述的一种算法与硬件协同优化的混合精度存内计算加速器，其特征在于，所述加速器用于支持混合精度神经网络，通过caffe平台、tensorflow平台、或者pytorch平台对神经网络进行分层混合精度量化。6.根据权利要求5所述的一种算法与硬件协同优化的混合精度存内计算加速器，其特征在于，每层所述神经网络按各自的量化精度，部署到分片模块中。7.根据权利要求6所述的一种算法与硬件协同优化的混合精度存内计算加速器，其特征在于，如果一个所述分片模块不足以部署某一层的权重，则使用多个相同的分片模块。8.根据权利要求7所述的一种算法与硬件协同优化的混合精度存内计算加速器，其特征在于，部署不同的所述神经网络层的分片模块，该分片模块的内部电路设计不一定相同。9.根据权利要求7所述的一种算法与硬件协同优化的混合精度存内计算加速器，其特征在于，部署同一层所述神经网络的分片模块，该分片模块的内部电路设计完全一致。10.根据权利要求7所述的一种算法与硬件协同优化的混合精度存内计算加速器，其特征在于，所述神经网络层的权重、激励用低位宽的权重代替了全精度位宽或者8位位宽。

技术总结
本发明公开了一种算法与硬件协同优化的混合精度存内计算加速器，包括池化模块、累加模块、激活模块、全局缓冲模块及若干个分片模块。该加速器在神经网络准确度损失有限的范围内，大幅缩减存内计算加速器的硬件开销。并且，本发明利用神经网络各层输入激励的特点，在神经网络部署中，灵活调整神经网络各层的部署策略，使得存内计算加速器在芯片面积与运算能力之间达到最优化。之间达到最优化。之间达到最优化。


技术研发人员：杨永魁 陈瑞 王峥 陈超 喻之斌
受保护的技术使用者：中国科学院深圳先进技术研究院
技术研发日：2020.12.08
技术公布日：2022/6/10