一种半导体器件及其制造方法

1.本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法。


背景技术：

2.环栅晶体管相对于平面晶体管和鳍式场效应晶体管具有较高的栅控能力等优势，因此当核心器件的器件结构为环栅晶体管时可以提高包括上述核心器件的集成电路的工作性能。
3.但是，现有的集成电路中核心器件与输入/输出器件的器件结构均为环栅晶体管时，二者的兼容性较差，难以采用现有的制造方法实现上述核心器件和输入/输出器件的集成。


技术实现要素：

4.本发明的目的在于提供一种半导体器件及其制造方法，用于解决核心器件与输入/输出器件的器件结构均为环栅晶体管时兼容性差的问题，降低上述核心器件和输入/输出器件的集成难度。
5.为了实现上述目的，本发明提供了一种半导体器件，该半导体器件包括：
6.衬底，衬底具有第一元件区和第二元件区。
7.形成在第一元件区上的第一环栅晶体管。第一环栅晶体管具有至少一层第一纳米线或片。至少一层第一纳米线或片的外周依次环绕有第一栅介质层和第二栅介质层。
8.以及形成在第二元件区上的第二环栅晶体管。第二环栅晶体管具有至少一层第二纳米线或片。至少一层第二纳米线或片的外周环绕有第三栅介质层。第一栅介质层和第二栅介质层的总厚度大于第三栅介质层的厚度。第一纳米线或片的厚度小于第二纳米线或片的厚度。第一环栅晶体管具有的第一纳米线或片的层数等于第二环栅晶体管具有的第二纳米线或片的层数。
9.与现有技术相比，本发明提供的半导体器件中，第一环栅晶体管具有的第一纳米线或片的层数等于第二环栅晶体管具有的第二纳米线或片的层数。并且，第一纳米线或片的厚度小于第二纳米线或片的厚度，从而可以使得第一纳米线或片与衬底的间距大于第二纳米线或片与衬底的间距。同时，在第一环栅晶体管具有至少两层第一纳米线或片、以及第二环栅晶体管具有至少两层第二纳米线或片的情况下，第一纳米线或片的厚度小于第二纳米线或片的厚度也可以使得相邻第一纳米线或片的间距大于相邻第二纳米线或片的间距。基于此，即使环绕在至少一层第一纳米线或片外周的第一栅介质层和第二栅介质层的总厚度大于环绕在至少一层第二纳米线或片外周的第三栅介质层的厚度，也不会出现因第一栅介质层和第二栅介质层的总厚度较大使得第一纳米线或片与衬底的间距、以及相邻第一纳米线或片的间距过小而导致后续第一环栅晶体管具有的栅极不能填充或只能部分填充的问题。由此可见，当本发明提供的半导体器件应用至集成电路中，并且上述第一环栅晶体管为集成电路中的输入/输出器件、以及第二环栅晶体管为核心器件时，第一纳米线或片的厚
度小于第二纳米线或片的厚度利于解决采用环栅晶体管结构的输入/输出器件与核心器件兼容性差的问题，降低了上述输入/输出器件和核心器件的集成难度。
10.本发明还提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：
11.提供一衬底。衬底具有第一元件区和第二元件区。
12.形成位于第一元件区上的第一环栅晶体管、以及形成位于第二元件区上的第二环栅晶体管。第一环栅晶体管具有至少一层第一纳米线或片。至少一层第一纳米线或片的外周依次环绕有第一栅介质层和第二栅介质层。第二环栅晶体管具有至少一层第二纳米线或片。至少一层第二纳米线或片的外周环绕有第三栅介质层。第一栅介质层和第二栅介质层的总厚度大于第三栅介质层的厚度。第一纳米线或片的厚度小于第二纳米线或片的厚度。第一环栅晶体管具有的第一纳米线或片的层数等于第二环栅晶体管具有的第二纳米线或片的层数。
13.与现有技术相比，本发明提供的半导体器件的制造方法具有的有益效果与本发明提供的半导体器件具有的有益效果相同，此处不做赘述。
附图说明
14.此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
15.图1为现有技术中器件结构为环栅晶体管的核心器件与输入/输出器件集成后的结构示意图；
16.图2为本发明实施例中提供衬底并在衬底上形成用于制造至少一层叠层材料层的膜层后的结构示意图；
17.图3为本发明实施例中形成第一鳍状结构和第二鳍状结构后的结构示意图；
18.图4为本发明实施例中形成浅槽隔离后的结构示意图；
19.图5为图4所示结构沿b-b’向的结构剖视图；
20.图6为本发明实施例中形成牺牲栅和侧墙后结构沿b-b’向的剖视图；
21.图7为本发明实施例中形成源区和漏区后结构沿b-b’向的剖视图；
22.图8为本发明实施例中形成介质层后的结构示意图；
23.图9为本发明实施例中去除牺牲栅对应第一元件区上的部分后结构沿b-b’向的剖视图；
24.图10为本发明实施例中形成纳米线或片后结构沿b-b’向的剖视图；
25.图11为本发明实施例中形成牺牲氧化层后结构沿b-b’向的剖视图；
26.图12为本发明实施例中去除牺牲氧化层后结构沿b-b’向的剖视图；
27.图13为本发明实施例中形成第一栅介质层后结构沿b-b’向的剖视图；
28.图14为本发明实施例中形成覆盖层后结构沿b-b’向的剖视图；
29.图15为本发明实施例中去除牺牲层、以及形成第二纳米线或片后结构沿b-b’向的剖视图；
30.图16为本发明实施例中形成第三栅介质层后第一种结构沿b-b’向的剖视图；
31.图17为本发明实施例中形成第二环栅晶体管具有的栅极后第一种结构沿b-b’向的剖视图；
32.图18为本发明实施例中去除覆盖层后第一种结构沿b-b’向的剖视图；
33.图19为在图18所示结构的基础上形成第二栅介质层和第一环栅晶体管具有的栅极后结构沿b-b’向的剖视图；
34.图20为本发明实施例中去除覆盖层、以及形成第二栅介质层和第三栅介质层后第二种结构沿b-b’向的剖视图；
35.图21为本发明实施例中形成第一环栅晶体管具有的栅极和第二环栅晶体管具有的栅极后第一种结构沿b-b’向的剖视图；
36.图22为本发明实施例提供的半导体器件的制造方法流程图。
37.附图标记：11为衬底，111为第一元件区，112为第二元件区，12为叠层材料层，121为牺牲材料层，1211为牺牲层，122为沟道材料层，1221为沟道层，123为叠层，13为第一鳍状结构，131为第一鳍部，14为第二鳍状结构，141为第二鳍部，15为过渡区，16为源区形成区，17为漏区形成区，18为浅槽隔离，19为牺牲栅，20为侧墙，21为源区，22为漏区，23为介质层，24为纳米线或片，25为牺牲氧化层，26为第一纳米线或片，27为第一栅介质层，28为覆盖层，29为第二纳米线或片，30为第二栅介质层，31为第三栅介质层，32为栅极，33为沟道，34为栅介质层，35为金属栅，36为输入/输出器件，37为核心器件。
具体实施方式
38.以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
39.在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
40.在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
41.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
42.在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以
根据具体情况理解上述术语在本发明中的具体含义。
43.集成电路具有输入/输出(io)器件和核心(core)器件。其中，输入/输出器件主要用于实现集成电路中的芯片与外围电路之间的输入和输出功能。因为输入/输出器件需要承受较高的工作电压(通常为1.8v、2.5v、3.3v或5v等)，所以输入/输出器件具有的栅介质层较厚。而核心器件为芯片内部所使用的器件，其主要用于实现芯片内部的逻辑运算。基于此，因芯片内部具有的核心器件的数量较多，故为了同时达到节约功耗和较快运算速度的目的，核心器件常常会采用较低的工作电压(通常为1.0v或1.2v等)。相应的，核心器件具有的栅介质层的厚度较小。
44.此外，环栅晶体管相对于平面晶体管和鳍式场效应晶体管具有较高的栅控能力等优势，因此当上述核心器件为环栅晶体管时可以提高集成电路的工作性能。而在同一衬底上制造上述器件结构均为环栅晶体管的核心器件与输入/输出器件的过程中，如图1所示，在衬底11具有的core器件区域上形成环绕在核心器件37具有的沟道33外周的栅介质层34(该栅介质层34的厚度较小)、以及在io器件区域上形成环绕在输入/输出器件36具有的沟道33外周的栅介质层34(该栅介质层34的厚度较大)后，因相邻纳米线或片之间的距离仅满足核心器件37的结构要求，故相对于输入/输出器件36来说，在形成了较厚的栅介质层34后，该栅介质层34已将较小的纳米线或片之间的空隙填满或者仅在纳米线或片之间剩余较小的栅极形成空间，后续则无法在上述空隙或者较小的栅极空间内形成满足工作要求的输入/输出器件36具有的金属栅35，从而造成了io器件区域上相邻纳米线或片之间出现“夹断”现象，从而影响在io器件区域上形成的输入/输出器件36的电学性能，即难以实现器件结构均为环栅晶体管的核心器件37与输入/输出器件36的集成，并且降低了输入/输出器件36的工作性能。
45.为了解决上述技术问题，本发明实施例提供了一种半导体器件及其制造方法。其中，在本发明实施例提供的半导体器件中，第一纳米线或片的厚度小于第二纳米线或片的厚度，从而可以使得第一纳米线或片与衬底的间距大于第二纳米线或片与衬底的间距。因此即使环绕在至少一层第一纳米线或片外周的第一栅介质层和第二栅介质层的总厚度大于环绕在至少一层第二纳米线或片外周的第三栅介质层的厚度，也不会出现因第一栅介质层和第二栅介质层的总厚度较大使得第一纳米线或片与衬底的间距、以及相邻第一纳米线或片的间距过小而导致后续第一环栅晶体管具有的栅极不能填充或只能部分填充的问题。
46.如图19和图21所示，本发明实施例提供了一种半导体器件。该半导体器件包括：衬底11、第一环栅晶体管和第二环栅晶体管。
47.如图19和图21所示，上述衬底11具有第一元件区111和第二元件区112。上述第一环栅晶体管形成在第一元件区111上。第一环栅晶体管具有至少一层第一纳米线或片26。至少一层第一纳米线或片26的外周依次环绕有第一栅介质层27和第二栅介质层30。第二环栅晶体管形成在第二元件区112上。第二环栅晶体管具有至少一层第二纳米线或片29。至少一层第二纳米线或片29的外周环绕有第三栅介质层31。第一栅介质层27和第二栅介质层30的总厚度大于第三栅介质层31的厚度。第一纳米线或片26的厚度小于第二纳米线或片29的厚度。第一环栅晶体管具有的第一纳米线或片26的层数等于第二环栅晶体管具有的第二纳米线或片29的层数。
48.具体来说，上述衬底可以为硅衬底、绝缘体上硅衬底、锗硅衬底、锗衬底等任一半
导体衬底。如图19和图21所示，衬底11具有的第一元件区111为形成第一环栅晶体管对应的区域，因此第一元件区111在衬底11上的位置和数量可以分别根据第一环栅晶体管在衬底11上的形成位置和数量进行设置。衬底11具有的第二元件区112为形成第二环栅晶体管对应的区域，因此第二元件区112在衬底11上的位置和数量可以分别根据第二环栅晶体管在衬底11上的形成位置和数量进行设置。
49.例如：在本发明实施例提供的半导体器件应用至集成电路中，并且集成电路中的输入/输出器件的器件结构为上述第一环栅晶体管、以及核心器件的器件结构为上述第二环栅晶体管的情况下，上述第一元件区位于所述第二元件区的外围。
50.在一些情况下，上述衬底上还形成有用于限定有源区的浅槽隔离。浅槽隔离所含有的材料可以为sin、si3n4、sio2或sico等绝缘材料。
51.对于上述第一环栅晶体管和第二环栅晶体管来说，第一栅介质层、第二栅介质层和第三栅介质层所含有的材料可以根据实际需求进行设置。示例性的，第一栅介质层可以是二氧化硅等材质的栅氧化层。第二栅介质层和第三栅介质层所含有的材料可以为hfo2、zro2、tio2或al2o3等介电常数较高的材料。其中，第二栅介质层和第三栅介质层所含有的材料可以相同，也可以不相同。如图20所示，在第二栅介质层30和第三栅介质层31在同一操作步骤中同时形成的情况下，第二栅介质层30和第三栅介质层31所含有的材料相同。如图16至图19所示，在第二栅介质层30和第三栅介质层31在不同的操作步骤中分开形成时，第二栅介质层30和第三栅介质层31所含有的材料可以相同，也可以不同。
52.应理解，第一栅介质层为构成第一环栅晶体管具有的栅介质层的一部分，因此可以根据实际应用场景中对第一环栅晶体管工作电压的要求来设置第一栅介质层的厚度。例如：在第一环栅晶体管为输入/输出器件的情况下，当输入输出器件的工作电压为1.5v或1.8v时，第一栅介质层的厚度可以为3nm。而当输入/输出器件的工作电压为2.5v或2.8v时，第一栅介质层的层厚可以为5nm。至于第二栅介质层和第三栅介质层的厚度可以根据实际需求进行设置。其中，如图20所示，在第二栅介质层30和第三栅介质层31在同一操作步骤中同时形成的情况下，第二栅介质层30和第三栅介质层31所含有的材料和厚度均相同。如图16至图19所示，在第二栅介质层30和第三栅介质层31在不同的操作步骤中分开形成时，第二栅介质层30和第三栅介质层31的层厚可以相同，也可以不同。
53.至于第一纳米线或片和第二纳米线或片，二者所含有的材料可以为硅、锗硅等半导体材料。第一纳米线或片和第二纳米线或片的层数、以及第二纳米线或片的厚度可以根据实际需求进行设置。此外，第一纳米线或片的厚度可以根据第一栅介质层和第二栅介质层的总厚度与第三栅介质层的厚度之间的差值、第一环栅晶体管具有的栅极的尺寸、以及实际需求来确定，此处不做具体限定。示例性的，如图19和图21所示，上述第一纳米线或片26与第一栅介质层27所组成结构的总厚度可以等于第二纳米线或片29的厚度。或者，在第一环栅晶体管具有的第二栅介质层和栅极的总厚度大于第二环栅晶体管具有的第三栅介质层和栅极的总厚度的情况下，上述第一纳米线或片与第一栅介质层所组成结构的总厚度可以小于第二纳米线或片的厚度。又或者，在第一环栅晶体管具有的第二栅介质层和栅极的总厚度小于第二环栅晶体管具有的第三栅介质层和栅极的总厚度的情况下，上述第一纳米线或片与第一栅介质层所组成结构的总厚度还可以大于第二纳米线或片的厚度。
54.在一种示例中，如图19和图21所示，上述第一纳米线或片26的宽度可以小于第二
纳米线或片29的宽度。
55.在实际的应用过程中，可以通过对纳米线或片进行选择性氧化处理的方式来获得第一纳米线或片、以及环绕在第一纳米线或片外周的第一栅介质层。其中，在上述选择性氧化处理的过程中，不仅会对纳米线或片的厚度进行减薄，还会使得纳米线或片的宽度减小，从而使得第一纳米线或片的宽度小于第二纳米线或片的宽度。
56.具体的，第一纳米线或片与第二纳米线或片的宽度差可以根据二者的厚度差来确定，此处不做具体限定。示例性的，如图19和图21所示，第一纳米线或片26与第一栅介质层27所组成结构的总宽度可以等于第二纳米线或片29的宽度。或者，在第一环栅晶体管具有的第二栅介质层和栅极的总厚度大于第二环栅晶体管具有的第三栅介质层和栅极的总厚度的情况下，上述第一纳米线或片与第一栅介质层所组成结构的总宽度可以小于第二纳米线或片的宽度。又或者，在第一环栅晶体管具有的第二栅介质层和栅极的总厚度小于第二环栅晶体管具有的第三栅介质层和栅极的总厚度的情况下，上述第一纳米线或片与第一栅介质层所组成结构的总宽度还可以大于第二纳米线或片的宽度。
57.在实际的应用过程中，如图7、图19和图21所示，上述第一环栅晶体管和第二环栅晶体管还均具有源区21、漏区22和栅极32。其中，第一纳米线或片26位于第一环栅晶体管具有的源区21和漏区22之间、且分别与源区21和漏区22接触。第二纳米线或片29位于第二环栅晶体管具有的源区21和漏区22之间、且分别与源区21和漏区22接触。上述第一环栅晶体管具有的栅极32形成在第二栅介质层30上。第二环栅晶体管具有的栅极32形成在第三栅介质层31上。
58.其中，上述源区和漏区所含有的材料可以为硅、锗硅等半导体材料。上述栅极所含有的材料可以为tin、tan或tisin等导电材料。具体的，第一环栅晶体管具有的栅极和第二环栅晶体管具有的栅极所含有的材料可以相同，也可以不同。
59.在一些情况下，如图8、图19和图21所示，上述第一环栅晶体管和第二环栅晶体管还可以均具有侧墙20和介质层23。其中，介质层23覆盖在第一元件区111和第二元件区112上。并且，介质层23覆盖在第一元件区111上的部分的顶部与第一环栅晶体管具有的栅极32的顶部平齐。介质层23覆盖在第二元件区112上的部分的顶部与第二环栅晶体管具有的栅极32的顶部平齐。应理解，在制造本发明实施例提供的半导体器件的过程中，如图8至图15所示，介质层23的存在可以在刻蚀牺牲栅19和牺牲层1211时，保护源区21和漏区22不受刻蚀、清洗等操作的影响。具体的，上述介质层23所含有的材料可以为sio2或sin等绝缘材料。
60.对于上述侧墙来说，第一环栅晶体管具有的侧墙可以形成在介质层与第一栅介质层、第二栅介质层和第一环栅晶体管具有的栅极之间。第二环栅晶体管具有的侧墙可以形成在介质层与第三栅介质层和第二环栅晶体管具有的栅极之间。上述侧墙的存在便于形成第一环栅晶体管和第二环栅晶体管具有的栅介质层和栅极、以及将栅介质层和栅极与后续形成的导电结构隔离开。上述侧墙所含有的材料为绝缘材料。具体的，上述侧墙所含有的材料、以及侧墙的厚度可以根据实际应用场景设计，此处不做具体限定。
61.在一种示例中，上述第一环栅晶体管可以为输入/输出器件。第二环栅晶体管可以为核心器件。当然，第一环栅晶体管还可以为具有较大工作电压的其他类型的器件。第二环栅晶体管还可以为具有较小工作电压的其它类型的工作器件。
62.由上述内容可知，如图19和图21所示，在本发明实施例提供的半导体器件中，即使
环绕在至少一层第一纳米线或片26外周的第一栅介质层27和第二栅介质层30的总厚度大于环绕在至少一层第二纳米线或片29外周的第三栅介质层31的厚度，也不会出现因第一栅介质层27和第二栅介质层30的总厚度较大使得第一纳米线或片26与衬底11的间距、以及相邻第一纳米线或片26的间距过小而导致后续第一环栅晶体管具有的栅极32不能填充或只能部分填充的问题。由此可见，当本发明实施例提供的半导体器件应用至集成电路中，并且上述第一环栅晶体管为集成电路中的输入/输出器件、以及第二环栅晶体管为核心器件时，第一纳米线或片26的厚度小于第二纳米线或片29的厚度利于解决输入/输出器件与核心器件均采用环栅晶体管结构时兼容性差的问题，降低了上述输入/输出器件和核心器件的集成难度。
63.如图22所示，本发明实施例提供了一种半导体器件的制造方法。下文将根据图2至图21示出的操作的立体图和剖视图，对制造过程进行描述。具体的，该半导体器件的制造方法包括：
64.首先，提供一衬底。衬底具有第一元件区和第二元件区。具体的，衬底的材质和结构、以及第一元件区和第二元件区的位置等信息可以参考前文，此处不再赘述。
65.如图2至图21所示，形成位于第一元件区111上的第一环栅晶体管、以及形成位于第二元件区112上的第二环栅晶体管。第一环栅晶体管具有至少一层第一纳米线或片26。至少一层第一纳米线或片26的外周依次环绕有第一栅介质层27和第二栅介质层30。第二环栅晶体管具有至少一层第二纳米线或片29。至少一层第二纳米线或片29的外周环绕有第三栅介质层31。第一栅介质层27和第二栅介质层30的总厚度大于第三栅介质层31的厚度。第一纳米线或片26的厚度小于第二纳米线或片29的厚度。第一环栅晶体管具有的第一纳米线或片26的层数等于第二环栅晶体管具有的第二纳米线或片29的层数。
66.具体的，上述第一环栅晶体管和第二环栅晶体管包括的各个结构、以及各个结构的规格和所含有的材料等信息可以参考前文，此处不再赘述。
67.在实际的应用过程中，如前文所述，第一环栅晶体管和第二环栅晶体管还均具有源区和漏区。基于此，在提供一衬底后，在形成第一环栅晶体管和第二环栅晶体管的过程中，可以先进行以下步骤：
68.如图2至图5所示，在第一元件区111上形成第一鳍部131、以及在第二元件区112上形成第二鳍部141。第一鳍部131和第二鳍部141均具有源区形成区16、漏区形成区17、以及位于源区形成区16和漏区形成区17之间的过渡区15。其中，上述第一鳍部131和第二鳍部141的长度延伸方向可以相同、也可以不同。
69.具体来说，上述第一鳍部和第二鳍部的具体结构可以根据实际需求进行设置。示例性的，如图4所示，沿着衬底11的厚度方向，上述第一鳍部131和第二鳍部141可以均包括至少一层叠层材料层12。每层叠层材料层12包括牺牲材料层121、以及位于牺牲材料层121上的沟道材料层122。其中，如图4至图15所示，上述至少一层叠层材料所包括的沟道材料层122为后续形成第一纳米线或片26或第二纳米线或片29的膜层。基于此，形成在衬底11上的叠层材料层12的层数可以参考第一纳米线或片26和第二纳米线或片29的层数进行设置。例如：在第一纳米线或片26和第二纳米线或片29的层数分别为两层的情况下，第一鳍部131和第二鳍部141均包括两层叠层材料层12。此外，上述沟道材料层122所含有的材料与第一纳米线或片26和第二纳米线或片29所含有的材料相同。例如：沟道材料层122所含有的材料可
以为硅或锗硅等半导体材料。而牺牲材料层121需要与沟道材料层122具有一定的刻蚀选择比，以防止沟道材料层122在后续去除牺牲材料层121位于过渡区15内的部分时受到刻蚀、清洗等操作的影响，从而提高第一纳米线或片26和第二纳米线或片29的质量，提升所制造的半导体器件的良率。例如：当沟道材料层122所含有的材料为si时，牺牲材料层121所含有的材料可以为si
0.5
ge
0.5
或ge。
70.在实际的应用过程中，如图2所示，可以采用外延生长等工艺在衬底11上形成用于制造至少一层叠层材料层的膜层。如图3所示，接着可以采用光刻和刻蚀等工艺对用于制造至少一层叠层材料层的膜层和衬底11进行刻蚀，形成第一鳍状结构13和第二鳍状结构14。第一鳍状结构13位于第一元件区111上。第二鳍状结构14位于第二元件区112上。其中，衬底11被刻蚀的深度大于或等于后续形成的浅槽隔离的厚度。如图4所示，可以采用化学气相沉积或物理气相沉积等工艺形成覆盖在衬底11和第一鳍状结构和第二鳍状结构上的隔离材料，并采用化学机械抛光工艺对隔离材料形成平坦化处理，以使得剩余的隔离材料的顶部分别与第一鳍状结构和第二鳍状结构的顶部平齐，从而在对剩余的隔离材料进行回刻形成浅槽隔离18后，使得浅槽隔离18各区域处在同一平面内，防止因浅槽隔离18包围在最底层的牺牲材料层121的外周而导致后续形成的纳米线或片和第二纳米线或片无法释放，提高半导体器件的良率。在浅槽隔离18形成后，第一鳍状结构暴露在浅槽隔离18外的部分为第一鳍部131。第二鳍状结构暴露在浅槽隔离18外的部分为第二鳍部141。
71.如图6所示，在第一鳍部具有的过渡区15和第二鳍部具有的过渡区15的外周形成牺牲栅19和侧墙20。牺牲栅19的长度延伸方向与第一鳍部和第二鳍部的长度延伸方向均不相同。侧墙20至少形成在牺牲栅19沿宽度方向的两侧。具体的，上述牺牲栅19的长度延伸方向可以为平行于衬底11、且不同于第一鳍部和第二鳍部长度延伸方向的任一方向。优选的，牺牲栅19的长度延伸方向分别与第一鳍部和第二鳍部的长度延伸方向正交。此外，上述侧墙20可以仅形成在牺牲栅19沿宽度方向的两侧。或者，侧墙可以围绕在牺牲栅的侧壁上。
72.在实际的应用过程中，可以采用化学气相沉积等工艺，在第一元件区和第二元件区的上方沉积用于形成牺牲栅的栅极材料。接着可以采用干法刻蚀方式，对上述栅极材料进行刻蚀，保留栅极材料覆盖在第一鳍部具有的过渡区和第二鳍部具有的过渡区的外周上的部分，获得牺牲栅。其中，上述栅极材料可以为非晶硅、多晶硅等易于去除的材料。如图6所示，在形成牺牲栅19后，可以采用上述方式至少在牺牲栅19的侧壁形成侧墙20。侧墙20所含有的材料可以为氮化硅等绝缘材料。侧墙20的厚度可以根据实际需求进行设置。
73.如图6和图7所示，至少对第一鳍部具有的源区形成区16和漏区形成区17进行处理，形成第一环栅晶体管具有的源区21和漏区22；以及至少对第二鳍部具有的源区形成区16和漏区形成区17进行处理，形成第二环栅晶体管具有的源区21和漏区22。
74.在实际的应用过程中，可以采用干法刻蚀工艺或湿法刻蚀工艺去除第一鳍部位于源区形成区和漏区形成区内的部分、以及去除第二鳍部位于源区形成区和漏区形成区内的部分。如图7所示，接着采用外延生长等工艺至少在上述源区形成区外延形成源区21、以及至少在漏区形成区外延形成漏区22，从而可以同时获得第一环栅晶体管和第二环栅晶体管具有的源区21和漏区22。或者，可以直接对第一鳍部位于源区形成区和漏区形成区的部分、以及对第二鳍部位于源区形成区和漏区形成区的部分进行离子注入处理，使得上述源区形成区对应形成源区、以及使得漏区形成区对应形成漏区。
75.示例性的，如前文所述，参见图8，在所制造的半导体器件还包括介质层23的情况下，在形成第一环栅晶体管具有的源区21和漏区、以及形成第二环栅晶体管具有的源区21和漏区后，在进行后续操作前，上述半导体器件的制造方法还包括步骤：形成覆盖在第一元件区111和第二元件区112上的介质层23。介质层23的顶部与牺牲栅19的顶部平齐。
76.在实际的应用过程中，可以采用物理气相沉积或化学气相沉积工艺形成覆盖在第一元件区和第二元件区上方的介电材料，并采用化学机械抛光工艺对介电材料进行平坦化处理，以露出牺牲栅的顶部。其中，介电材料剩余在第一元件区和第二元件区上的部分形成介质层。其中，介质层所含有的材料可以为氧化硅等绝缘材料。
77.需要指出的是，可以通过多种方式来形成上述结构。如何形成上述结构并非本发明实施例的主要特征所在，因此在本说明书中，只对其进行简要地介绍，以便本领域普通技术人员能够容易地实施本发明。本领域普通技术人员完全可以设想别的方式来制作上述结构。
78.在一种示例中，上述形成位于第一元件区上的第一环栅晶体管、以及形成位于第二元件区上的第二环栅晶体管，还包括以下步骤：
79.如图9和图10所示，在第一元件区111上形成至少一层纳米线或片24、以及在第二元件区112上形成沟道形成部。沟道形成部包括至少一层叠层123。每层叠层123均包括牺牲层1211、以及位于牺牲层1211上的沟道层1221。
80.在实际的应用过程中，如图8所示，在形成上述介质层23后，牺牲栅19对应第一元件区111上的部分、以及牺牲栅19对应第二元件区112上的部分分别覆盖在第一鳍部和第二鳍部具有的过渡区外周。在此基础上，为在第一元件区上形成至少一层纳米线或片还需要使得第一鳍部具有的过渡区暴露在外。接着基于第一鳍部具有的过渡区形成至少一层纳米线或片。示例性的，如前文所述，在第一鳍部和第二鳍部均包括上述至少一层叠层材料层的情况下，上述在第一元件区上形成至少一层纳米线或片、以及在第二元件区上形成沟道形成部，包括以下步骤：
81.如图9所示，选择性去除牺牲栅19对应第一元件区111上的部分，保留牺牲栅19对应第二元件区112上的部分。至少一层叠层材料层12位于过渡区15内的部分为沟道形成部。
82.在实际的应用过程中，可以采用光刻工艺在已形成的结构上形成光刻胶掩膜。该光刻胶掩膜暴露的区域至少为牺牲栅对应第一元件区上部分所在的区域。接着在该光刻胶掩膜层掩膜作用下，可以采用干法刻蚀等工艺去除牺牲层对应第一元件区上的部分，使得第一鳍部具有的过渡区暴露在外。并且，至少一层叠层材料层位于过渡区内的部分为沟道形成部。而牺牲栅对应第二元件区的部分受到光刻胶掩膜的保护而保留下来，从而实现对牺牲栅的选择性刻蚀。最后去除上述光刻胶掩膜。
83.如图10所示，去除牺牲材料层位于第一鳍部具有的过渡区内的部分，使得至少一层叠层材料层包括的沟道材料层位于第一鳍部具有的过渡区内的部分形成至少一层纳米线或片24。具体的，可以采用干法刻蚀或湿法刻蚀工艺去除牺牲材料层位于第一鳍部具有的过渡区内的部分，获得至少一层纳米线或片24。其中，上述干法刻蚀工艺或湿法刻蚀工艺所使用的刻蚀剂、以及具体的刻蚀条件可以根据牺牲材料层的材质和实际应用场景选择，此处不做具体限定。
84.如图10和图13所示，对至少一层纳米线或片24进行选择性氧化处理，以使得至少
一层纳米线或片24剩余的部分形成至少一层第一纳米线或片26，以及形成环绕在至少一层第一纳米线或片26外周的第一栅介质层27。其中，第一栅介质层27的厚度可以参考前文，此处不再赘述。
85.可以理解的是，第一鳍部和第二鳍部基于相同的膜层、且同时在衬底上形成，故二者的结构相同。基于此，在形成至少一层纳米线或片后，其厚度等于第二鳍部具有的沟道材料层(为形成第二纳米线或片的层结构)的厚度。因此在获得了至少一层纳米线或片后还需要对其进行减薄，以使得基于至少一层纳米线或片所获得的第一纳米线或片的厚度小于后续形成的第二纳米线或片，从而利于解决直接在纳米线或片的外周淀积第一栅介质层而造成第一环栅晶体管具有的第二栅介质层和栅极填充困难的问题。具体的，在对至少一层纳米线或片进行选择性氧化处理后，不仅能够使得纳米线或片的自身厚度和宽度减小，还能够在获得的第一纳米线或片外周形成第一栅介质层，提高半导体器件的制造效率。其中，上述选择性氧化所采用的工艺、以及处理的条件可以根据实际需求进行设置，此处不做具体限定。
86.示例性的，可以采用原位水汽生成工艺(in situ steam generation，可缩写为issg)对至少一层纳米线或片进行选择性氧化处理。上述选择性氧化处理的条件可以为：至少在含氧气氛环境下，处理温度为600℃～950℃。优选的，处理温度为650℃～750℃，在该范围下的处理温度相对较低，从而可以防止在较高的处理温度下进行选择性氧化处理会对纳米线或片中的掺杂造成影响，提高半导体器件的良率。其中，上述含氧气氛环境可以为臭氧气氛环境、臭氧和氧气气氛环境或者氧气和氢气气氛环境等。
87.在实际的应用过程中，仅通过对纳米线或片进行上述选择性氧化处理就可以将其减薄至第一纳米线或片的厚度的情况下，在第一元件区上形成至少一层纳米线或片、以及在第二元件区上形成沟道形成部后，在对至少一层纳米线或片进行选择性氧化处理前，上述半导体器件的制造方法还可以包括步骤：对至少一层纳米线或片进行表面处理。上述表面处理的条件为：在氢气环境下，处理温度为700℃～950℃。处理时间上10s～2min。以通过对至少一层纳米线或片进行表面处理来改善至少一层纳米线或片的界面特性，提高第一环栅晶体管的工作性能。具体的，上述表面处理的具体处理条件还可以根据实际情况进行选择其他适宜的范围，此处不做具体限定。
88.在另一种示例中，若所获得的纳米线或片与衬底、相邻纳米线或片的间距较小，难以仅通过对纳米线或片进行上述选择性氧化处理就将其厚度减薄至第一纳米线或片的厚度的情况下，在第一元件区上形成至少一层纳米线或片、以及在第二元件区上形成沟道形成部后，在对至少一层纳米线或片进行选择性氧化处理前，上述半导体器件的制造方法还可以包括步骤：如图11所示，对至少一层纳米线或片24进行牺牲氧化处理，形成环绕在至少一层纳米线或片24外周的牺牲氧化层25。如图12所示，去除牺牲氧化层。循环上述操作直至至少一层纳米线或片24的厚度减薄至预设阈值。预设阈值大于零、且小于等于第一纳米线或片与第一栅介质层所组成结构的总厚度。
89.在实际的应用过程中，可以采用原位水汽生成等工艺对至少一层纳米线或片进行牺牲氧化处理。其中，上述牺牲氧化处理的处理条件可以根据实际需求设置。此外，进行牺牲氧化处理的过程中上述纳米线或片的厚度和宽度均减小，并在其外周形成牺牲氧化层。该牺牲氧化层的厚度可以为此外，在去除牺牲氧化层所采用的刻蚀工艺和刻蚀
剂可以根据牺牲氧化层所含有的材料确定。例如：在牺牲氧化层所含有的材料为氧化硅的情况下，可以采用湿法刻蚀工艺，如氢氟酸溶液或缓冲氧化物刻蚀液(buffered oxide etch，可缩写为boe)等对牺牲氧化层进行去除。又例如：在牺牲氧化层所含有的材料为氧化硅的情况下，还可以采用干法刻蚀工艺，如通过siconi等对牺牲氧化层进行去除。
90.此外，对牺牲氧化处理、以及去除牺牲氧化层这两步操作的具体循环次数可以根据每次牺牲氧化处理后纳米线或片减薄的厚度、以及预设阈值的大小所确定，此处不做具体限定。
91.在实际的应用过程中，如图13所示，在形成第一纳米线或片26和第一栅介质层27后，牺牲栅19剩余的部分还位于第二元件区112上。基于此，在对至少一层纳米线或片进行选择性氧化处理后，在进行后续操作前，上述半导体器件的制造方法还包括步骤：在覆盖层的掩膜作用下，去除牺牲栅对应第二元件区上的部分，以暴露出被部分牺牲栅覆盖的沟道形成部，从而便于对沟道形成部进行操作形成第二纳米线或片。如图14所示，上述覆盖层28覆盖在第一元件区111的上方。
92.具体来说，上述覆盖层所含有的材料可以根据实际需求进行设置。示例性的，覆盖层可以为旋涂碳覆盖层(spin on carbon，可缩写为soc)或高级图案化层(advanced patterning film，可缩写为apf)。或者，覆盖层可以包括非晶硅覆盖层、以及位于非晶硅覆盖层上的硬掩膜层。
93.具体的，上述覆盖层的形成工艺可以根据覆盖层所含有的材料进行选择。例如：在覆盖层为旋涂碳覆盖层的情况下，可以采用旋转涂覆工艺形成覆盖在已形成结构上的覆盖材料层。接着采用光刻和刻蚀工艺对覆盖材料层进行选择性刻蚀，去除覆盖材料层位于第二元件区上的部分，保留覆盖材料层位于第一元件区上的部分，获得覆盖层。又例如：在覆盖层包括上述非晶硅覆盖层和硬掩膜层情况下，可以采用化学气相沉积等工艺形成覆盖在已形成结构上的非晶硅材料层。接着通过淀积和选择性刻蚀等工艺在非晶硅材料层上形成硬掩模层。该硬掩模层覆盖在第一元件区的上方。最后在硬掩模层的掩膜作用下，对非晶硅材料层进行选择性刻蚀，获得非晶硅覆盖层。在获得上述覆盖层后，在覆盖层的掩膜作用下，可以采用干法刻蚀等工艺去除牺牲栅对应第二元件区上的部分。
94.如图15所示，去除牺牲层，使得至少一层叠层包括的沟道层形成至少一层第二纳米线或片29。具体的，去除牺牲层所采用的的工艺和刻蚀剂可以根据实际需求进行选择，此处不做具体限定。
95.如图16至图20所示，形成位于第一栅介质层27上的第二栅介质层30，以及形成环绕在至少一层第二纳米线或片29的外周的第三栅介质层31。其中，上述第二栅介质层30和第三栅介质层31所含有的材料和厚度可以参考前文，此处不再赘述。
96.需要说明的是，如前文所述，在去除牺牲栅位于第二元件区上的部分前，形成了位于第一元件区上的覆盖层。在实际的应用过程中，在形成第二纳米线或片后，根据覆盖层去除顺序的不同第二栅介质层和第三栅介质层的形成顺序也不同。至少具有以下两种情况：
97.在一种示例中，去除牺牲层后，并且在形成位于第一栅介质层上的第二栅介质层，以及形成环绕在至少一层第二纳米线或片的外周的第三栅介质层前，上述半导体器件的制造方法还包括步骤：去除覆盖层。
98.具体的，去除覆盖层所采用的工艺和刻蚀剂可以根据覆盖层的材质进行确定。例
如：在覆盖层为旋涂碳覆盖层或高级图案化层的情况下，可以采用干法刻蚀工艺，如通过氧气等离子体去除覆盖层。又例如：在覆盖层包括上述非晶硅覆盖层和硬掩膜层，并且硬掩模层所含有的材料为氮化硅的情况下，可以采用湿法刻蚀工艺去除覆盖层。具体的，可以采用h3po4溶液先去除氮化硅材质的硬掩模层，再通过nh4oh溶液去除非晶硅覆盖层。
99.在上述情况下，如图20所示，可以通过化学气相沉积等工艺在一步操作中同时形成位于第一栅介质层27上的第二栅介质层30，以及形成环绕在至少一层第二纳米线或片29的外周的第三栅介质层31。如图21所示，接着可以通过化学气相沉积和化学机械抛光等工艺同时形成第一环栅晶体管和第二环栅晶体管具有的栅极32。此时，第二栅介质层30和第三栅介质层31所含有的材料和厚度均相同。第一环栅晶体管和第二环栅晶体管具有的栅极32所含有的材料也相同。
100.在另一种示例中，如图16至图18所示，在形成环绕在至少一层第二纳米线或片29的外周的第三栅介质层31后，并在形成位于第一栅介质层27上的第二栅介质层30前，上述半导体器件的制造方法还包括以下步骤：在第三栅介质层31上形成第二环栅晶体管具有的栅极32。接着去除覆盖层28。
101.具体的，在该情况下，如图16和图17所示，可以采用上述工艺先形成环绕在至少一层第二纳米线或片29的外周的第三栅介质层31。并在第三栅介质层31上形成第二环栅晶体管具有的栅极32。因第一元件区111上形成有覆盖层28，故第三栅介质层31和第二环栅晶体管具有的栅极32不会形成在位于第一元件区111上的栅极形成区内。如图18和图19所示，接着可以采用上述工艺去除覆盖层28，释放第一元件区111上的栅极形成区，并在上述栅极形成区内形成第二栅介质层30和第一环栅晶体管具有的栅极32。由上述内容可知，第二栅介质层30和第三栅介质层31是在不同的操作步骤中形成的，故二者所含有的材料和厚度可能相同、也可能不同。同理，第一环栅晶体管具有的栅极32和第二环栅晶体管具有的栅极32所含有的材料可能相同、也可能不同。
102.具体的，第一环栅晶体管具有的栅极和第二环栅晶体管具有的栅极所含有的材料可以参考前文，此处不再赘述。
103.与现有技术相比，本发明实施例提供的半导体器件的制造方法具有的有益效果与本发明实施例提供的半导体器件具有的有益效果相同，此处不做赘述。
104.在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
105.以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。