移位寄存器单元、栅极驱动电路、显示面板和显示装置的制作方法

1.本发明涉及显示领域，特别涉及一种移位寄存器单元、栅极驱动电路、显示面板和显示装置。


背景技术：

2.有源矩阵有机发光二极体面板(active matrix organic light emitting diode，简称：amoled)的应用越来越广泛。amoled的像素显示器件为有机发光二极管(organic light-emitting diode,简称oled)，amoled能够发光是通过驱动薄膜晶体管在饱和状态下产生驱动电流，该驱动电流驱动发光器件发光。


技术实现要素：

3.第一方面，本公开实施例提供了一种移位寄存器单元，包括：
4.感测控制电路，与感测信号输入端、随机信号输入端、感测控制节点连接，配置为响应于所述随机信号输入端所提供有效电平信号的控制将所述感测信号输入端所提供信号写入至所述感测控制节点；
5.感测预充准备电路，与所述感测控制节点、时钟控制信号输入端、输入增强节点连接，配置为响应于所述感测控制节点处有效电平信号的控制将所述时钟控制信号输入端所提供信号输出；
6.第一感测预充电路，与所述时钟控制信号输入端、所述输入增强节点和第一上拉节点连接，配置为响应于所述时钟控制信号输入端所提供有效电平信号的控制将所述输入增强节点处电压写入至所述第一上拉节点；
7.辅助输入电路，与第一电源端、所述输入增强节点连接，配置为将所述第一电源端所提供的有效电平信号输出；
8.第一驱动输出电路，与所述第一上拉节点、第一驱动时钟信号输入端、第一驱动信号输出端连接，配置为响应于所述第一上拉节点处有效电平信号的控制将所述第一驱动时钟信号输入端所提供信号写入至所述第一驱动信号输出端。
9.在一些实施例中，所述辅助输入电路包括：第四晶体管；
10.所述第四晶体管的控制极与所述第一电源端连接，所述第四晶体管的第一极与所述第一电源端连接，所述第四晶体管的第二极与所述输入增强节点连接。
11.在一些实施例中，所述辅助输入电路还包括：第六晶体管，所述第六晶体管位于所述第四晶体管与所述输入增强节点之间，所述第四晶体管的第二极通过所述第六晶体管与所述输入增强节点连接；
12.所述第六晶体管的控制极与所述第一电源端连接，所述第六晶体管的第一极与所述第四晶体管的第二极连接，所述第六晶体管的第二极与所述输入增强节点连接。
13.在一些实施例中，所述感测预充准备电路包括：第二晶体管；
14.所述第二晶体管的控制极与所述感测控制节点连接，所述第二晶体管的第一极与
所述时钟控制信号输入端连接，所述第二晶体管的第二极与所述输入增强节点连接。
15.在一些实施例中，所述感测预充准备电路还包括：第八晶体管，所述第八晶体管位于所述第二晶体管与所述输入增强节点之间，所述第二晶体管的第二极通过所述第八晶体管与所述输入增强节点连接；
16.所述第八晶体管的控制极与所述时钟控制信号输入端连接，所述第八晶体管的第一极与所述第二晶体管的第二极连接，所述第八晶体管的第二极与所述输入增强节点连接。
17.在一些实施例中，还包括：
18.第一显示预充电路，与显示信号输入端、第三电源端和第一上拉节点连接，配置为响应于所述显示信号输入端所提供有效电平信号的控制将所述第三电源端所提供非有效电平信号写入至所述第一上拉节点；
19.第二驱动输出电路，与所述第一上拉节点、第二驱动时钟信号输入端、第二驱动信号输出端连接，配置为响应于所述第一上拉节点处有效电平信号的控制将所述第二驱动时钟信号输入端所提供信号写入至所述第二驱动信号输出端。
20.在一些实施例中，所述第一显示预充电路包括：第九晶体管；
21.所述第九晶体管的控制极与所述显示信号输入端连接，所述第九晶体管的第一极与第三电源端连接，所述第九晶体管的第二极与所述上拉节点连接；
22.或者，所述第一显示预充电路包括：第九晶体管和第十一晶体管；
23.所述第九晶体管的控制极与所述显示信号输入端连接，所述第九晶体管的第一极与第三电源端连接，所述第九晶体管的第二极与所述第十一晶体管的第一极连接；
24.所述第十一晶体管的控制极与所述显示信号输入端连接，所述第十一晶体管的第一极与所述输入增强节点连接，所述第十一晶体管的第二极与所述第一上拉节点连接。
25.在一些实施例中，还包括：
26.第一感测复位电路，与感测复位信号输入端、第二电源端、所述第一上拉节点连接，配置为响应于所述感测复位信号输入端所提供有效电平信号的控制将所述第二电源端所提供的非有效电平信号写入至所述第一上拉节点；
27.第一显示复位电路，与显示复位信号输入端、第二电源端、所述第一上拉节点连接，配置为响应于所述感测复位信号输入端所提供有效电平信号的控制将所述第二电源端所提供的非有效电平信号写入至所述第一上拉节点；
28.第一下拉控制电路，与第二电源端、第五电源端、所述第一上拉节点和第一下拉节点连接，配置为向所述第一下拉节点处写入与所述第一上拉节点处电压反相的电压；
29.第一上拉降噪电路，与所述第二电源端、所述第一上拉节点和第一下拉节点连接，配置为响应于所述第一下拉节点处有效电平信号的控制将所述第二电源端所提供非有效电平信号写入至所述第一上拉节点；
30.级联输出电路，与第一上拉节点、第一下拉节点、第二电源端、级联时钟信号输入端、级联信号输出端连接，配置为响应于所述第一上拉节点处有效电平信号的控制将所述级联时钟信号输入端所提供信号写入至所述级联信号输出端，以及响应于所述第一下拉节点处有效电平信号的控制将所述第二电源端提供的非有效电平信号写入至所述级联信号输出端；
31.所述第一驱动输出电路还与所述第一下拉节点和第四电源端连接，所述第一驱动输出电路还配置为响应于所述第一下拉节点处有效电平信号的控制将所述第四电源端提供的非有效电平信号写入至所述第一驱动信号输出端；
32.所述第二驱动输出电路还与所述第二下拉节点和第四电源端连接，所述第二驱动输出电路还配置为响应于所述第二下拉节点处有效电平信号的控制将所述第四电源端提供的非有效电平信号写入至所述第二驱动信号输出端。
33.在一些实施例中，还包括：第一控压电路；
34.所述第一控压电路，与有效电平供给端、第一上拉节点、第一控压节点连接，所述第一控压电路配置为响应于所述第一上拉节点处有效电平信号的控制将所述有效电平供给端所提供有效电平信号写入至所述第一控压节点；
35.所述移位寄存器单元还包括：第一防漏电电路、第二防漏电电路、第三防漏电电路中至少之一；
36.所述第一感测复位电路通过所述第一防漏电电路与第二电源端连接，所述第一感测复位电路与所述第一防漏电电路连接于第一防漏电节点，所述第一防漏电节点与所述第一控压节点连接，所述第一防漏电电路与感测复位信号输入端连接，所述第一防漏电电路配置为响应于所述感测复位信号输入端所提供有效电平信号的控制使得所述第一防漏电节点与所述第二电源端之间形成通路，以及响应于所述感测复位信号输入端所提供非有效电平信号的控制使得所述第一防漏电节点与所述第二电源端之间断路；
37.所述第一显示复位电路通过所述第二防漏电电路与第二电源端连接，所述第一显示复位电路与所述第二防漏电电路连接于第二防漏电节点，所述第二防漏电节点与所述第一控压节点连接，所述第二防漏电电路与显示复位信号输入端连接，所述第二防漏电电路配置为响应于所述显示复位信号输入端所提供有效电平信号的控制使得所述第二防漏电节点与所述第二电源端之间形成通路，以及响应于所述显示复位信号输入端所提供非有效电平信号的控制使得所述第二防漏电节点与所述第二电源端之间断路；
38.所述第一上拉降噪电路通过所述第三防漏电电路与第二电源端连接，所述第一上拉降噪电路与所述第三防漏电电路连接于第三防漏电节点，所述第三防漏电节点与所述第一控压节点连接，所述第三防漏电电路与第一下拉节点连接，所述第三防漏电电路配置为响应于所述第一下拉节点处有效电平信号的控制使得所述第三防漏电节点与所述第二电源端之间形成通路，以及响应于所述第一下拉节点处非有效电平信号的控制使得所述第三防漏电节点与所述第二电源端之间断路。
39.在一些实施例中，所述有效电平供给端为所述第三电源端；
40.或者，所述辅助输入电路包括：第四晶体管和第六晶体管；
41.所述第四晶体管的控制极与所述第一电源端连接，所述第四晶体管的第一极与所述第一电源端连接，所述第四晶体管的第二极与所述第六晶体管的第一极连接于有效电平输出节点；
42.所述第六晶体管的控制极与所述第一电源端连接，所述第六晶体管的第二极与所述输入增强节点连接；
43.所述有效电平供给端为所述有效电平输出节点。
44.在一些实施例中，还包括：
45.第二感测预充电路，与所述时钟控制信号输入端、所述输入增强节点和第二上拉节点连接，配置为响应于所述时钟控制信号输入端所提供有效电平信号的控制将所述输入增强节点处电压写入至所述第二上拉节点；
46.第二显示预充电路，与显示信号输入端和第二上拉节点连接，配置为响应于所述显示信号输入端所提供有效电平信号的控制将有效电平信号写入至所述第二上拉节点；
47.第三驱动输出电路，与所述第二上拉节点、第三驱动时钟信号输入端、第三驱动信号输出端连接，配置为响应于所述第二上拉节点处有效电平信号的控制将所述第三驱动时钟信号输入端所提供信号写入至所述第三驱动信号输出端；
48.第四驱动输出电路，与所述第二上拉节点、第四驱动时钟信号输入端、第四驱动信号输出端连接，配置为响应于所述第二上拉节点处有效电平信号的控制将所述第四驱动时钟信号输入端所提供信号写入至所述第四驱动信号输出端。
49.在一些实施例中，所述第二显示预充电路包括：第三十九晶体管；
50.所述第三十九晶体管的控制极与所述显示信号输入端连接，所述第三十九晶体管的第一极与所述第三电源端连接，所述第三十九晶体管的第二极与所述第二上拉节点连接；
51.或者，所述第二显示预充电路包括：第四十一晶体管；
52.所述第四十一晶体管的控制极与所述显示信号输入端连接连接，所述第四十一晶体管的第一极与所述输入增强节点连接，所述第四十一晶体管的第二极与所述第二上拉节点连接；
53.或者，所述第二显示预充电路包括：第三十九晶体管和第四十一晶体管；
54.所述第三十九晶体管的控制极与所述显示信号输入端连接，所述第三十九晶体管的第一极与所述第三电源端连接，所述第三十九晶体管的第二极与所述第四十一晶体管的第一极连接；
55.所述第四十一晶体管的控制极与所述显示信号输入端连接连接，所述第四十一晶体管的第一极与所述输入增强节点连接，所述第四十一晶体管的第二极与所述第二上拉节点连接。
56.在一些实施例中，还包括：
57.第二感测复位电路，与感测复位信号输入端、非有效电平供给端、所述第二上拉节点连接，配置为响应于所述感测复位信号输入端所提供有效电平信号的控制将所述非有效电平供给端所提供的非有效电平信号写入至所述第二上拉节点；
58.第二显示复位电路，与显示复位信号输入端、非有效电平供给端、所述第二上拉节点连接，配置为响应于所述显示复位信号输入端所提供有效电平信号的控制将所述非有效电平供给端提供的非有效电平信号写入至所述第二上拉节点；
59.第二下拉控制电路，与第二电源端、第六电源端、所述第二上拉节点和第二下拉节点连接，配置为向所述第二下拉节点处写入与所述第二上拉节点处电压反相的电压；
60.第二上拉降噪电路，与非有效电平供给端、所述第二上拉节点和第二下拉节点连接，配置为响应于所述第二下拉节点处有效电平信号的控制将所述非有效电平供给端所提供非有效电平信号写入至所述第二上拉节点；
61.所述第三驱动输出电路还与所述第二下拉节点和第四电源端连接，所述第三驱动
输出电路还配置为响应于所述第二下拉节点处有效电平信号的控制将所述第四电源端提供的非有效电平信号写入至所述第三驱动信号输出端；
62.所述第四驱动输出电路还与所述第二下拉节点和第四电源端连接，所述第四驱动输出电路还配置为响应于所述第二下拉节点处有效电平信号的控制将所述第四电源端提供的非有效电平信号写入至所述第四驱动信号输出端。
63.在一些实施例中，所述非有效电平供给端为所述第二电源端；
64.所述移位寄存器单元还包括：第二控压电路；
65.所述第二控压电路，与有效电平供给端、第一上拉节点、第二控压节点连接，所述第二控压电路配置为响应于所述第二上拉节点处有效电平信号的控制将所述有效电平供给端所提供有效电平信号写入至所述第二控压节点；
66.所述移位寄存器单元还包括：第四防漏电电路、第五防漏电电路、第六防漏电电路中至少之一；
67.所述第二感测复位电路通过所述第四防漏电电路与第二电源端连接，所述第二感测复位电路与所述第四防漏电电路连接于第四防漏电节点，所述第四防漏电节点与所述第二控压节点连接，所述第四防漏电电路与感测复位信号输入端连接，所述第四防漏电电路配置为响应于所述感测复位信号输入端所提供有效电平信号的控制使得所述第四防漏电节点与所述第二电源端之间形成通路，以及响应于所述感测复位信号输入端所提供非有效电平信号的控制使得所述第四防漏电节点与所述第二电源端之间断路；
68.所述第二显示复位电路通过所述第五防漏电电路与第二电源端连接，所述第二显示复位电路与所述第五防漏电电路连接于第五防漏电节点，所述第五防漏电节点与所述第二控压节点连接，所述第五防漏电电路与显示复位信号输入端连接，所述第五防漏电电路配置为响应于所述显示复位信号输入端所提供有效电平信号的控制使得所述第五防漏电节点与所述第二电源端之间形成通路，以及响应于所述显示复位信号输入端所提供非有效电平信号的控制使得所述第五防漏电节点与所述第二电源端之间断路；
69.所述第二上拉降噪电路通过所述第六防漏电电路与第二电源端连接，所述第二上拉降噪电路与所述第六防漏电电路连接于第六防漏电节点，所述第六防漏电节点与所述第二控压节点连接，所述第六防漏电电路与第二下拉节点连接，所述第六防漏电电路配置为响应于所述第二下拉节点处有效电平信号的控制使得所述第六防漏电节点与所述第二电源端之间形成通路，以及响应于所述第二下拉节点处非有效电平信号的控制使得所述第六防漏电节点与所述第二电源端之间断路。
70.在一些实施例中，在所述移位寄存器单元包括有第一控压电路时，所述非有效电平供给端为所述第一控压节点。
71.第二方面，本公开实施例还提供了一种栅极驱动电路，包括：级联的多个移位寄存器单元，所述移位寄存器单元采用上述第一方面提供的所述移位寄存器单元。
72.第三方面，本公开实施例还提供了一种显示面板，包括：如上述第二方面中提供的所述栅极驱动电路。
73.第四方面，本公开实施例还提供了一种显示装置，包括：如上述第三方面中提供的所述显示面板。
74.第五方面，本公开实施例还提供了一种栅极驱动方法，基于上述第一方面中提供
的所述移位寄存器单元，该栅极驱动方法包括：
75.所述感测控制电路响应于所述随机信号输入端所提供有效电平信号的控制将所述感测信号输入端所提供信号写入至所述感测控制节点；
76.所述感测预充准备电路响应于所述感测控制节点处有效电平信号的控制将所述时钟控制信号输入端所提供信号输出至所述输入增强节点，以及所述辅助输入电路将所述第一电源端所提供的有效电平信号输出至所述输入增强节点；
77.所述第一感测预充电路响应于所述时钟控制信号输入端所提供有效电平信号的控制将所述输入增强节点处电压写入至所述第一上拉节点；
78.所述第一驱动输出电路响应于所述第一上拉节点处有效电平信号的控制将所述第一驱动时钟信号输入端所提供信号写入至所述第一驱动信号输出端。
附图说明
79.图1为有机发光二极管显示面板内的像素电路的电路结构示意图；
80.图2为图1所示像素电路的一种工作时序图；
81.图3为本公开实施例提供的移位寄存器单元的一种电路结构示意图；
82.图4为本公开实施例提供的移位寄存器单元的另一种电路结构示意图；
83.图5为图4所示移位寄存器单元的一种工作时序图；
84.图6为本公开实施例提供的移位寄存器单元的另一种电路结构示意图；
85.图7为本公开实施例提供的移位寄存器单元的又一种电路结构示意图；
86.图8为图7所示移位寄存器单元的一种工作时序图；
87.图9为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
88.图10为本公开实施例所提供移位寄存器单元的再一种电路结构示意图；
89.图11为本公开实施例所提供移位寄存器单元的再一种电路结构示意图；
90.图12为图11所示移位寄存器单元的一种工作时序图；
91.图13为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
92.图14为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
93.图15为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
94.图16为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
95.图17为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
96.图18为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
97.图19为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
98.图20为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
99.图21为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
100.图22为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
101.图23为本公开实施例提供的栅极驱动电路的一种电路结构示意图；
102.图24为图23所示栅极驱动电路的一种工作时序图；
103.图25为本公开实施例提供的一种栅极驱动方法的方法流程图。
具体实施方式
104.为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的一种移位寄存器单元、栅极驱动电路、显示面板和显示装置进行详细描述。
105.本公开实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“耦接”或者“相连”等类似的词语并非限定于物理的或者机械的耦接，而是可以包括电性的连接，不管是直接的还是间接的。
106.本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本实施例中，每个晶体管的漏极和源极的耦接方式可以互换，因此，本公开实施例中各晶体管的漏极、源极实际是没有区别的。这里，仅仅是为了区分晶体管除控制极(即栅极)之外的两极，而将其中一极称为漏极，另一极称为源极。本公开实施例中采用的薄膜晶体管可以为n型晶体管，也可以为p型晶体管。在本公开实施例中，当采用n型薄膜晶体管时，其第一极可以是源极，第二极可以是漏极。在以下实施例中，以薄膜晶体管为n型晶体管为例进行的说明。
107.在本公开中“有效电平信号”是指输入至晶体管的控制极后能够控制晶体管导通的信号，“非有效电平信号”是指输入至晶体管的控制极后能够控制晶体管截止的信号。对于n型晶体管而言，高电平信号为有效电平信号，低电平信号为非有效电平信号；对于p型晶体管而言，低电平信号为有效电平信号，高电平信号为非有效电平信号。
108.在下面描述中，将以晶体管为n型晶体管为例进行描述，此时有效电平信号是指高电平信号，非有效电平信号是指低电平信号。可以想到，当采用p型晶体管时，需要相应调整控制信号的时序变化。具体细节不在此赘述，但也应该在本公开的保护范围内。
109.图1为有机发光二极管显示面板内的像素电路的电路结构示意图，图2为图1所示像素电路的一种工作时序图，如图1和图2所示，对于具有外部补偿功能的有机发光二极管显示面板而言，一帧画面可划分为两个阶段：显示驱动阶段和感测阶段；在显示驱动阶段中，显示面板中的各行像素单元完成显示驱动；在感测阶段，显示面板中的某一行像素单元完成电流抽取(即感测)。
110.参见图1所示，像素电路包括显示开关晶体管qtft(控制极连第一栅线g1)、驱动晶体管dtft、感测开关晶体管stft(控制极连第二栅线g2)和一个cst。在需要对该像素电路进行外部补偿时，该像素电路在工作过程中至少包括如下两个阶段：像素驱动阶段(包括数据电压写入过程)和像素感测阶段(包括电流读取过程)。
111.在像素驱动阶段，需要将数据线data中的数据电压vdata写入至像素单元；在像素感测阶段，需要通过数据线data将一个测试电压vsence写入至像素单元，并通过感测开关晶体管stft将驱动晶体管的漏极处的电信号读取至信号读取线sence。其中，在电流读取过程中，需要通过对应的第二栅线g2向感测开关晶体管stft的栅极写入有效电平电压。需要说明的是，对oled显示面板中的像素单元进行外部补偿，具体补偿过程和原理，此处不再赘述。
112.针对用于控制感测开关晶体管stft的第二栅线g2，在显示面板的周边区配置有对应的栅极驱动电路，该栅极驱动电路包括多个级联的移位寄存器单元，其中每个移位寄存
器单元内部包括感测控制电路、感测预充准备电路和第一感测预充电路，其中感测控制电路、感测预充准备电路和第一感测预充电路用于实现感测级联信号的输入(具体用于将表征感测级联的有效电平信号写入至第一上拉节点)。对于栅极驱动电路而言，其所包含的移位寄存器单元的感测级联信号的输入能力越高，栅极驱动电路的感测级联驱动过程越稳定。因此，如何提高移位寄存器单元的感测级联信号的输入能力，是本领域亟需解决的技术问题。
113.针对上述技术问题，本公开实施例提供了相应的解决方案，下面将结合附图来对各实施例进行详细描述。
114.图3为本公开实施例提供的移位寄存器单元的一种电路结构示意图，如图3所示，该移位寄存器单元包括感测控制电路1、感测预充准备电路2、第一感测预充电路3、辅助输入电路4和第一驱动输出电路5。
115.其中，感测控制电路1与感测信号输入端input2、随机信号输入端oe、感测控制节点h连接，感测控制电路1配置为响应于随机信号输入端oe所提供有效电平信号的控制将感测信号输入端input2所提供信号写入至感测控制节点h。
116.感测预充准备电路2与感测控制节点h、时钟控制信号输入端clka、输入增强节点m连接，感测预充准备电路2配置为响应于感测控制节点h处有效电平信号的控制将时钟控制信号输入端clka所提供信号进行输出。在一些实施例中，感测预充准备电路2具体配置为响应于感测控制节点h处有效电平信号的控制且在时钟控制信号输入端clka所提供信号处于有效电平状态时，将时钟控制信号输入端clka所提供信号写入至输入增强节点m。
117.第一感测预充电路3与时钟控制信号输入端clka、输入增强节点m和第一上拉节点pu1连接，第一感测预充电路3配置为响应于时钟控制信号输入端clka所提供有效电平信号的控制将输入增强节点m处电压写入至第一上拉节点pu1。
118.辅助输入电路4与第一电源端、输入增强节点m连接，辅助输入电路4配置为将第一电源端所提供的有效电平信号输出。在一些实施例中，辅助输入电路4具体配置为在第一感测预充电路3将输入增强节点m处电压写入至第一上拉节点pu1时，将第一电源端所提供的有效电平信号写入至输入增强节点m。
119.第一驱动输出电路5与第一上拉节点pu1、第一驱动时钟信号输入端clke、第一驱动信号输出端out2连接，配置为响应于第一上拉节点pu1处有效电平信号的控制将第一驱动时钟信号输入端clke所提供信号写入至第一驱动信号输出端out2。
120.在本公开实施例所提供的移位寄存器单元内增设有辅助输入电路4，在第一感测预充电路将输入增强节点m处电压写入至第一上拉节点pu1时，辅助输入电路4也会将第一电源端所提供的有效电平信号写入至输入增强节点m，此时对于输入增强节点m而言，一方面感测预充准备电路2在向其进行充电以写入有效电平信号，另一方面辅助输入电路4在向其进行充电以写入有效电平信号，因此输入增强节点m处电压会在极短时间内充电至有效电平状态，相应地，第一上拉节点pu1处电压也会在极短时间内充电至有效电平状态。也就是说，在时钟控制信号输入端clka提供有效电平信号时，可表征感测级联的有效电平信号能够瞬间通过输入增强节点m、第一感测预充电路3写入至第一上拉节点pu1，故能有效提高移位寄存器单元的感测级联信号的输入能力。
121.图4为本公开实施例提供的移位寄存器单元的另一种电路结构示意图，如图4所
示，在一些实施例中，辅助输入电路4包括第四晶体管m4；第四晶体管m4的控制极与第一电源端连接，第四晶体管m4的第一极与第一电源端连接，第四晶体管m4的第二极与输入增强节点m连接。
122.为便于本领域技术人员更清楚的了解本公开的技术方案，下面将结合具体示例来对本公开的技术方案进行详细描述。其中，第一电源端提供有效电平电压vdd2，第二电源端提供非有效电平电压vgl1。
123.在一些实施例中，移位寄存器单元还包括第一感测复位电路6；第一感测复位电路6与感测复位信号输入端t-rst、第二电源端、第一上拉节点pu1连接，第一感测复位电路6配置为响应于感测复位信号输入端t-rst所提供有效电平信号的控制将第二电源端所提供的非有效电平信号写入至第一上拉节点pu1。
124.在一些实施例中，感测控制电路1包括第一晶体管m1，感测预充电路包括第二晶体管m2，第一感测预充电路3包括第三晶体管m3，第一驱动输出电路5包括第五晶体管m5，第一感测复位电路6包括第七晶体管m7。
125.第一晶体管m1的控制极与随机信号输入端oe连接，第一晶体管m1的第一极与感测信号输入端input2连接，第一晶体管m1的第二极与感测控制节点h连接。
126.第二晶体管m2的控制极与感测控制节点h连接，第二晶体管m2的第一极与时钟控制信号输入端clka连接，第二晶体管m2的第二极与输入增强节点m连接。
127.第三晶体管m3的控制极与时钟控制信号输入端clka连接，第三晶体管m3的第一极与输入增强节点m连接，第三晶体管m3的第二极与第一上拉节点pu1连接。
128.第五晶体管m5的控制极与第一上拉节点pu1连接，第五晶体管m5的第一极与第一驱动时钟信号输入端clke连接，第五晶体管m5的第二极与第一驱动信号输出端out2连接。
129.第七晶体管m7的控制极与感测复位信号输入端t-rst连接，第七晶体管m7的第一极与第一上拉节点pu1连接，第七晶体管m7的第二极与第二电源端连接。
130.在一些实施例中，在感测控制节点h处配置有能够使得感测控制节点h处电压稳定的第一电容c1。在第一驱动信号输出端out2处配置有能够使得第一驱动信号输出端out2稳定输出的第二电容c2。
131.图5为图4所示移位寄存器单元的一种工作时序图，如图5所示，在一些实施例中，该移位寄存器单元的工作过程包括如下几个阶段：
132.在p1阶段，感测信号输入端input2提供高电平信号，随机信号输入端oe提供高电平信号，时钟控制信号输入端clka提供低电平信号，感测复位信号输入端t-rst提供低电平信号。
133.此时，第一晶体管m1导通，感测信号输入端input2提供的高电平信号写入至感测控制节点h，感测控制节点h处电压处于高电平状态。相应地，第二晶体管m2导通，时钟控制信号输入端clka提供的低电平信号通过第二晶体管m2写入至输入增强节点m，输入增强节点m处电压处于低电平状态，此时第四晶体管m4等同于一个电阻。
134.由于时钟控制信号输入端clka提供低电平信号，故第三晶体管m3截止；感测复位信号输入端t-rst提供低电平信号，故第七晶体管m7截止。
135.需要说明的是，p1阶段位于一帧中的显示驱动阶段，第一上拉节点pu1和第一驱动信号输出端out2在显示驱动阶段所加载电压情况，可参见后面实施例中的描述，本实施仅
对移位寄存器单元在感测阶段具体工作情况作详细描述。
136.在p2阶段，感测信号输入端input2提供低电平信号，随机信号输入端oe提供低电平信号，时钟控制信号输入端clka提供高电平信号，感测复位信号输入端t-rst提供低电平信号。
137.由于感测控制节点h处电压维持前一阶段的高电平状态，故第二晶体管m2维持导通，时钟控制信号输入端clka提供高电平信号通过第二晶体管m2写入至输入增强节点m，同时第一电源端提供的高电平电压vdd2也通过第四晶体管m4写入至输入增强节点m，增强输入节点处电压瞬间被充电至高电平状态。与此同时，由于时钟控制信号输入端clka所提供高电平信号使得第三晶体管m3导通，故增强输入节点处的高电平信号会瞬间写入至第一上拉节点pu1。由此可见，移位寄存器单元具有较强的感测级联信号的输入能力。
138.由于第一上拉节点pu1处于高电平状态，故第五晶体管m5导通，第一驱动时钟信号输入端clke提供的低电平信号通过第五晶体管m5写入至第一驱动信号输出端out2，第一驱动信号输出端out2输出低电平信号。
139.需要说明的是，p1阶段与p2阶段之间存在一个时间间隔，为保证感测控制节点h处电压在该时间间隔内保持稳定，故在感测控制节点h处可以增设上述第一电容c1。
140.在p3阶段，感测信号输入端input2提供低电平信号，随机信号输入端oe提供低电平信号，时钟控制信号输入端clka提供低电平信号，感测复位信号输入端t-rst提供低电平信号。
141.由于时钟控制信号输入端clka提供低电平信号，故第三晶体管m3截止，又由于第二晶体管m2维持导通，故时钟控制信号输入端clka提供的低电平信号通过第二晶体管m2写入至输入增强节点m，输入增强节点m处于低电平状态。此时第一上拉节点pu1维持前一阶段的高电平状态，第五晶体管m5维持导通。
142.在该阶段中，第一驱动时钟信号输入端clke先提供高电平信号后提供低电平信号，第一驱动时钟信号输入端clke所提供的信号通过第五晶体管m5写入至第一驱动信号输出端out2，第一驱动信号输出端out2先输出高电平信号，后输出低电平信号。需要说明的是，在第一驱动信号输出端out2由输出低电平信号切换至输出高电平信号的过程中，在第二电容c2的自举作用下，第一上拉节点pu1处电压被上拉至更高水平；在第一驱动信号输出端out2由输出高电平信号切换至输出低电平信号的过程中，在第二电容c2的自举作用下，第一上拉节点pu1处电压被下拉至初始高电平状态。
143.在p4阶段，感测信号输入端input2提供低电平信号，随机信号输入端oe提供高电平信号，时钟控制信号输入端clka提供低电平信号，感测复位信号输入端t-rst提供高电平信号。
144.由于，随机信号输入端oe提供高电平信号，故第一晶体管m1导通，感测信号输入端input2提供的低电平信号通过第一晶体管m1写入至感测控制节点h，感测控制节点h处电压处于低电平状态，第二晶体管m2截止。输入增强节点m处于浮接状态，第一电源端提供的高电平电压vdd2通过第四晶体管m4写入至输入增强节点m，输入增强节点m维持高电平状态。
145.与此同时，由于感测复位信号输入端t-rst提供高电平信号，第七晶体管m7导通，第二电源端提供的低电平电压vgl1通过第七晶体管m7写入至第一上拉节点pu1，第一上拉节点pu1处于低电平状态，第五晶体管m5截止，第一驱动信号输出端out2维持前一阶段的低
电平状态，即维持输出低电平信号。
146.基于上述内容可见，在将用于表征感测级联信号的高电平信号写入至第一上拉节点pu1的p2阶段，辅助输入电路4会将第一电源端所提供的高电平信号写入至输入增强节点m，此时对于输入增强节点m而言，一方面感测预充准备电路2在向其进行充电以写入高电平信号，另一方面辅助输入电路4在向其进行充电以写入高电平信号，因此输入增强节点m处电压会在极短时间内充电至高电平状态，相应地，第一上拉节点pu1处电压也会在极短时间内充电至高电平状态。也就是说，在时钟控制信号输入端clka提供高电平信号时，可表征感测级联的高电平信号能够瞬间通过输入增强节点m、第一感测预充电路3写入至第一上拉节点pu1，故能高提高移位寄存器单元的感测级联信号的输入能力。
147.图6为本公开实施例提供的移位寄存器单元的另一种电路结构示意图，如图6所示，在一些实施例中，辅助输入电路4不但包括前面实施例中的第四晶体管m4，还包括第六晶体管m6，第六晶体管m6位于第四晶体管m4与输入增强节点m之间，第四晶体管m4的第二极通过第六晶体管m6与输入增强节点m连接；第六晶体管m6的控制极与第一电源端连接，第六晶体管m6的第一极与第四晶体管m4的第二极连接，第六晶体管m6的第二极与输入增强节点m连接。
148.图6所示移位寄存器单元的工作时序可参照图5中所示，具体工作过程此处不再赘述。相较于图4中辅助输入电路4仅包括第四晶体管m4的情况，在图6所示辅助输入电路4内不但包括第四晶体管m4和第六晶体管m6，可有效增大输入增强节点m与第一电源端之间负载，降低输入增强节点m与第一电源端之间的电流，以防止因电流过大而导致电路损坏；具体地，在感测预充准备电路2和辅助输入电路4同时对输入增强节点m进行充电时，流过第三晶体管m3的电流会较大，通过降低辅助输入电路4中的电流，可有效降低流过第三晶体管m3的电流。
149.图7为本公开实施例提供的移位寄存器单元的又一种电路结构示意图，如图7所示，在一些实施例中，感测预充准备电路2不但包括前面实施例中的第二晶体管m2，感测预充准备电路2还包括第八晶体管m8，第八晶体管m8位于第二晶体管m2与输入增强节点m之间，第二晶体管m2的第二极通过第八晶体管m8与输入增强节点m连接；第八晶体管m8的控制极与时钟控制信号输入端clka连接，第八晶体管m8的第一极与第二晶体管m2的第二极连接，第八晶体管m8的第二极与输入增强节点m连接。
150.图8为图7所示移位寄存器单元的一种工作时序图，如图8所示，与图4所示移位寄存器单元的工作过程类似，图7所示移位寄存器单元也包括p1阶段～p4阶段，但不同的是，在图7所示移位寄存器单元内，输入增强节点m始终是处于高电平状态。
151.具体地，在p1阶段、p3阶段和p4阶段，时钟控制信号输入端clka提供低电平信号，故第三晶体管m3和第八晶体管m8处于截止状态，此时输入增强节点m处于浮接状态，此时第一电源端提供的高电平电压vdd2可通过第四晶体管m4写入至输入增强节点m，输入增强节点m维持高电平状态。在p2阶段，时钟控制信号输入端clka提供高电平信号，第二晶体管m2和第八晶体管m8处于导通状态，此时时钟控制信号输入端clka提供的高电平信号通过第二晶体管m2和第八晶体管m8写入至输入增强节点m，输入增强节点m处于高电平状态。
152.与前面实施例相比，由于输入增强节点m始终是处于高电平状态，故在时钟控制信号输入端clka提供高电平信号的瞬间，第三晶体管m3导通，处于高电平状态的输入增强节
点m可立即对第一上拉节点pu1进行充电，故能有效提高移位寄存器单元的感测级联信号的输入速度。
153.图9为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图9所示，在图9所示实施例中，辅助输入电路4包括第四晶体管m4和第六晶体管m6，且感测预充准备电路2包括第二晶体管m2和第八晶体管m8。图9所示移位寄存器单元同时兼备前面图4、图6、图7所提供移位寄存器单元的优势。
154.图10为本公开实施例所提供移位寄存器单元的再一种电路结构示意图，如图10所示，在一些实施例中，移位寄存器单元还包括第一显示预充电路7和第二驱动输出电路9。
155.其中，第一显示预充电路7与显示信号输入端input1、第三电源端和第一上拉节点pu1连接，第一显示预充电路7配置为响应于显示信号输入端input1所提供有效电平信号的控制将第三电源端所提供非有效电平信号写入至第一上拉节点pu1。
156.第二驱动输出电路9与第一上拉节点pu1、第二驱动时钟信号输入端clkd、第二驱动信号输出端out1连接，第二驱动输出电路9配置为响应于第一上拉节点pu1处有效电平信号的控制将第二驱动时钟信号输入端clkd所提供信号写入至第二驱动信号输出端out1。
157.图10所示移位寄存器单元不但具备感测驱动功能，即向图1中第二栅线g2提供驱动信号，同时还具备显示驱动功能，即向图1中第一栅线g1提供驱动信号)。也就是说，针对显示面板内的第一栅线g1和第二栅线g2可以使用同一栅极驱动电路进行驱动，可有效降低显示面板所配置栅极驱动电路的数量，有利于产品的窄边框设计。
158.在一些实施例中，移位寄存器单元还包括第一显示复位电路8、第一下拉控制电路11、第一上拉降噪电路12和级联输出电路13。
159.其中，第一显示复位电路8与显示复位信号输入端rst、第二电源端、第一上拉节点pu1连接，第一显示复位电路8配置为响应于感测复位信号输入端t-rst所提供有效电平信号的控制将第二电源端所提供的非有效电平信号写入至第一上拉节点pu1。
160.第一下拉控制电路11与第二电源端、第五电源端、第一上拉节点pu1和第一下拉节点pd1连接，第一下拉控制电路11配置为向第一下拉节点pd1处写入与第一上拉节点pu1处电压反相的电压。
161.第一上拉降噪电路12与第二电源端、第一上拉节点pu1和第一下拉节点pd1连接，第一上拉降噪电路12配置为响应于第一下拉节点pd1处有效电平信号的控制将第二电源端所提供非有效电平信号写入至第一上拉节点pu1。
162.级联输出电路13与第一上拉节点pu1、第一下拉节点pd1、第二电源端、级联时钟信号输入端clkc、级联信号输出端cr连接，级联输出电路13配置为响应于第一上拉节点pu1处有效电平信号的控制将级联时钟信号输入端clkc所提供信号写入至级联信号输出端cr，以及响应于第一下拉节点pd1处有效电平信号的控制将第二电源端提供的非有效电平信号写入至级联信号输出端cr。
163.此时，第一驱动输出电路5还与第一下拉节点pd1和第四电源端连接，第一驱动输出电路5还配置为响应于第一下拉节点pd1处有效电平信号的控制将第四电源端提供的非有效电平信号写入至第一驱动信号输出端out2。
164.第二驱动输出电路9还与第二下拉节点pd2和第四电源端连接，第二驱动输出电路9还配置为响应于第二下拉节点pd2处有效电平信号的控制将第四电源端提供的非有效电
平信号写入至第二驱动信号输出端out1。
165.图11为本公开实施例所提供移位寄存器单元的再一种电路结构示意图，如图11所示，图11所示移位寄存器单元为图10所示移位寄存器单元的一种具体化可选实施方案，其中图11中所示移位寄存器单元内感测控制电路1、感测预充准备电路2、第一感测预充电路3、辅助输入电路4均可采用图图4、图6、图7、图9中所示，以图11中所示移位寄存器单元内感测控制电路1、感测预充准备电路2、第一感测预充电路3、辅助输入电路4采用图9中所示情况为例。
166.在一些实施例中，第一显示预充电路7包括第九晶体管m9，第一显示复位电路8包括第十晶体管m10，第一下拉控制电路11包括第十二晶体管m12和第十三晶体管m13，第一上拉降噪电路12包括第十四晶体管m14，第一驱动输出电路5包括第五晶体管m5和第十七晶体管m17，第二驱动输出电路9包括第十五晶体管m15和第十八晶体管m18，级联输出滴电路包括第十六晶体管m16和第十九晶体管m19。
167.其中，第九晶体管m9的控制极与显示信号输入端input1连接，第九晶体管m9的第一极与第三电源端连接，第九晶体管m9的第二极与第一上拉节点pu1连接。
168.第十晶体管m10的控制极与显示复位信号输入端rst连接，第十晶体管m10的第一极与第一上拉节点pu1连接，第十晶体管m10的第二极与第二电源端连接。
169.第十二晶体管m12的控制极与第五电源端连接，第十二晶体管m12的第一极与第五电源端连接，第十二晶体管m12的第二极与第一下拉节点pd1连接。
170.第十三晶体管m13的控制极与第一上拉节点pu1连接，第十三晶体管m13的第一极与第一下拉节点pd1连接，第十三晶体管m13的第二极与第二电源端连接。
171.第十四晶体管m14的控制极与第一下拉节点pd1连接，第十四晶体管m14的第一极与第一上拉节点pu1连接，第十四晶体管m14的第二极与第二电源端连接。
172.第五晶体管m5的控制极与第一上拉节点pu1连接，第五晶体管m5的第一极与第一驱动时钟信号输入端clke连接，第五晶体管m5的第二极与第一驱动信号输出端out2连接。
173.第十七晶体管m17的控制极与第一下拉节点pd1连接，第十七晶体管m17的第一极与第一驱动信号输出端out2连接，第十七晶体管m17的第二极与第四电源端连接。
174.第十五晶体管m15的控制极与第一上拉节点pu1连接，第十五晶体管m15的第一极与第二驱动时钟信号输入端clkd连接，第十五晶体管m15的第二极与第二驱动信号输出端out1连接。
175.第十八晶体管m18的控制极与第一下拉节点pd1连接，第十八晶体管m18的第一极与第二驱动信号输出端out1连接，第十八晶体管m18的第二极与第四电源端连接。
176.第十六晶体管m16的控制极与第一上拉节点pu1连接，第十六晶体管m16的第一极与级联驱动时钟信号输入端clkc连接，第十六晶体管m16的第二极与级联信号输出端cr连接。
177.第十九晶体管m19的控制极与第一下拉节点pd1连接，第十九晶体管m19的第一极与级联信号输出端cr连接，第十九晶体管m19的第二极与第四电源端连接。
178.在一些实施例中，第一驱动信号输出端out2和第二驱动信号输出端out1处分别配置有第二电容c2和第三电容c3。
179.图12为图11所示移位寄存器单元的一种工作时序图，如图12所示，其中第一电源
端提供高电平电压vdd2，第二电源端提供低电平电压vgl1，第三电源端提供高电平电压vdd1，第四电源端提供低电平电压vgl2，第五电源端提供高电平电压vdda该移位寄存器单元的工作过程包括：
180.显示预充阶段t1，显示信号输入端input1提供高电平信号，感测信号输入端input2提供低电平信号，随机信号输入端oe提供低电平信号，时钟控制信号输入端clka提供低电平信号，显示复位信号输入端rst提供低电平信号，感测复位信号输入端t-rst提供低电平信号。
181.由于显示信号输入端input1提供高电平信号，因此第九晶体管m9导通，第三电源端提供的高电平电压vdd1通过第九晶体管m9写入至第一上拉节点pu1，第一上拉节点pu1处电压处于高电平状态，此时第十三晶体管m13、第五晶体管m5、第十五晶体管m15和第十六晶体管m16均导通，第二电源端提供的低电平信号通过第十三晶体管m13写入至第一下拉节点pd1，第一驱动时钟信号输入端clke提供的低电平信号通过第五晶体管m5写入至第一驱动信号输出端out2，第二驱动时钟信号输入端clkd提供的低电平信号通过第十五晶体管m15写入至第二驱动信号输出端out1，级联时钟信号输入端clkc提供的低电平信号通过第十六晶体管m16写入至级联信号输出端cr，也就是说第一驱动信号输出端out2、第二驱动信号输出端out1和级联信号输出端cr均输出低电平信号。
182.显示输出阶段t2，显示信号输入端input1提供低电平信号，感测信号输入端input2提供高电平信号，随机信号输入端oe提供高电平信号，时钟控制信号输入端clka提供低电平信号，显示复位信号输入端rst提供低电平信号，感测复位信号输入端t-rst提供低电平信号。
183.由于随机信号输入端oe提供高电平信号，因此第一晶体管m1导通，感测信号输入端input2提供的高电平信号写入至感测控制节点h，感测控制节点h处电压处于高电平状态。相应地，第二晶体管m2导通，时钟控制信号输入端clka提供的低电平信号通过第二晶体管m2写入至第八晶体管m8的第一极。
184.由于时钟控制信号输入端clka提供低电平信号，故第三晶体管m3和第八晶体管m8均截止，输入增强节点m处于浮接状态，第一电源端提供的高电平信号通过第四晶体管m4和第六晶体管m6写入至输入增强节点m，输入增强节点m处于高电平状态。
185.由于第一上拉节点pu1处于高电平状态，故第十三晶体管m13、第五晶体管m5、第十五晶体管m15和第十六晶体管m16均维持导通，第一驱动时钟信号输入端clke持续向第一驱动信号输出端out2写入信号，第二驱动时钟信号输入端clkd持续向第二驱动信号输出端out1写入信号，级联时钟信号输入端clkc持续向级联信号输出端cr写入信号。在该过程中，第一驱动时钟信号输入端clke、第二驱动时钟信号输入端clkd和级联信号输入端clkc均先输入高电平信号，后输入低电平信号，故第一驱动信号输出端out2、第二驱动信号输出端out1和级联信号输出端cr先输出高电平信号，后输出低电平信号。需要说明的是，在第一驱动信号输出端out2、第二驱动信号输出端out1由输出低电平信号切换至输出高电平信号的过程中，在第二电容c2和第三电容c3的自举作用下，第一上拉节点pu1处电压被上拉至更高水平；在第一驱动信号输出端out2、第二驱动信号输出端out1由输出高电平信号切换至输出低电平信号的过程中，在第二电容c2的自举作用下，第一上拉节点pu1处电压被下拉至初始高电平状态。
186.显示复位阶段t3，显示信号输入端input1提供低电平信号，感测信号输入端input2提供低电平信号，随机信号输入端oe提供低电平信号，时钟控制信号输入端clka提供低电平信号，显示复位信号输入端rst提供高电平信号，感测复位信号输入端t-rst提供低电平信号。
187.由于显示复位信号输入端rst提供高电平信号，故第十晶体管m10导通，此时第二电源端提供的低电平信号通过第十晶体管m10写入至第一上拉节点pu1，第一上拉节点pu1处电压处于低电平状态；与此同时，第十三晶体管m13截止，第五电源端提供的高电平信号通过第十二晶体管m12写入至第一下拉节点pd1，第一下拉节点pd1处于高电平状态，第十四晶体管m14、第十七晶体管m17、第十八晶体管m18、第十九晶体管m19均导通。
188.其中，在第十四晶体管m14导通时，第二电源端提供的低电平信号通过第十四晶体管m14写入至第一上拉节点pu1，以对第一上拉节点pu1进行降噪。在第十七晶体管m17、第十八晶体管m18、第十九晶体管m19均导通时，第二电源端提供的低电平信号通过第十七晶体管m17和第十八晶体管m18分别写入至第一驱动信号输出端out2和第二驱动信号输出端out1，第四电源端提供的低电平信号通过第十九晶体管m19写入至级联信号输出端cr，也就是说，第一驱动信号输出端out2、第二驱动信号输出端out1和级联信号输出端cr均输出低电平信号。
189.感测预充阶段t4，显示信号输入端input1提供低电平信号，感测信号输入端input2提供低电平信号，随机信号输入端oe提供低电平信号，时钟控制信号输入端clka提供高电平信号，显示复位信号输入端rst提供低电平信号，感测复位信号输入端t-rst提供低电平信号。
190.由于感测控制节点h处电压维持前一阶段的高电平状态，故第二晶体管m2维持导通，时钟控制信号输入端clka提供高电平信号通过第二晶体管m2和第八晶体管m8写入至输入增强节点m。在之前阶段过程中，由于第三晶体管m3和第八晶体管m8均处于截止状态，故第一电源端提供的高电平电压vdd2通过第四晶体管m4和第六晶体管m6写入至输入增强节点m，故在之前阶段过程中输入增强节点m始终维持于高电平状态。在时钟控制信号输入端clka输入高电平信号，第三晶体管m3和第八晶体管m8导通后，该输入增强节点m处的高电平信号可以迅速通过第三晶体管m3写入至第一上拉节点pu1。由此可见，本公开所提供的移位寄存器单元具有较强的感测级联信号的输入能力。
191.由于第一上拉节点pu1处于高电平状态，因此第十三晶体管m13、第五晶体管m5、第十五晶体管m15和第十六晶体管m16均导通，第二电源端提供的低电平信号通过第十三晶体管m13写入至第一下拉节点pd1，第一驱动时钟信号输入端clke提供的低电平信号通过第五晶体管m5写入至第一驱动信号输出端out2，第二驱动时钟信号输入端clkd提供的低电平信号通过第十五晶体管m15写入至第二驱动信号输出端out1，级联时钟信号输入端clkc提供的低电平信号通过第十六晶体管m16写入至级联信号输出端cr，也就是说第一驱动信号输出端out2、第二驱动信号输出端out1和级联信号输出端cr均输出低电平信号。
192.感测输出阶段t5，显示信号输入端input1提供低电平信号，感测信号输入端input2提供低电平信号，随机信号输入端oe提供低电平信号，时钟控制信号输入端clka提供低电平信号，显示复位信号输入端rst提供低电平信号，感测复位信号输入端t-rst提供低电平信号。
193.由于时钟控制信号输入端clka提供低电平信号，故第三晶体管m3和第八晶体管m8均截止。此时第一上拉节点pu1维持前一阶段的高电平状态，第十三晶体管m13、第五晶体管m5、第十五晶体管m15和第十六晶体管m16均维持导通。在该过程中，第二驱动时钟信号输入端clkd和级联驱动时钟信号输入端均提供低电平信号，故第二驱动信号输出端out1和级联信号输出端cr均输出低电平信号。与此同时，第一驱动时钟信号输入端clke先输入高电平信号，后输入低电平信号，故第一驱动信号输出端out2先输出高电平信号，后输出低电平信号。在第二电容c2的自举作用下，第一上拉节点pu1处电压先被上拉后被下拉。
194.感测复位阶段t6，显示信号输入端input1提供低电平信号，感测信号输入端input2提供低电平信号，随机信号输入端oe提供高电平信号，时钟控制信号输入端clka提供低电平信号，显示复位信号输入端rst提供低电平信号，感测复位信号输入端t-rst提供高电平信号。
195.由于随机信号输入端oe提供高电平信号，因此第一晶体管m1导通，此时，感测信号输入端input2提供的低电平信号通过第一晶体管m1写入至感测控制节点h，感测控制节点h处电压处于低电平状态。
196.由于感测复位信号输入端t-rst提供高电平信号，故第七晶体管m7导通，此时第二电源端提供的低电平信号通过第七晶体管m7写入至第一上拉节点pu1，第一上拉节点pu1处电压处于低电平状态；与此同时，第十三晶体管m13截止，第五电源端提供的高电平信号通过第十二晶体管m12写入至第一下拉节点pd1，第一下拉节点pd1处于高电平状态，第十四晶体管m14、第十七晶体管m17、第十八晶体管m18、第十九晶体管m19均导通。
197.其中，在第十四晶体管m14导通时，第二电源端提供的低电平信号通过第十四晶体管m14写入至第一上拉节点pu1，以对第一上拉节点pu1进行降噪。在第十七晶体管m17、第十八晶体管m18、第十九晶体管m19均导通时，第二电源端提供的低电平信号通过第十七晶体管m17和第十八晶体管m18分别写入至第一驱动信号输出端out2和第二驱动信号输出端out1，第四电源端提供的低电平信号通过第十九晶体管m19写入至级联信号输出端cr，也就是说，第一驱动信号输出端out2、第二驱动信号输出端out1和级联信号输出端cr均输出低电平信号。
198.在本公开实施例中，级联时钟信号输入端clkc和第二驱动时钟信号输入端clkd可以输入相同的时钟信号，故二者可以为同一时钟信号输入端。
199.图13为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图13所示，与前面实施例中不同的是，在图13所示实施例中第一显示预充电路7包括：第九晶体管m9和第十一晶体管m11；第九晶体管m9的控制极与显示信号输入端input1连接，第九晶体管m9的第一极与第三电源端连接，第九晶体管m9的第二极与第十一晶体管m11的第一极连接；第十一晶体管m11的控制极与显示信号输入端input1连接，第十一晶体管m11的第一极与输入增强节点m连接，第十一晶体管m11的第二极与第一上拉节点pu1连接。
200.在本公开实施例中，第九晶体管m9的第二极和第十一晶体管m11的第一极均与输入增强节点m相连，故在第一显示预充电路7将表征显示级联的有效电平信号写入至第一上拉节点pu1的过程中，辅助输入电路4也会对输入增强节点m进行充电，可以有效提升移位寄存器单元的显示级联信号的输入能力。具体地，在显示信号输入端input1提供高电平信号时，第九晶体管m9和第十一晶体管m11导通，此时第三电源端提供的高电平信号可通过第九
晶体管m9和第十一晶体管m11写入至第一上拉节点pu1，与此同时第一电源端提供的高电平信号可通过第四晶体管m4、第六晶体管m6和第十一晶体管m11写入至第一上拉节点pu1，可使得第一上拉节点pu1处电压能够被迅速充电至高电平状态。由此可见，本公开的技术方案可以有效提升移位寄存器单元的显示级联的输入能力。
201.图14为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图14所示，与前面实施例中不同的是，本公开实施例所提供的移位寄存器单元还包括：第一控压电路14；第一控压电路14与有效电平供给端、第一上拉节点pu1、第一控压节点off1连接，第一控压电路14配置为响应于第一上拉节点pu1处有效电平信号的控制将有效电平供给端所提供有效电平信号写入至第一控压节点off1。
202.该移位寄存器单元还包括第一防漏电电路15、第二防漏电电路16、第三防漏电电路17中至少之一。
203.其中，第一感测复位电路6通过第一防漏电电路15与第二电源端连接，第一感测复位电路6与第一防漏电电路15连接于第一防漏电节点q1，第一防漏电节点q1与第一控压节点off1连接，第一防漏电电路15与感测复位信号输入端t-rst连接，第一防漏电电路15配置为响应于感测复位信号输入端t-rst所提供有效电平信号的控制使得第一防漏电节点q1与第二电源端之间形成通路，以及响应于感测复位信号输入端t-rst所提供非有效电平信号的控制使得第一防漏电节点q1与第二电源端之间断路。
204.可选地，在同一栅极驱动电路内，位于不同级的移位寄存器所配置的感测复位信号输入端t-rst连接同一条感测复位信号输入线trst’。具体内容可参见后面描述。
205.第一显示复位电路8通过第一防漏电电路16与第二电源端连接，第一显示复位电路8与第一防漏电电路16连接于第二防漏电节点q2，第二防漏电节点q2与第一控压节点off1连接，第一防漏电电路16与显示复位信号输入端rst连接，第一防漏电电路16配置为响应于显示复位信号输入端rst所提供有效电平信号的控制使得第二防漏电节点q2与第二电源端之间形成通路，以及响应于显示复位信号输入端rst所提供非有效电平信号的控制使得第二防漏电节点q2与第二电源端之间断路。
206.可选地，在同一栅极驱动电路内，除最后两级移位寄存器之外的其他任意一级移位寄存器单元所配置的显示复位信号输入端rst与自身后两级移位寄存器的级联信号输出端连接。具体内容可参见后面描述。
207.第一上拉降噪电路12通过第三防漏电电路17与第二电源端连接，第一上拉降噪电路12与第三防漏电电路17连接于第三防漏电节点q3，第三防漏电节点q3与第一控压节点off1连接，第三防漏电电路17与第一下拉节点pd1连接，第三防漏电电路17配置为响应于第一下拉节点pd1处有效电平信号的控制使得第三防漏电节点q3与第二电源端之间形成通路，以及响应于第一下拉节点pd1处非有效电平信号的控制使得第三防漏电节点q3与第二电源端之间断路。
208.参见图14所示，在一些实施例中，有效电平供给端为第三电源端。作为一个示例，第三电源端提供高电平电压vdd1。
209.在一些实施例中，第一控压电路14包括第二十晶体管m20，第二十晶体管m20的控制极与第一上拉节点pu1连接，第二十晶体管m20的第一极与有效电平供给端连接，第二十晶体管m20的第二极与第一控压节点off1连接。
210.在一些实施例中，第一防漏电电路15包括第二十一晶体管m21，第二十一晶体管m21的控制极与感测复位信号输入端t-rst连接，第二十一晶体管m21的第一极与感测复位电路和第一控压节点off1连接，第二十二晶体管m22的第二极与第二电源端连接。
211.在一些实施例中，第一防漏电电路16包括第二十二晶体管m22，第二十二晶体管m22的控制极与显示复位信号输入端rst连接，第二十二晶体管m22的第一极与显示复位电路和第一控压节点off1连接，第二十二晶体管m22的第二极与第二电源端连接。
212.在一些实施例中，第三防漏电电路17包括：第二十三晶体管m23，第二十三晶体管m23的控制极与第一下拉节点pd1连接，第二十三晶体管m23的第一极与第一下拉控电路和第一控压节点off1连接，第二十三晶体管m23的第二极与第二电源端连接。
213.需要说明的是，图14中示例性给出了移位寄存器单元同时包括第一防漏电电路15、第一防漏电电路16、第三防漏电电路17的情况。在实际应用中，可根据实际需要来设置第一防漏电电路15、第一防漏电电路16、第三防漏电电路17中至少之一。
214.图15为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图15所示，在一些实施例中，辅助输入电路4包括有第四晶体管m4和第六晶体管m6时，第四晶体管m4的控制极与第一电源端连接，第四晶体管m4的第一极与第一电源端连接，第四晶体管m4的第二极与第六晶体管m6的第一极连接于有效电平输出节点；第六晶体管m6的控制极与第一电源端连接，第六晶体管m6的第二极与输入增强节点m连接；有效电平供给端为有效电平输出节点。
215.与前面实施例中第二十晶体管m20的第一极直接与第三电源端相连的技术手段不同，在本公开实施例中，第二十晶体管m20的第一极通过辅助输入电路4电路的第四晶体管m4来与第一电源端相连，由于第四晶体管m4(可看作为负载)的存在，可使得流经第二十晶体管m20的电流减小，有利于增长第二十晶体管m20的使用使用。
216.再次参见图14和图15所示，在一些实施例中，移位寄存器单元还包括有第一下拉降噪电路18和/或第二下拉降噪电路19。
217.其中，第一下拉降噪电路18与第一下拉节点pd1、第二电源端、感测控制节点h和时钟控制信号输入端clka连接，第一下拉降噪电路18配置为响应于感测控制节点h处有效电平信号和时钟控制信号输入端clka所提供有效电平信号的控制，将第二电源端提供的非有效电平信号写入至第一下拉节点pd1，以对第一下拉节点pd1出电压进行降噪处理。
218.第二下拉降噪电路19与第一下拉节点pd1、第二电源端和感测信号输入端input2连接，第二下拉降噪电路19配置为响应于感测信号输入端input2所提供有效电平信号的控制，将第二电源端提供的非有效电平信号写入至第一下拉节点pd1，以对第一下拉节点pd1出电压进行降噪处理。
219.在一些实施例中，第一下拉降噪电路18包括第二十九晶体管m29和第三十晶体管m30，第二下拉降噪电路19包括第三十一晶体管m31。
220.其中，第二十九晶体管m29的控制极与时钟控制信号输入端clka连接，第二十九晶体管m29的第一极与第一下拉节点pd1连接，第二十九晶体管m29的第二极与第三十晶体管m30的第一极连接。
221.第三十晶体管m30的控制极与感测控制节点h连接，第三十晶体管m30的第二极与第二电源端连接。
222.第三十一晶体管m31的控制极与感测信号输入端input2连接，第三十一晶体管m31的第一极与第一下拉节点pd1连接，第三十一晶体管m31的第二极与第二电源端连接。
223.图16为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图16所示，图16所示移位寄存器单元不但包括前面实施例中的第一驱动输出电路5和第二驱动输出电路9，还包括：第二感测预充电路、第二显示预充电路27、第三驱动输出电路25、第四驱动输出电路29。
224.其中，第二感测预充电路与时钟控制信号输入端clka、输入增强节点m和第二上拉节点pu2连接，第二感测预充电路配置为响应于时钟控制信号输入端clka所提供有效电平信号的控制将输入增强节点m处电压写入至第二上拉节点pu2；
225.第二显示预充电路27与显示信号输入端input1和第二上拉节点pu2连接，第二显示预充电路27配置为响应于显示信号输入端input1所提供有效电平信号的控制将有效电平信号写入至第二上拉节点pu2；
226.第三驱动输出电路25与第二上拉节点pu2、第三驱动时钟信号输入端clke’、第三驱动信号输出端连接，第三驱动输出电路25配置为响应于第二上拉节点pu2处有效电平信号的控制将第三驱动时钟信号输入端clke’所提供信号写入至第三驱动信号输出端；
227.第四驱动输出电路29与第二上拉节点pu2、第四驱动时钟信号输入端clkd’、第四驱动信号输出端连接，第四驱动输出电路29配置为响应于第二上拉节点pu2处有效电平信号的控制将第四驱动时钟信号输入端clkd’所提供信号写入至第四驱动信号输出端。
228.在本公开实施例中，第一驱动输出电路5和第二驱动输出电路9可分别用于向显示面板内某一行像素单元所配置的两条栅线g2和g1提供相应驱动信号，与此同时，第三驱动输出电路25和第四驱动输出电路29可分别用于向显示面板内另一行像素单元所配置的两条栅线g2和g1提供相应驱动信号。也就是说，本实施例所提供的移位寄存器单元可用于驱动两行像素单元(例如相邻两行像素单元)所配置的四条栅线。通过该设计，可有效减少栅极驱动电路内移位寄存器单元的级数，降低栅极驱动电路所占用尺寸，有利于产品的窄边框设计。
229.在一些实施例中，移位寄存器单元还包括：第二感测复位电路26、第二显示复位电路28、第二下拉控制电路31和第二上拉降噪电路32。
230.其中，第二感测复位电路26与感测复位信号输入端t-rst、非有效电平供给端、第二上拉节点pu2连接，第二感测复位电路26配置为响应于感测复位信号输入端t-rst所提供有效电平信号的控制将非有效电平供给端所提供的非有效电平信号写入至第二上拉节点pu2。
231.第二显示复位电路28与显示复位信号输入端rst、非有效电平供给端、第二上拉节点pu2连接，第二显示复位电路28配置为响应于显示复位信号输入端rst所提供有效电平信号的控制将非有效电平供给端提供的非有效电平信号写入至第二上拉节点pu2。
232.第二下拉控制电路31与第二电源端、第六电源端、第二上拉节点pu2和第二下拉节点pd2连接，第二下拉控制电路31配置为向第二下拉节点pd2处写入与第二上拉节点pu2处电压反相的电压。第六电源端提供第六工作电压vddb。
233.第二上拉降噪电路32与非有效电平供给端、第二上拉节点pu2和第二下拉节点pd2连接，第二上拉降噪电路32配置为响应于第二下拉节点pd2处有效电平信号的控制将非有
效电平供给端所提供非有效电平信号写入至第二上拉节点pu2。
234.此时，第三驱动输出电路25还与第二下拉节点pd2和第四电源端连接，第三驱动输出电路25还配置为响应于第二下拉节点pd2处有效电平信号的控制将第四电源端提供的非有效电平信号写入至第三驱动信号输出端。
235.第四驱动输出电路29还与第二下拉节点pd2和第四电源端连接，第四驱动输出电路29还配置为响应于第二下拉节点pd2处有效电平信号的控制将第四电源端提供的非有效电平信号写入至第四驱动信号输出端。
236.图17为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图17所示，对于本实施例中感测控制电路1、感测预充准备电路2、第一感测预充电路3、第一显示预充电路7、辅助输入电路4、感测复位电路、显示复位电路、第一驱动输出电路5、第二驱动输出电路9、级联输出电路13、第一下拉控制电路11、第一上拉降噪电路12的具体电路结构可参见前面实施例中的内容，此处不再赘述。
237.在一些实施例中，第二显示预充电路27包括第三十九晶体管m39，第三十九晶体管m39的控制极与显示信号输入端input1连接，第三十九晶体管m39的第一极与第三电源端连接，第三十九晶体管m39的第二极与第二上拉节点pu2连接。
238.在一些实施例中，第二感测预充电路包括第三十三晶体管m33，第三十三晶体管m33的控制极与时钟控制信号输入端clka连接，第三十三晶体管m33的第一极与输入增强节点m连接，第三十三晶体管m33的第二极与第二上拉节点pu2连接。
239.第三驱动输出电路25包括第三十五晶体管m35和第四十七晶体管m47，第四驱动输出电路29包括第四十五晶体管m45和第四十八晶体管m48。
240.其中，第三十五晶体管m35的控制极与第二上拉节点pu2连接，第三十五晶体管m35的第一极与第三驱动时钟信号输入端clke’连接，第三十五晶体管m35的第二极与第三驱动信号输出端连接。
241.第四十七晶体管m47的控制极与第二下拉节点pd2连接，第四十七晶体管m47的第一极与第三驱动信号输出端连接，第四十七晶体管m47的第二极与第四电源端连接。
242.第四十五晶体管m45的控制极与第二上拉节点pu2连接，第四十五晶体管m45的第一极与第四驱动时钟信号输入端clkd’连接，第四十五晶体管m45的第二极与第四驱动信号输出端连接。
243.第四十八晶体管m48的控制极与第二下拉节点pd2连接，第四十八晶体管m48的第一极与第四驱动信号输出端连接，第四十八晶体管m48的第二极与第四电源端连接。
244.在一些实施例中，针对第三驱动信号输出端和第四驱动信号输出端分别配置有第四电容c4和第五电容c5。
245.在一些实施例中，第二感测复位电路26包括第三十七晶体管m37，第二显示复位电路28包括第四十晶体管m40，第二下拉控制电路31包括第四十二晶体管m42和第四十三晶体管m43，第二上拉降噪电路32包括第四十四晶体管m44。
246.第三十七晶体管m37的控制极与感测复位信号输入端t-rst连接，第三十七晶体管m37的第一极与第二上拉节点pu2连接，第三十七晶体管m37的第二极与非有效电平供给端连接。
247.第四十晶体管m40的控制极与显示复位信号输入端rst连接，第四十晶体管m40的
第一极与第二上拉节点pu2连接，第四十晶体管m40的第二极与非有效电平供给端连接。
248.第四十二晶体管m42的控制极与第六电源端连接，第四十二晶体管m42的第一极与第六电源端连接，第四十二晶体管m42的第二极与第二下拉节点pd2连接。
249.第四十三晶体管m43的控制极与第二上拉节点pu2连接，第四十三晶体管m43的第一极与第二下拉节点pd2连接，第四十三晶体管m43的第二极与非有效电平供给端连接。
250.第四十四晶体管m44的控制极与第二下拉节点pd2连接，第四十四晶体管m44的第一极与第二上拉节点pu2接，第四十四晶体管m44的第二极与非有效电平供给端连接。
251.图18为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图18所示，与图17中所示第二显示预充电路27包括第三十九晶体管m39的情况不同，图18所示移位寄存器单元内的第二显示预充电路27包括第四十一晶体管m41第四十晶体管m41的控制极与显示信号输入端input1连接连接，第四十晶体管m41的第一极与输入增强节点m连接，第四十一晶体管m40的第二极与第二上拉节点pu2连接。
252.图19为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图19所示，与图17和图18中所示第二显示预充电路27包括第三十九晶体管m39或第四十一晶体管m41的情况不同，图19所示移位寄存器单元内的第二显示预充电路27包括第三十九晶体管m39和第四十一晶体管m41。
253.其中，第三十九晶体管m39的控制极与显示信号输入端input1连接，第三十九晶体管m39的第一极与第三电源端连接，第三十九晶体管m39的第二极与第四十一晶体管m41的第一极连接；第四十一晶体管m41的控制极与显示信号输入端input1连接连接，第四十一晶体管m41的第一极与输入增强节点m连接，第四十一晶体管m41的第二极与第二上拉节点pu2连接。
254.参见图17至图19所示，在一些实施例中，非有效电平供给端为第二电源端。
255.图20为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图20所示，在一些实施例中，移位寄存器单元还包括：第二控压电路；第二控压电路34，与有效电平供给端、第一上拉节点pu1、第二控压节点off2连接，第二控压电路34配置为响应于第二上拉节点pu2处有效电平信号的控制将有效电平供给端所提供有效电平信号写入至第二控压节点off2。
256.移位寄存器单元还包括：第四防漏电电路35、第五防漏电电路36、第六防漏电电路37中至少之一。
257.其中，第二感测复位电路26通过第四防漏电电路35与第二电源端连接，第二感测复位电路26与第四防漏电电路35连接于第四防漏电节点q4，第四防漏电节点q4与第二控压节点off2连接，第四防漏电电路35与感测复位信号输入端t-rst连接，第四防漏电电路35配置为响应于感测复位信号输入端t-rst所提供有效电平信号的控制使得第四防漏电节点q4与第二电源端之间形成通路，以及响应于级联复位信号输入端所提供非有效电平信号的控制使得第四防漏电节点q4与第二电源端之间断路。
258.第二显示复位电路28通过第五防漏电电路36与第二电源端连接，第二显示复位电路28与第五防漏电电路36连接于第五防漏电节点q5，第五防漏电节点q5与第二控压节点off2连接，第五防漏电电路36与显示复位信号输入端rst连接，第五防漏电电路36配置为响应于显示复位信号输入端rst所提供有效电平信号的控制使得第五防漏电节点q5与第二电
源端之间形成通路，以及响应于级联复位信号输入端所提供非有效电平信号的控制使得第五防漏电节点q5与第二电源端之间断路。
259.第二上拉降噪电路32通过第六防漏电电路37与第二电源端连接，第二上拉降噪电路32与第六防漏电电路37连接于第六防漏电节点q6，第六防漏电节点q6与第二控压节点off2连接，第六防漏电电路37与第二下拉节点pd2连接，第六防漏电电路37配置为响应于第二下拉节点pd2处有效电平信号的控制使得第六防漏电节点q6与第二电源端之间形成通路，以及响应于第二下拉节点pd2处非有效电平信号的控制使得第六防漏电节点q6与第二电源端之间断路。
260.图20中示例性给出了移位寄存器单元同时包括第四防漏电电路35、第五防漏电电路36、第六防漏电电路37的情况。在实际应用中，可根据实际需要来设置第四防漏电电路35、第五防漏电电路36、第六防漏电电路37中至少之一。
261.在一些实施例中，第二控压电路34包括第五十晶体管m50，第五十晶体管m50的控制极与第一上拉节点pu1连接，第五十晶体管m50的第一极与有效电平供给端连接，第五十晶体管m50的第二极与第二控压节点off2连接。
262.在一些实施例中，第四防漏电电路35包括第五十一晶体管m51，第五十一晶体管m51的控制极与感测复位信号输入端t-rst连接，第五十一晶体管m51的第一极与感测复位电路和第二控压节点off2连接，第五十二晶体管m52的第二极与第二电源端连接。
263.在一些实施例中，第五防漏电电路36包括第五十二晶体管m52，第五十二晶体管m52的控制极与显示复位信号输入端rst连接，第五十二晶体管m52的第一极与显示复位电路和第二控压节点off2连接，第五十二晶体管m52的第二极与第二电源端连接。
264.在一些实施例中，第六防漏电电路37包括：第五十三晶体管m53，第五十三晶体管m53的控制极与第二下拉节点pd2连接，第五十三晶体管m53的第一极与第二下拉控电路和第二控压节点off2连接，第五十三晶体管m53的第二极与第二电源端连接。
265.图21为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图21所示，在一些实施例中，当移位寄存器单元包括有第一控压电路14时，非有效电平供给端为第一控压节点off1。
266.此时，移位寄存器单元内的第二感测复位电路26、第二显示复位电路28、第二上拉降噪电路32，可利用第一防漏电电路15、第一防漏电电路16和/或第三防漏电电路17实现防漏电，因此无需在移位寄存器单元内配置第四防漏电电路35、第五防漏电电路36和第六防漏电电路37，有利于简化电路结构。
267.再次参见图20和图21所示，在一些实施例中，移位寄存器单元还包括有第三下拉降噪电路38和/或第四下拉降噪电路39。
268.其中，第三下拉降噪电路38与第二下拉节点pd2、第二电源端、感测控制节点h和时钟控制信号输入端clka连接，第一下拉降噪电路18配置为响应于感测控制节点h处有效电平信号和时钟控制信号输入端clka所提供有效电平信号的控制，将第二电源端提供的非有效电平信号写入至第一下拉节点pd1，以对第一下拉节点pd1出电压进行降噪处理。
269.第四下拉降噪电路39与第二下拉节点pd2、第二电源端和感测信号输入端input2连接，第二下拉降噪电路19配置为响应于感测信号输入端input2所提供有效电平信号的控制，将第二电源端提供的非有效电平信号写入至第一下拉节点pd1，以对第一下拉节点pd1
出电压进行降噪处理。
270.在一些实施例中，第三下拉降噪电路38包括第五十九晶体管m59和第六十晶体管m60，第四下拉降噪电路39包括第六十一晶体管m61。
271.其中，第五十九晶体管m59的控制极与时钟控制信号输入端clka连接，第五十九晶体管m59的第一极与第二下拉节点pd2连接，第五十九晶体管m59的第二极与第六十晶体管m60的第一极连接。
272.第六十晶体管m60的控制极与感测控制节点h连接，第六十晶体管m60的第二极与第二电源端连接。
273.第六十一晶体管m61的控制极与感测信号输入端input2连接，第六十一晶体管m61的第一极与第二下拉节点pd2连接，第六十一晶体管m61的第二极与第二电源端连接。
274.图22为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图22所示，在移位寄存器单元内同时配置有第一下拉节点pd1和第二下拉节点pd2时，在一些实施例中，第三防漏电电路17、第一上拉降噪电路12、级联输出电路13、第一驱动输出电路5、第二驱动输出电路9还与第二下拉节点pd2连接。
275.第三防漏电电路17还配置为响应于第二下拉节点pd2处有效电平信号的控制，将非有效电平信号写入至第三防漏点节点。可选地，第三防漏电电路17包括第二十三晶体管m23和第二十八晶体管m28，其中第二十三晶体管m23的控制极与第一下拉节点pd1连接，第二十八晶体管m28的控制极与第二下拉节点pd2连接。
276.第一上拉降噪电路12还配置为响应于第二下拉节点pd2处有效电平信号的控制，将非有效电平信号写入至第一上拉节点pu1。可选地，第一上拉降噪电路12包括第十四晶体管m14和第二十七晶体管m27，其中第十四晶体管m14的控制极与第一下拉节点pd1连接，第二十七晶体管m27的控制极与第二下拉节点pd2连接。
277.级联输出电路13还配置为响应于第二下拉节点pd2处有效电平信号的控制，将非有效电平信号写入至级联信号输出端cr。可选地，级联输出电路13包括第十九晶体管m19和第二十四晶体管m24，其中第十九晶体管m19的控制极与第一下拉节点pd1连接，第二十四晶体管m24的控制极与第二下拉节点pd2连接。
278.第一驱动输出电路5还配置为响应于第二下拉节点pd2处有效电平信号的控制，将非有效电平信号写入至第一驱动信号输出端out2。可选地，第一驱动输出电路5包括第十七晶体管m17和第二十六晶体管m26，其中第十七晶体管m17的控制极与第一下拉节点pd1连接，第二十六晶体管m26的控制极与第二下拉节点pd2连接。
279.第二驱动输出电路9还配置为响应于第二下拉节点pd2处有效电平信号的控制，将非有效电平信号写入至第二驱动信号输出端out1。可选地，第二驱动输出电路9包括第十八晶体管m18和第二十五晶体管m25，其中第十八晶体管m18的控制极与第一下拉节点pd1连接，第二十五晶体管m25的控制极与第二下拉节点pd2连接。
280.在一些实施例中，第六防漏电电路37、第二上拉降噪电路32、第三驱动输出电路25、第四驱动输出电路29与第一下拉节点pd1连接。
281.第六防漏电电路37还配置为响应于第一下拉节点pd1处有效电平信号的控制，将非有效电平信号写入至第六防漏点节点。可选地，第六防漏电电路37包括第五十三晶体管m53和第五十八晶体管m58，其中第五十三晶体管m53的控制极与第二下拉节点pd2连接，第
五十八晶体管m58的控制极与第一下拉节点pd1连接。
282.第二上拉降噪电路32还配置为响应于第一下拉节点pd1处有效电平信号的控制，将非有效电平信号写入至第二上拉节点pu2。可选地，第二上拉降噪电路32包括第四十四晶体管m44和第五十七晶体管m57，其中第四十四晶体管m44的控制极与第二下拉节点pd2连接，第五十七晶体管m57的控制极与第一下拉节点pd1连接。
283.第三驱动输出电路25还配置为响应于第一下拉节点pd1处有效电平信号的控制，将非有效电平信号写入至第三驱动信号输出端。可选地，第三驱动输出电路25包括第四十七晶体管m47和第五十六晶体管m56，其中第四十七晶体管m47的控制极与第二下拉节点pd2连接，第五十六晶体管m56的控制极与第一下拉节点pd1连接。
284.第四驱动输出电路29还配置为响应于第一下拉节点pd1处有效电平信号的控制，将非有效电平信号写入至第四驱动信号输出端。可选地，第四驱动输出电路29包括第四十八晶体管m48和第五十五晶体管m55，其中第四十八晶体管m48的控制极与第二下拉节点pd2连接，第五十五晶体管m55的控制极与第一下拉节点pd1连接。
285.对于图17至图22所示移位寄存器单元的具体工作时序可参见前面实施例中图12所示，具体过程此处不再赘述。
286.基于同一发明构思，本公开实施例还提供了一种栅极驱动电路。图23为本公开实施例提供的栅极驱动电路的一种电路结构示意图，图24为图23所示栅极驱动电路的一种工作时序图，如图23和图24所示，该栅极驱动电路包括级联的多个移位寄存器单元sru1～sru3，其中该移位寄存器单元sru1～sru3可采用前面任一实施例所提供的移位寄存器单元，对于该移位寄存器单元的具体描述，可参见前面实施例中的内容，此处不再赘述。
287.在一些实施例中，每个移位寄存器单元sru1～sru3用于驱动两行像素单元所对应的栅线时，也就是说移位寄存器单元内包括有第一驱动输出电路5、第二驱动输出电路9、第三驱动输出电路25、第四驱动输出电路29和级联输出电路13，此时每一级移位寄存器单元sru1～sru3可看作是两个移位寄存器电路，例如移位寄存器单元sru1包含移位寄存器电路sr1、sr2，移位寄存器单元sru2包含移位寄存器电路sr3、sr4，移位寄存器单元sru3包含移位寄存器电路sr5、sr6。
288.作为一个示例，显示面板内设置有2n行像素单元，则栅极驱动电路内可配置n个移位寄存器单元，n个移位寄存器单元级联，可看作是2n个移位寄存器电路级联，其中位于奇数位次的移位寄存器电路sr2n-1配置有感测信号输入端input2、随机信号输入端oe、级联信号输出端cr，而位于偶数位次的移位寄存器电路sr2n未配置有感测信号输入端input2、随机信号输入端oe、级联信号输出端cr，其中1≤n≤n且n为整数。
289.图23中仅示例性画出了3级移位寄存器单元sru1～sru3(6级移位寄存器电路sr1～sr6)的情况，该情况仅起到示例性作用。
290.在一些实施例中，各级移位寄存器单元sru1～sru3的感测信号输入端input2与自身所配置的级联信号输出端cr相连接；各级移位寄存器单元sru1～sru3的时钟控制信号输入端clka与时钟控制信号线cka连接，各级移位寄存器单元sru1～sru3的感测复位信号输入端t-rst与感测复位信号输入线trst’连接，各级移位寄存器单元的随机信号输入端oe与随机信号输入线oe’连接。
291.位于第一极移位寄存器单元sru1的显示信号输入端input1与帧起始信号输入端
stv相连，除位于第一级移位寄存器单元sru1之外的其他任意一级移位寄存器单元，该移位寄存器单元的显示信号输入端input1与自身前一级移位寄存器单元的级联信号输出端cr连接；各级移位寄存器单元的感测复位信号输入端t-rst与感测复位信号线连接；位于第n级的移位寄存器单元和位于第n-1级的移位寄存器单元的显示复位信号输入端rst与帧结束复位信号线相连，除位于第n级和第n-1级的移位寄存器单元之外的其他任意一级移位寄存器单元，该移位寄存器单元的显示复位信号输入端rst与自身后两级移位寄存器的级联信号输出端cr连接。
292.当然，在实际应用中，可以根据实际需要来对具体的级联方式进行调整。
293.在一些实施例中，针对该栅极驱动电路配置有6条第一驱动时钟信号线cke1～cke6和6条第二驱动时钟信号线ckd1～ckd6；
294.位于第3i 1级移位寄存器单元sru3i 1的第一驱动时钟信号输入端clke与第一驱动时钟信号线cke1连接，位于第3i 1级移位寄存器单元sru3i 1的第二驱动时钟信号输入端clkd与第二驱动时钟信号线ckd1连接，位于第3i 1级移位寄存器单元sru3i 1的第三驱动时钟信号输入端clke’与第二驱动时钟信号线cke2连接，位于第3i 1级移位寄存器单元sru3i 1的第四驱动时钟信号输入端clkd’与第二驱动时钟信号线ckd2连接，位于第3i 1级移位寄存器单元sru3i 1的级联时钟信号输入端(图23中未示出)与第二驱动时钟信号线ckd2连接。
295.位于第3i 2级移位寄存器单元sru3i 2的第一驱动时钟信号输入端clke与第一驱动时钟信号线cke3连接，位于第3i 2级移位寄存器单元sru3i 2的第二驱动时钟信号输入端clkd与第二驱动时钟信号线ckd3连接，位于第3i 2级移位寄存器单元sru3i 2的第三驱动时钟信号输入端clke’与第二驱动时钟信号线cke4连接，位于第3i 2级移位寄存器单元sru3i 2的第四驱动时钟信号输入端clkd’与第二驱动时钟信号线ckd4连接，位于第3i 2级移位寄存器单元sru3i 2的级联时钟信号输入端(图23中未示出)与第二驱动时钟信号线ckd4连接。
296.位于第3i 3级移位寄存器单元sru3i 3的第一驱动时钟信号输入端clke与第一驱动时钟信号线cke5连接，位于第3i 3级移位寄存器单元sru3i 3的第二驱动时钟信号输入端clkd与第二驱动时钟信号线ckd5连接，位于第3i 3级移位寄存器单元sru3i 3的第三驱动时钟信号输入端clke’与第二驱动时钟信号线cke6连接，位于第3i 3级移位寄存器单元sru3i 3的第四驱动时钟信号输入端clkd’与第二驱动时钟信号线ckd6连接，位于第3i 3级移位寄存器单元sru3i 3的级联时钟信号输入端(图23中未示出)与第二驱动时钟信号线ckd6连接。其中，i为正整数且3i 3≤n。
297.基于同一发明构思，本公开实施例还提供了一种显示面板，其中该显示面板包括前面实施例所提供栅极驱动电路，对于该栅极驱动电路的具体描述，可参见前面实施例中的内容，此处不再赘述。
298.在一些实施例中，栅极驱动电路采用goa方式制备于显示面板的阵列基板上。
299.基于同一发明构思，本公开实施例还提供了一种显示装置，该显示装置包括前面实施例所提供的显示面板，对于该显示面板的具体描述，可参见前面实施例中的内容，此处不再赘述。
300.本公开实施例所提供的显示装置可以为：液晶显示屏、可穿戴设备、手机、平板电
脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本公开的限制。
301.基于同一发明构思，本公开实施例还提供了一种栅极驱动方法，该栅极驱动方法基于前面实施例提供的移位寄存器单元，对于该移位寄存器单元的具体描述可参见前面实施例中的内容，此处不再赘述。图25为本公开实施例提供的一种栅极驱动方法的方法流程图，如图25所示，该栅极驱动方法包括：
302.步骤s101、感测控制电路响应于随机信号输入端所提供有效电平信号的控制将感测信号输入端所提供信号写入至感测控制节点。
303.步骤s102、感测预充准备电路响应于感测控制节点处有效电平信号的控制将时钟控制信号输入端所提供信号输出至输入增强节点，以及辅助输入电路将第一电源端所提供的有效电平信号输出至输入增强节点。
304.步骤s103、第一感测预充电路响应于时钟控制信号输入端所提供有效电平信号的控制将输入增强节点处电压写入至第一上拉节点。
305.步骤s104、第一驱动输出电路响应于第一上拉节点处有效电平信号的控制将第一驱动时钟信号输入端所提供信号写入至第一驱动信号输出端。
306.对于上述步骤s101～步骤s104的具体描述，可参见前面实施例中的内容，此处不再赘述。
307.在本公开实施例中，在第一感测预充电路将输入增强节点处电压写入至第一上拉节点时，辅助输入电路也会将第一电源端所提供的有效电平信号写入至输入增强节点，此时对于输入增强节点而言，一方面感测预充准备电路在向其进行充电以写入有效电平信号，另一方面辅助输入电路在向其进行充电以写入有效电平信号，因此输入增强节点处电压会在极短时间内充电至有效电平状态，相应地，第一上拉节点处电压也会在极短时间内充电至有效电平状态。也就是说，在时钟控制信号输入端提供有效电平信号时，可表征感测级联的有效电平信号能够瞬间通过输入增强节点、第一感测预充电路写入至第一上拉节点，故能有效提高移位寄存器单元的感测级联信号的输入能力。
308.可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。