半导体装置的形成方法与流程

1.本发明实施例是关于一种半导体装置，特别是关于一种具有背侧电力轨的半导体装置。


背景技术：

2.半导体集成电路(integrated circuit,ic)产业已历经了指数成长。ic材料及设计的技术性进步已产生了数个世代的ics，其中各世代都比前一世代具有更小且更复杂的电路。在ic演进的历程中，功能密度(即单位芯片面积的内连线装置数目)通常会增加，而几何尺寸(即可使用制程生产的最小元件(或线))却减少。此微缩化(scaling down)的制程通常通过提高生产效率及降低相关成本来提供效益。这种微缩化也已增加了ics加工及制造的复杂性。
3.举例而言，随着集成电路(integrated circuit,ic)技术向更小的技术节点发展，引入了多栅极装置，以通过增加栅极-通道耦合、降低截止状态电流(off-state current)、及减少短通道效应(short-channel effects,sces)来改善栅极控制。多栅极装置通常是指装置中的栅极结构(或其一部分)设置在通道区的不只一侧上。鳍式场效晶体管(fin-like fets,finfets)及多桥通道(multi-bridge-channel,mbc)晶体管为多栅极装置的示例，它们已成为高性能及低渗漏(leakage)应用的流行及有前途的候选者。finfet具有不只一侧被栅极包裹的抬升(elevated)通道(例如，栅极包裹了从基板延伸的半导体材料的“鳍片”的顶部及侧壁)。mbc晶体管具有可部分或完全围绕通道区延伸的栅极结构，以在两侧或更多侧提供对通道区的接触(access)。由于mbc晶体管的栅极结构围绕通道区，因此mbc晶体管也可称作环绕栅极式晶体管(surrounding gate transistor,sgt)或全绕式栅极(gate-all-around,gaa)晶体管。mbc晶体管的通道区可由纳米线、纳米片、其他纳米结构、及/或其他合适的结构所形成。通道区的形状也给予了mbc晶体管例如下列替代名称：纳米片晶体管或纳米线晶体管。
4.随着多栅极的尺寸微缩化，在基板的一侧上封装所有接触部件变得越来越具有挑战性。为了降低封装密度，提出了将一些布线部件移动到基板的背侧，上述布线部件例如电源线(也称作电力轨)。虽然传统的背侧电力轨的形成制程通常足以满足其预期目的，但并非在所有方面皆令人满意。


技术实现要素：

5.本发明实施例提供一种半导体装置的形成方法，包括：形成从基板的前侧延伸的鳍片结构；形成栅极堆叠于鳍片结构的通道区上方；凹蚀鳍片结构的源极区及漏极区以形成源极开口及漏极开口，通道区设置于源极区及漏极区之间；延伸源极开口至基板内以形成插塞开口；形成半导体插塞于插塞开口中；平坦化基板以从基板的背侧露出半导体插塞；进行预非晶布植(pre-amorphous implantation,pai)制程以非晶化基板；用介电层替换非晶化基板；及用背侧源极接触件替换半导体插塞。
6.本发明实施例提供一种半导体装置的形成方法，包括：接收工作件，包括位于基板上方的鳍状结构；形成源极开口于鳍状结构中；延伸源极开口至基板内以形成延伸开口；形成牺牲插塞于延伸开口中；形成源极部件于源极开口中及牺牲插塞上方；平坦化基板的背侧以露出牺牲插塞；平坦化后，对工作件进行预非晶布植(pre-amorphous implantation,pai)制程以非晶化基板；进行湿式蚀刻制程以选择性移除非晶化基板；沉积介电层；及用背侧源极接触件替换牺牲插塞。
7.本发明实施例提供一种半导体装置的形成方法，包括：提供基板，包括位于绝缘层上的第一半导体层；形成交替地设置在彼此上方的多个第二半导体层及多个第三半导体层的堆叠于基板上；图案化堆叠以形成鳍状结构于绝缘层上方；形成栅极结构于鳍状结构上方；凹蚀鳍状结构以形成源极开口及漏极开口；选择性地延伸源极开口更进入第一半导体层中以形成背侧接触开口；形成牺牲层于背侧接触开口中；形成源极部件于源极开口中及牺牲层上方；平坦化基板的背侧以移除绝缘层并露出牺牲层及第一半导体层；布植掺质于基板的背侧，以将第一半导体层转变为非晶半导体层；用介电层替换非晶半导体层；及用背侧源极接触件替换牺牲层。
附图说明
8.本公开的各面向从以下详细描述中配合附图可最好地被理解。应强调的是，依据业界的标准做法，各种部件并未按照比例绘制且仅用于说明的目的。事实上，为了清楚讨论，各种部件的尺寸可任意放大或缩小。
9.图1是根据本公开的一个或多个面向，绘示用于形成具有背侧电力轨的半导体装置的方法的流程图
10.图2至图17是根据本公开的一个或多个面向，绘示在图1的方法中的各个制造阶段期间工作件的局部剖面图。
11.图18是根据本公开的一个或多个面向，绘示用于形成具有背侧电力轨的半导体装置的另一种方法的流程图。
12.图19至图22是根据本公开的一个或多个面向，绘示在图18的方法中的各个制造阶段期间工作件的局部剖面图。
13.其中，附图标记说明如下：
14.100：方法
15.100’：方法
16.102，104，106，108，110，112，114，116，118，120，122，122’，124，126，128，130，151，152，153：方框
17.200：工作件
18.201：基板
19.202：载体层
20.203：绝缘层
21.204：半导体层
22.204’：非晶半导体层
23.204a：硅残留物
24.204b：硅残留物
25.205：鳍状结构
26.205c：通道区
27.205d：漏极区
28.205s：源极区
29.206：牺牲层
30.208：通道层
31.210：虚设栅极堆叠
32.211：虚设介电层
33.212：虚设栅极电极层
34.213：氧化硅层
35.214：氮化硅层
36.215：栅极顶硬遮罩层
37.216：栅极间隔层
38.216a：第一栅极间隔层
39.216b：第二栅极间隔层
40.218d：漏极开口
41.218s：源极开口
42.219：内间隔物凹槽
43.220：内间隔物部件
44.222：遮罩膜
45.224：光阻层
46.226：延伸开口
47.228：半导体插塞
48.228’：非晶半导体插塞
49.230：外延半导体部件
50.232d：漏极部件
51.232s：源极部件
52.234：接触蚀刻停止层
53.236：层间介电层
54.240：栅极结构
55.242：栅极介电层
56.244：栅极电极层
57.246：第一内连线结构
58.250：载体基板
59.254：介电质开口
60.256：介电层
61.260：背侧源极接触件开口
62.262：介电阻障层
63.264：硅化物层
64.266：背侧源极接触件
65.270：背侧电力轨
66.272：第二内连线结构
67.300：pai制程
68.400a：pai制程
69.400b：pai制程
70.a：倾斜角
71.b：倾斜角
具体实施方式
72.以下公开提供了许多的实施例或范例，用于实施所提供的标的物的不同元件。各元件及其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一及第二元件直接接触的实施例，也可能包含额外的元件形成在第一及第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明及清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。
73.本文可能用到空间相对用词，例如「在
…
之下」、「下方」、「较低的」、「上方」、「较高的」等类似用词，是为了便于描述图式中一个(些)部件或特征及另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
74.再者，当使用「大约」、「近似」等描述一个数字或数字范围时，此用语意图涵盖合理范围内的数字，此范围是根据本领域具有通常知识者所理解的制造过程中固有出现的变异而加以考量。例如，基于制造具有该数字相关特征的部件的已知制造公差，数字的数量或范围涵盖了包括所述数字在内的合理范围，例如所述数字的 /-10％以内。例如，本领域具有通常知识者已知与沉积材料层相关的制造公差为 /-15％，具有「约5纳米」厚度的材料层可以涵盖4.25纳米至5.75纳米的尺寸范围。此外，本发明实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。
75.位于基板上的晶体管的源极/漏极接触件用于将晶体管的源极/漏极部件连接到位于基板的前侧上方的内连线结构。随着ic尺寸的缩小(shrink)，用于形成这些接触件的制程宽裕度(process windows)会减少，且晶体管相关的寄生电容可能会增加。背侧电力轨(backside power rail,bpr)结构是一种用于先进技术节点的供电网络(power delivery network,pdn)性能提升的解决方案，且其可缓解接触件的拥挤。在一些制程中，用于制造的初始基板(initial substrate)包括由硅所形成的半导体层。背侧电力轨的形成包括在硅层中形成虚设插塞，用介电层替换硅层，以及用背侧接触件替换虚设插塞。在一些实施方式中，为了用介电层替换硅层，可使用干式蚀刻制程来移除硅层。然而，干式蚀刻不能在硅层
及虚设插塞之间提供良好的蚀刻选择性，导致虚设插塞损坏及尺寸减小，因此导致尺寸减小的背侧接触件。此外，将前侧部件(例如，栅极结构)暴露于干式蚀刻制程中所使用的离子轰击会不利地影响装置的性能及/或引起可靠性问题。在一些实施方式中，可使用湿式蚀刻制程来选择性地移除硅层。然而，硅具有不同的晶面。蚀刻速率取决于硅的晶面，因为例如其不同的键结配置及原子密度。举例而言，湿式蚀刻制程沿着《111》晶格方向(crystal orientation)蚀刻硅的速率比晶格中的所有其他晶格方向(例如，《110》、《100》)更慢。由于蚀刻速率差异，湿式蚀刻制程可能无法完全移除一部分硅，且会保留在背侧。未移除的硅会不利地在背侧接触件及邻近的栅极结构之间引入渗漏路径。额外地或可选地，由于硅的介电常数大于替代硅层的介电层，未移除或残留的硅可能会增加半导体结构的寄生电容，导致半导体结构的可靠性问题。替代地，如果允许湿式蚀刻制程完全蚀刻掉残留的硅层，则可能损坏栅极结构。
76.本公开提供用于形成背侧电力轨结构的制程。在一些实施例中，鳍状结构形成在半导体层上方。凹蚀鳍状结构的源极区及漏极区以形成源极开口及漏极开口。使用光学微影技术，源极开口选择性地延伸穿过半导体层的至少一部分以形成延伸开口。然后形成半导体插塞以填充延伸开口。源极部件形成在源极开口中及硅插塞上方，且漏极部件形成在漏极开口中。在工作件的前侧上方形成功能性栅极结构及内连线结构之后，将工作件接合到载体基板、翻转、并平坦化，以露出半导体插塞及半导体层。然后进行预非晶布植(pre-amorphous implantation,pai)制程以非晶化半导体层的晶格结构并将晶体半导体层转变为非晶半导体层。在湿式刻蚀制程下，非晶半导体层不会因晶格方向不同而导致刻蚀不均匀，因而会均匀地蚀刻。湿式蚀刻制程中的蚀刻剂选择性地移除非晶半导体层而实质上不蚀刻半导体插塞。形成介电层，并且可选择性地移除半导体插塞以露出背侧源极接触件开口中的源极部件。然后在背侧源极接触件开口中形成背侧源极接触件。然后在背侧源极接触件上方形成背侧电力轨。
77.现在将参考附图更详细地描述本公开的各个方面。在这方面，图1是根据本公开的实施例，绘示出形成半导体装置的方法100的流程图。后文结合图2至图17描述方法100，图2至图17是根据方法100的实施例，是在不同制造阶段的工作件200的局部剖面图。图18是根据本公开的实施例，绘示出形成半导体装置的替代方法100’中例示性操作的流程图。方法100’在后文中结合图19至图22进行描述，图19至图22是根据方法100’的实施例，是在不同制造阶段的工作件200的局部剖面图。方法100及100’仅为示例且不意图将本公开限制于本文明确说明的内容。可在方法100及/或方法100’之前、期间及之后提供额外的步骤，并且对于方法的额外实施例，可替换、消除或移动所描述的一些步骤。为简单起见，本文并未详细描述所有步骤。因为工作件200将在制造制程结束时被制造成半导体装置200，所以工作件200可根据前后文的需要被称作半导体装置200。为避免产生疑问，图2至图17及图19至图22中的x、y、及z方向彼此垂直并且在图2至图17及图19至图22中都一致使用。在本公开中，除非另有说明，否则相同的参考数字表示相同的部件。
78.参照图1及图2，方法100包括方框102，其中接收工作件200。工作件200包括基板201。在一实施例中，基板201为块体硅基板(即包括块体单晶硅)。在各种实施例中，基板201可包括例如下列其他半导体材料：锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、铟锑、sige、gaasp、alinas、algaas、gainas、gainp、gainasp、或其组合。在一些替代实施例中，基板201
可为绝缘体上覆半导体基板，例如绝缘体上覆硅(silicon-on-insulator,soi)基板、绝缘体上覆硅锗(silicon germanium-on-insulator,sgoi)基板、或绝缘体上覆锗(germanium-on-insulator,goi)基板。在所绘示的实施例中，基板201为soi基板并且包括载体层(carrier layer)202、位于载体层202上的绝缘层203、及位于绝缘层203上的半导体层204。可通过分离植入氧气(separation by implantation of oxygen,simox)、芯片接合(wafer bonding)、及/或其他合适的方法来制造绝缘体上覆半导体基板。在一些实施例中，半导体层204可为硅、硅锗、锗、或其他合适的半导体，并且可为未掺杂的或非常低剂量非刻意掺杂的掺质。在所绘示的示例中，载体层202包括硅，绝缘层203包括氧化硅，且半导体层204包括硅(即单晶硅)。
79.工作件200包括设置在基板201上方的鳍状结构205。鳍状结构205沿着x方向纵向延伸并划分为通道区205c、源极区205s、及漏极区205d，上述通道区205c与虚设栅极堆叠210重叠(将在后文描述)。在所绘示的示例中，图2绘示出两个通道区205c、一个源极区205s、及两个漏极区205d，但工作件200可包括更多的源极/漏极区及通道区。鳍状结构205可使用光学微影及蚀刻步骤的组合由半导体层204的一部分及交替的半导体层206及208的垂直堆叠所形成。例示性光学微影制程包括旋转涂布光阻层、光阻层的软烤、遮罩对准、曝光、曝光后烘烤、显影光阻层、冲洗、及干燥(例如，硬烤)。在一些情况下，鳍状结构205的图案化可使用双重图案化或多重图案化制程来进行，以创建出例如比使用单一、直接微影制程所得的节距更小的图案。蚀刻制程可包括干式蚀刻、湿式蚀刻、反应离子蚀刻(reactive ion etch,rie)、及/或其他合适的制程。在所绘示的实施例中，交替半导体层206及208的垂直堆叠可包括多个牺牲层206与多个通道层208交错(interleaved)。通道层208可由硅(silicon,si)所形成且牺牲层206可由硅锗(silicon germanium,sige)所形成。通道层208及牺牲层206可使用例如下列制程外延沉积在基板201上：分子束外延(molecular beam epitaxy,mbe)、气相外延(vapor-phase epitaxy,vpe)、超高真空cvd(ultra-high vacuum,uhv-cvd)、及/或其他合适的外延成长制程。
80.虽然图2未明确绘示，隔离部件也形成在鳍状结构205周围，以将鳍状结构205及邻近的鳍状结构隔离。在一些实施例中，隔离部件沉积在定义鳍状结构205的沟槽中。这样的沟槽可延伸穿过通道层208及牺牲层206并且停止于基板201中。隔离部件也可被称作浅沟槽隔离(shallow trench isolation,sti)部件。在例示性制程中，可使用下列制程在工作件200上方沉积用于隔离部件的介电材料：cvd、次气压cvd(subatmospheric cvd,sacvd)、流动式cvd(flowable cvd,fcvd)、物理气相沉积(physical vapor deposition,pvd)、旋转涂布、及/或其他合适的制程。然后将沉积的介电材料平坦化并凹蚀直到鳍状结构205上升到隔离部件之上。用于隔离部件的介电材料可包括氧化硅、氮氧化硅、氟硅酸盐玻璃(fluorosilicate glass,fsg)、低k介电质、其组合、及/或其他合适的材料。
81.继续参照图2，工作件200还包括设置于鳍状结构205的通道区205c上方的虚设栅极堆叠210。通道区205c及虚设栅极堆叠210也定义了不与虚设栅极堆叠210垂直地重叠的源极区205s及漏极区205d。每个通道区205c沿着x方向设置在源极区205s及漏极区205d之间。图2绘示出两个虚设栅极堆叠210，但工作件200可包括更多的虚设栅极堆叠210。在本实施例中，采用栅极替换制程(或栅极后制制程)，其中虚设栅极堆叠210作为功能性栅极结构的占位件(placeholders)。其他制程及配置也是可能的。虚设栅极堆叠210包括虚设介电层
211、位于虚设介电层211上方的虚设栅极电极层212、及位于虚设栅极电极层212上方的栅极顶(gate-top)硬遮罩层215。虚设介电层211可包括氧化硅。虚设栅极电极层212可包括多晶硅。栅极顶硬遮罩层215可为多层，包括氧化硅层213及形成在氧化硅层213上的氮化硅层214。可采用合适的沉积制程、光学微影制程、及蚀刻制程来形成虚设栅极堆叠210。
82.如图2所示，工作件200也包括设置在工作件200上方的栅极间隔层216。在所绘示的示例中，栅极间隔层216包括共形沉积在工作件200上方的第一栅极间隔层216a及第二栅极间隔层216b，上述沉积在工作件200上方包括沉积在虚设栅极堆叠210的顶表面及侧壁以及鳍状结构205的顶表面上方。术语“共形”在本文中可用于易于描述在各个区域上方具有实质均匀的厚度的层。在一些实施方式中，第二栅极间隔层216b的介电常数大于第一栅极间隔层216a的介电常数，且第二栅极间隔层216b比第一栅极间隔层216a更耐蚀刻。在一些实施例中，第一栅极间隔层216a可包括氧化硅、碳氧化硅、或合适的低k介电材料。第二栅极间隔层216b可包括氮碳化硅、氮化硅、氧化锆、氧化铝、或合适的介电材料。可使用例如下列制程将第一栅极间隔层216a及第二栅极间隔层216b沉积在虚设栅极堆叠210上方：cvd、sacvd、fcvd、原子层沉积(atomic layer deposition,ald)、pvd、或其他合适的制程。
83.参照图1及图3，方法100包括方框104，其中凹蚀鳍状结构205的源极区205s及两个漏极区205d，以形成源极开口218s及两个漏极开口218d。在一些实施例中，未被虚设栅极堆叠210及栅极间隔层216覆盖的鳍状结构205的源极区205s及漏极区205d，通过干式蚀刻或合适的蚀刻制程非等向性蚀刻以形成源极开口218s及两个漏极开口218d。方框104的蚀刻制程可为干式蚀刻制程或合适的蚀刻制程。例示性干式蚀刻制程可施行含氧气体、氢气、含氟气体(例如，cf4、sf6、ch2f2、chf3、及/或c2f6)、含氯气体(例如，cl2、chcl3、ccl4、及/或bcl3)、含溴气体(例如hbr、及/或chbr3)、含碘气体、其他合适的气体及/或等离子体、及/或其组合。在图3所示的实施例中，源极开口218s及漏极开口218d延伸穿过通道层208及牺牲层206的垂直堆叠。源极开口218s及漏极开口218d可部分地延伸至基板201的半导体层204中。如图3所示，在源极开口218s及漏极开口218d中露出通道层208及牺牲层206的侧壁。
84.参照图1及图4至图5，方法100包括方框106，其中形成内间隔物部件220。在形成源极开口218s及漏极开口218d之后，在源极开口218s及漏极开口218d中露出牺牲层206。如图4所示，将牺牲层206选择性地且部分地凹蚀以形成内间隔物凹槽(recesses)219，而露出的通道层208实质上未被蚀刻。在通道层208实质上由硅(silicon,si)所组成且牺牲层206实质上由硅锗(silicon germanium,sige)所组成的实施例中，将牺牲层206选择性且部分凹蚀可包括使用选择性等向性蚀刻制程(例如，选择性干式蚀刻制程或选择性湿式蚀刻制程)，且牺牲层206凹蚀的程度是由蚀刻制程的持续时间所控制。在形成内间隔物凹槽219之后，将内间隔物材料层沉积在工作件200上方，包括沉积在内间隔物凹槽219中。内间隔物材料层可包括氧化硅、氮化硅、碳氧化硅、氮碳氧化硅、氮碳化硅、金属氮化物、或合适的介电材料。然后将沉积的内间隔物材料层回蚀刻，以移除通道层208的侧壁上方过多的内间隔物材料层，从而形成如图5所示的内间隔物部件220。在一些实施例中，方框106的回蚀刻制程可为干式蚀刻制程且以类似于用于形成源极开口218s及漏极开口218d的干式蚀刻制程的方式。
85.参照图1及图6，方法100包括方框108，其中源极开口218s选择性地延伸至半导体层204中以形成延伸开口226。在一些实施例中，使用cvd或ald在工作件200上方沉积遮罩膜
222，然后使用旋转涂布或合适的制程在遮罩膜222上方沉积光阻层224。使用光学微影制程图案化光阻层224以形成图案化的光阻层224。然后在蚀刻制程中将图案化光阻层224作为蚀刻遮罩以图案化遮罩膜222。如图6所示，图案化的光阻层224及图案化的遮罩膜222覆盖/保护漏极开口218d且露出源极开口218s。然后进行非等向性蚀刻制程以将源极开口218s延伸至半导体层204中以形成延伸开口226。在一些实施方式中，方框108的非等向性蚀刻制程可为干式蚀刻制程、并且以类似于形成源极开口218s及漏极开口218d时所使用的干式蚀刻制程的方式。在一些实施例中，遮罩膜222可包括氧化硅、氮化硅、氮氧化硅、氮碳氧化硅、碳化硅、或碳氧化硅。
86.参照图1及图7，方法100包括方框110，其中在延伸开口226中形成半导体插塞228。在一些实施例中，方框110的操作可包括预清洁制程以移除原生氧化物(native oxide)及光阻层224。预清洁制程可包括使用rcasc-1(氢氧化铵、过氧化氢及水的混合物)、及/或rcasc-2(盐酸、过氧化氢、及水的混合物)。在预清洁制程之后，在遮罩膜222仍然覆盖漏极开口218d的侧壁的情况下，可使用下列制程在延伸开口226中选择性地形成半导体插塞228：分子束外延(molecular beam epitaxy,mbe)、气相外延(vapor-phase epitaxy,vpe)、超高真空cvd(ultra-high vacuum cvd,uhv-cvd)、及/或其他合适的外延生长制程。半导体插塞228的成分不同于半导体层204的成分，使得半导体层204可在后续制程中被选择性地移除。举例而言，当半导体层204是由硅所形成时，半导体插塞228可包括sige、掺硼硅(si:b)、掺磷硅(si:p)、掺硼sige(sige:b)、掺砷硅(si:as)、或其他合适的材料，使得可在实质上不蚀刻半导体插塞228的情况下选择性地移除半导体层204。在形成半导体插塞228之后，使用合适的蚀刻制程选择性移除覆盖漏极开口218d的遮罩膜222。
87.参照图1及图8，方法100包括方框112，其中在源极开口218s中形成源极部件232s并且在漏极开口218d中形成漏极部件232d。在此绘示的示例中，在移除遮罩膜222之后，在源极开口218s的底部(及半导体插塞228上方)及漏极开口218d的底部形成外延半导体部件230，以减少或实质上防止将形成的源极/漏极部件232s/232d及半导体层204及/或将在工作件200的背侧形成的部件之间的渗漏。可通过使用例如下列外延制程从半导体层204或半导体插塞228露出的顶表面外延且选择性地形成外延半导体部件230：mbe制程、vpe制程、uhv-cvd制程、mocvd制程、及/或其他合适的外延生长制程。外延半导体部件230的底表面通常追随(track)漏极开口218d的底表面或半导体插塞228露出的顶表面的形状。因为内间隔物部件220的表面不利于半导体部件230的外延沉积，外延半导体部件230从基板201的露出表面以自下而上(bottom-up)的方式形成。外延半导体部件230的剖面图包括弦月形(crescent shape)。外延半导体部件230取决于上方源极部件232s的导电类型可具有不同的成分。当源极部件232s为n型时，外延半导体部件230可包括未掺杂的硅(silicon,si)、掺磷硅(si:p)、或掺砷硅(si:as)。当源极部件232s为p型时，外延半导体部件230可包括未掺杂的硅锗(silicon germanium,sige)、或硼掺杂的硅锗(sige:b)。在外延半导体部件230包括硅锗的一些实施方式中，外延半导体部件230中的锗含量小于半导体插塞228中的锗含量，以在外延半导体部件230及半导体插塞228之间引入蚀刻选择性。当外延半导体部件230被掺杂时，外延半导体部件230及上方的源极部件232s可共享相同的掺质但浓度较低。
88.然后可通过使用例如下列外延制程在外延半导体部件230上方形成源极部件232s及漏极部件232d：vpe、uhv-cvd、mbe、及/或其他合适的制程。外延制程可使用气态及/或液
态前驱物，其与外延半导体部件230的成分交互作用。因此，源极部件232s及漏极部件232d耦合至鳍状结构205的通道区205c中的通道层208。取决于将形成的晶体管的导电类型，源极部件232s及漏极部件232d可为n型源极/漏极部件或p型源极/漏极部件。例示性的n型源极/漏极部件可包括硅、掺磷硅、掺砷硅、掺锑硅、或其他合适的材料，并且可在外延制程期间通过引入n型掺质进行原位掺杂、或使用接面布植(junction implant)制程进行异位掺杂，上述n型掺质例如磷、砷、或锑。例示性p型源极/漏极部件可包括锗、掺镓的硅锗、掺硼的硅锗、或其他合适的材料，并且可在外延制程期间通过引入p型掺质进行原位掺杂、或使用接面布植制程进行异位掺杂，上述p型掺质例如硼或镓。在一些实施例中，可在源极/漏极部件232s/232d及对应的外延半导体部件230之间形成轻掺杂外延半导体层，且第二外延半导体层的掺杂浓度小于源极/漏极部件232s/232d的掺杂浓度。
89.参照图1及图9，方法100包括方框114，其中在工作件200上方沉积接触蚀刻停止层(contact etch stop layer,cesl)234、及层间介电(interlayer dielectric layer,ild)层236。cesl 234可包括氮化硅、氮氧化硅、及/或本领域已知的其他材料，并且可通过ald、等离子体增强化学气相沉积(plasma-enhanced chemical vapor deposition,pecvd)制程、及/或其他合适的沉积或氧化制程来形成cesl 234。如图9所示，cesl 234可沉积在源极部件232s、漏极部件232d、及栅极间隔层216的侧壁的顶表面上。在沉积cesl 234之后，通过pecvd制程或其他合适的沉积技术将ild层236沉积在工作件200上方。ild层236可包括材料例如四乙氧基硅烷(tetraethyl orthosilicate,teos)氧化物、未掺杂的硅酸盐玻璃、或例如下列掺杂的氧化硅：硼磷硅酸盐玻璃(borophosphosilicate glass,bpsg)、熔融石英玻璃(fused silica glass,fsg)、磷硅酸盐玻璃(phosphosilicate glass,psg)、掺硼硅酸盐玻璃(boron doped silicon glass,bsg)、及/或其他合适的介电材料。在一些实施例中，在形成ild层236之后，可退火工作件200，以改善ild层236的完整性(integrity)。
90.参照图1及图10，方法100包括方框116，其中用功能性栅极结构240替换虚设栅极堆叠210。可对工作件200进行平坦化制程，以移除多余的材料并露出虚设栅极堆叠210的顶表面，上述平坦化制程例如化学机械抛光(chemical mechanical planarization/polishing,cmp)制程。随着虚设栅极堆叠210的露出，方框116进行到虚设栅极堆叠210的移除。虚设栅极堆叠210的移除可包括对虚设栅极堆叠210中的材料具有选择性的一个或多个选择性蚀刻制程。举例而言，可使用选择性湿式蚀刻、选择性干式蚀刻、或其组合来进行虚设栅极堆叠210的移除。在移除虚设栅极堆叠210之后，选择性移除牺牲层206以释出通道层208作为通道区205c中的通道构件(members)208。牺牲层206的选择性移除可通过选择性干式蚀刻、选择性湿式蚀刻、或其他选择性蚀刻制程来实现。在一些实施例中，选择性湿式蚀刻包括apm蚀刻(例如，氢氧化氨-过氧化氢-水(ammonia hydroxide-hydrogen peroxide-water)混合物)。
91.沉积栅极结构240以包裹通道构件208。每个栅极结构240包括栅极介电层242及位于栅极介电层242上方的栅极电极层244。在一些实施例中，栅极介电层242包括设置于通道构件208上的界面层及位于界面层上方的高k介电层。这里，高k介电层是指具有介电常数大于二氧化硅的介电常数的介电材料，上述二氧化硅的介电常数约为3.9。在一些实施例中，界面层包括氧化硅并且可在预清洁制程中形成，上述预清洁制程类似于参照图7所述的预清洁制程。然后使用ald、cvd、及/或其他合适的方法在界面层上方沉积高k介电层。高k介电
层可包括氧化铪(hafnium oxide)。替代地，高k介电层可包括例如下列其他高k介电质：氧化钛(titanium oxide)、氧化铪锆(hafnium zirconium oxide)、氧化钽(tantalum oxide)、硅氧化铪(hafnium silicon oxide)、硅氧化锆(zirconium silicon oxide)、氧化镧(lanthanum oxide)、氧化铝(aluminum oxide)、氧化钇(yttrium oxide)、srtio3、batio3、bazro、氧化铪镧(hafnium lanthanum oxide)、硅氧化镧(lanthanum silicon oxide)、硅氧化铝(aluminum silicon oxide)、氧化铪钽(hafnium tantalum oxide)、氧化铪钛(hafnium titanium oxide)、(ba,sr)tio3(bst)、氮化硅(silicon nitride)、氮氧化硅(silicon oxynitride)、其组合、或其他合适的材料。
92.然后使用ald、pvd、cvd、电子束蒸发、或其他合适的方法在栅极介电层242上方沉积栅极电极层244。栅极电极层244可包括单层或替代地多层结构，例如具有选定功函数以提高装置性能的金属层(功函数金属层)、衬层、润湿层(wetting layer)、粘着层、金属合金、或金属硅化物的各种组合。举例而言，栅极电极层244可包括氮化钛(titanium nitride)、钛铝(titanium aluminum)、氮化钛铝(titanium aluminum nitride)、氮化钽(tantalum nitride)、钽铝(tantalum aluminum)、氮化钽铝(tantalum aluminum nitride)、碳化钽铝(tantalum aluminum carbide)、碳氮化钽(tantalum carbonitride)、铝(aluminum)、钨(tungsten)、镍(nickel)、钛(titanium)、钌(ruthenium)、钴(cobalt)、铂(platinum)、碳化钽(tantalum carbide)、氮化钽硅(tantalum silicon nitride)、铜(copper)、其他难熔金属(refractory metals)、或其他合适的金属材料、或其组合。再者，在半导体装置200包括n型晶体管及p型晶体管的情况下，对于n型晶体管及p型晶体管可分别形成不同的栅极电极层，其可包括不同的功函数金属层(例如，用于提供不同的n型及p型功函数金属层)。
93.参照图1及图11，方法100包括方框118，其中在工作件200上方形成第一内连线结构246。在一些实施例中，第一内连线结构246可包括多个金属间介电(intermetal dielectric,imd)层及位于每个imd层中的多个金属线或接触导孔。在一些情况下，imd层及ild层236可共享相似的成分。每个imd层中的金属线及接触导孔可由例如下列金属所形成：铝、钨、钌、或铜。在一些实施例中，金属线及接触导孔可被阻障层内衬，以将金属线及接触导孔与imd层绝缘并防止电迁移(electro-migration)。因为第一内连线结构246形成在工作件200的前侧上方，所以第一内连线结构246也可被称作前侧内连线结构246。
94.继续参照图1及图11，方法100包括方框120，其中载体基板250被接合到第一内连线结构246，并且将工作件200翻转且平坦化以露出半导体插塞228。在一些实施例中，可通过熔合接合(fusion bonding)、通过使用粘着层或其组合来将载体基板250接合至工作件200。在一些情况下，载体基板250可包括半导体材料(例如硅)、蓝宝石(sapphire)、玻璃、聚合材料、或其他合适的材料。在使用熔合接合的实施例中，载体基板250包括底部氧化层且第一内连线结构246包括顶部氧化层。在底部氧化层及顶部氧化层都经过处理后，将其设置成彼此在一平面接触(in flush contact with)，以在室温或高温下直接接合。一旦载体基板250被接合至工作件200的第一内连线结构246，将工作件200如图11所示翻转，基板201位于顶部并设置在通道构件208上方。然后将工作件200的背侧平坦化以移除载体层202、绝缘层203、及半导体层204的一部分以露出半导体插塞228。
95.参照图1及图12至图13，方法100包括方框122，其中选择性地移除半导体层204以
形成介电质开口254。在此实施例中，如图12所示，半导体层204的移除包括，在方框123的进行预非晶布植(pre-amorphous implantation)制程300以非晶化半导体层204。pai制程300用布植物质(implant species)布植半导体层204，不规则化(randomizing)半导体层204的晶格结构并形成非晶半导体层204’。在pai制程300中，布植物质可包括si、c、ge、xe、ar、b、或其他合适的物质。在所绘示的实施例中，pai制程300以约5kev至约40kev的布植能量、以约1e13原子/cm2至约1e16原子/cm2范围内的剂量、以约-30℃至约30℃范围内的温度、以0
°
至约30
°
的范围内的布植角度(布植离子束及-z轴之间的角度)来布植ge、ar、或b。在这个绘示的示例中，布植角度约为0
°
。换言之，pai制程300的布植离子束实质上垂直于半导体层204的背侧。控制pai制程300使得工作件200中的半导体层204完全非晶化。考虑到ic装置缩减的尺寸(shrunk dimensions)、光学微影制程中遮罩对准期间的失准(misalignment)、以及制造成本，并未在pai制程期间于半导体插塞228上形成遮罩层。因此，半导体插塞228的至少一部分被非晶化并且将包括非晶半导体插塞(例如，a-sige)。pai制程300之后的半导体插塞228在本文中可互换地被称作非晶半导体插塞228’。观察到的是pai制程300并未改变非晶半导体插塞228’及非晶半导体层204’之间的蚀刻选择性。在pai制程300之后，邻近于非晶半导体层204’的栅极结构240以及邻近于非晶半导体插塞228’的源极部件232s也可包括用于pai制程300的布植物质(例如，ge、ar、或b)。
96.半导体层204的移除也包括，在方框125的进行湿式蚀刻制程以选择性地移除非晶半导体层204’并形成如图13所示介电质开口254。湿式蚀刻制程可施行包括下列的碱性湿式蚀刻剂溶液：koh、tmah(氢氧化四甲铵(tetramethylammonium hydroxide))、nh4oh、其他合适的化学品、或其组合。如前文所述，沿着晶格中的不同晶格方向，湿式蚀刻以不同的蚀刻速率蚀刻硅。由于蚀刻速率的差异，在不损坏栅极结构240的情况下可能无法移除硅的一部分，例如邻近于半导体插塞228的硅的一部分，并且在湿式蚀刻之后硅的一部分将保留在背侧。通过将半导体层204转变为非晶半导体层204’，将半导体层204中的晶格结构不规则化，并且可实质上消除蚀刻速率差异。可通过湿式蚀刻制程实质上移除非晶半导体层204’以形成介电质开口254。由于碱性蚀刻剂蚀刻非晶硅的速率比蚀刻晶体硅更慢，所以可增加方框125中使用的湿式蚀刻剂溶液的浓度以弥补较慢的蚀刻速率，因此提高制造效率。举例而言，当使用nh4oh溶液移除非晶半导体层204’时，nh4oh溶液的浓度可在约1:5至约1:20之间，其高于图18(将在后文描述)的方框151中用于蚀刻晶体半导体层的nh4oh溶液的浓度。在一些实施例中，用于移除非晶半导体层204’的nh4oh溶液的浓度是图18的方框151中用于在蚀刻晶体半导体层204的nh4oh溶液的浓度的约5至约10倍。方框125中蚀刻制程的持续时间可在约60秒至约300秒之间。制程温度可在约50℃至约70℃之间。
97.参照图1及图14至图15，方法100包括方框126，其中在介电质开口254中形成介电层256并且选择性地移除非晶半导体插塞228’。可通过下列制程将介电层256沉积在工作件200的背侧上方：fcvd、cvd、pecvd、旋转涂布、或合适的制程。在一些情况下，介电层256可包括氧化硅或具有类似于ild层236的成分。如图14所示，在形成介电层256之后，通过外延半导体部件230将漏极部件232d与介电层256间隔开。可进行平坦化制程，以平坦化工作件200的背侧并露出非晶半导体插塞228’，上述平坦化制程例如cmp制程。如图15所示，然后选择性地移除非晶半导体插塞228’。因为由半导体材料所形成的非晶半导体插塞228’设置于由介电材料所形成的介电层256之间，所以非晶半导体插塞228’的选择性移除可为自对准的。
在这些实施例中，可使用选择性湿式蚀刻制程或选择性干式蚀刻制程来进行非晶半导体插塞228’的选择性移除。例示性选择性湿式蚀刻制程的方式可包括使用硝酸。例示性选择性干式蚀刻制程可类似于参照图3所述在形成源极开口218s及漏极开口218d中所使用的干式蚀刻制程。因为方框126的选择性蚀刻制程比蚀刻介电层256的速率更快地蚀刻非晶半导体插塞228’，所以可移除非晶半导体插塞228’而对介电层256几乎没有损坏或没有损坏。当设置在源极部件232s及非晶半导体插塞228’之间的外延半导体部件230被移除时，停止蚀刻制程。因此，从工作件200的背侧露出背侧源极接触件开口260中的源极部件232s。
98.参照图1及图16，方法100包括方框128，其中在背侧源极接触件开口260中形成背侧源极接触件266。在所绘示的示例中，介电阻障层262沉积在工作件200上方，然后被回蚀刻以仅覆盖背侧源极接触件开口260的侧壁并露出源极部件232s。在一些实施例中，介电阻障层262可包括氮化硅或其他合适的材料。方框128的操作也包括在源极部件232s的露出表面上形成硅化物层264，以降低源极部件232s及将形成的背侧源极接触件266之间的接触电阻。为了形成硅化物层264，将金属层沉积在源极部件232s的露出表面上，并进行退火制程以使金属层及源极部件232s之间发生硅化反应。合适的金属层可包括钛、钽、镍、钴、或钨。在金属层包括镍且源极部件232s包括硅锗(silicon germanium)的实施例中，硅化物层264包括硅化镍(nickel silicide)、镍锗(nickel germanide)、及硅化镍锗(nickel germanosilicide)。硅化物层264通常追随露出的源极部件232s的形状。可移除不形成硅化物层264的过多金属层。在形成硅化物层264之后，可在背侧源极接触件开口260中形成背侧源极接触件266。背侧源极接触件266可包括铝、铑、钌、铜、铱、或钨。可接着进行平坦化制程，以移除多余的材料并提供平坦的表面，上述平坦化制程例如cmp制程。背侧源极接触件266通过硅化物层264电性耦合至源极部件232s。换言之，硅化物层264夹在源极部件232s及背侧源极接触件266之间。
99.参照图1及图17，方法100包括方框130，其中形成背侧电力轨270。虽然并未明确地显示在图17中，背侧电力轨270可嵌入于绝缘层中。在例示性制程中，具有类似于ild层236的成分的绝缘层可沉积在工作件200的背侧上方，包括沉积在介电层256、隔离部件、及背侧源极接触件266上方。然后，可在绝缘层中图案化电力轨沟槽。然后将阻障层及金属填充材料沉积到电力轨沟槽中以形成背侧电力轨270。在一些实施例中，背侧电力轨270中的阻障层可包括氮化钛、氮化钽、氮化钴、氮化镍、或氮化钨，且背侧电力轨270中的金属填充材料可包括钛、钌、铜、镍、钴、钨、钽、或钼。阻障层及金属填充层可使用pvd、cvd、ald、或无电镀来沉积。可进行平坦化制程以移除绝缘层上方的多余材料，上述平坦化制程例如cmp制程。形成第二内连线结构272并具有类似于第一内连线结构246的结构。因为第二内连线结构272形成在工作件200的背侧上方，所以第二内连线结构272也可称作背侧内连线结构272。
100.在前文描述的方法及结构中，如图1中的方法100的方框122所述移除半导体层204。由于相同的碱性蚀刻剂以远大于蚀刻非晶半导体层204’的速率来蚀刻晶体半导体层204，所以可延长蚀刻非晶半导体层204’的持续时间。观察到的是当使用碱性蚀刻剂时，非晶半导体层204’的蚀刻速率可为晶体半导体层204的蚀刻速率的0.1至0.5倍之间。参考图18结合图19至图22描述选择性及实质上移除半导体层204的替代方法100’。在替代方法100’中，用方框122’替换方法100的方框122，以缩短用于移除半导体层204的蚀刻制程的持续时间。通过减少制程时间，可提高制造效率。方法100’的方框122’中的操作类似于方法
100的方框122，被配置为选择性地移除半导体层204以形成介电质开口254。方法100’不同于方法100，包括在pai制程400a之前的第一湿式蚀刻制程以及在pai制程400b之后的第二湿式蚀刻制程。为了利用更快的预pai蚀刻(pre-pai etch)速率，第一蚀刻制程被配置为移除半导体层204的主体部分(bulk portion)，留下半导体层204的残留部分以保护栅极结构免受pai制程400a及400b(将参照图20至图21详细讨论)。在pai制程400a及400b之后，进行第二湿式蚀刻制程以移除非晶化残留部分，尽管以较慢的速率蚀刻。
101.参照图18及图19，方法100’包括方框151，其中进行第一湿式蚀刻制程以移除半导体层204的主体部分，留下如图19所示半导体层204的未蚀刻的部分204a及204b(这里可互换地称为硅残留物204a及204b)。应注意的是，第一蚀刻制程被定时或控制，使得硅残留物204a及204b包括直接设置在栅极结构240上的一部分，以减少由后续pai制程所引起的栅极结构240所遭受的损坏。
102.现在参照图18及图20至图21，方框122’也包括方框152，其中进行pai制程以非晶化硅残留物204a及204b。在这个绘示的示例中，如图20所示，方框152中的pai制程包括被配置为将硅残留物204a非晶化的第一倾斜(tilted)pai制程400a。如图21所示，方框152中的pai制程也包括被配置为将硅残留物204b非晶化的第二倾斜pai制程400b。第一倾斜pai制程400a及第二倾斜pai制程400b用布植物质布植硅残留物204a及204b，不规则化这些区域的晶格结构并分别形成非晶硅残留物204a’及204b’。第一倾斜pai制程400a及第二倾斜pai制程400b可布植例如下列物质：si、c、ge、xe、ar、b、或其他合适的物质。在所绘示的实施例中，第一倾斜pai制程400a及第二倾斜pai制程400b将ge、ar、或b布植到硅残留物204a及204b中。第一倾斜pai制程400a的布植离子束及-z轴之间的倾斜角a(如图20所示)可在45
°
至85
°
之间。第二倾斜pai制程400b的布植离子束及-z轴之间的倾斜角b(如图21所示)可在45
°
至85
°
之间。在本实施例中，在第一倾斜pai制程400a及第二倾斜pai制程400b之后，完全非晶化硅残留物204a及204b，并且至少部分非晶化半导体插塞228且包括非晶硅锗(a-sige)。邻近于非晶半导体层204’的栅极结构240及邻近于非晶半导体插塞228’的源极部件232s也可包括在第一pai制程400a及第二pai制程400b中使用的布植物质。
103.在一些实施例中，在进行第一倾斜pai制程400a及/或第二倾斜pai制程及400b之前，可例如通过使用穿透式电子显微镜(transmission electron microscope,tem)、扫描式电子显微镜(scanning electron microscope,sem)、或合适的光学扫描方法来检查工作件200，以确定硅残留物的形状、尺寸、及位置。第一倾斜pai制程400a及/或第二倾斜pai制程400b可基于硅残留物的形状、尺寸、及/或位置来配置，以将硅残留物204a及204b实质上非晶化。
104.参照图15及图22，方框122’包括方框153，其中进行第二蚀刻制程以选择性地移除非晶硅残留物204a’及204b’，以形成介电质开口254。(方框151中)第一蚀刻制程及(方框153中)第二蚀刻制程中的各个蚀刻制程可为施行碱性湿式蚀刻剂溶液(例如，包括koh、tmah、nh4oh、其他合适的化学品、或其组合)的选择性湿式蚀刻制程。在一些实施例中，第一蚀刻制程及第二蚀刻制程可使用具有不同浓度的相同蚀刻剂。举例而言，第二蚀刻制程中蚀刻剂的浓度可大于第一蚀刻制程中蚀刻剂的浓度，以弥补对非晶化残留部分较慢的蚀刻速率。可以类似于在方框126、128及130、以及图14至图17中所述的那些方式来进行进一步的制程，以形成背侧源极接触件266及背侧电力轨270。
105.本公开的实施例提供了优点。举例而言，本公开的方法包括用介电层替换半导体层及用背侧接触件替换半导体插塞的制程。在一些实施例中，在用介电层替换半导体层之前，进行pai制程以使半导体层非晶化。通过实施pai，将半导体层中的晶格结构不规则化，并且可通过湿式蚀刻制程实质上移除半导体层。因此，可消除或显著减少由半导体残留物引入的渗漏路径。此外，可有利地减小半导体结构的寄生电容。因此，可改善半导体结构的可靠性及性能。
106.本公开提供了许多不同的实施例。本文公开了半导体结构及其制造方法。在一例示性方面，本公开涉及一种方法。方法包括形成从基板的前侧延伸的鳍片结构；形成栅极堆叠于鳍片结构的通道区上方；凹蚀鳍片结构的源极区及漏极区以形成源极开口及漏极开口，通道区设置于源极区及漏极区之间；延伸源极开口至基板内以形成插塞开口；形成半导体插塞于插塞开口中；平坦化基板以从基板的背侧露出半导体插塞；进行预非晶布植(pre-amorphous implantation,pai)制程以非晶化基板；用介电层替换非晶化基板；及用背侧源极接触件替换半导体插塞。
107.在一些实施例中，进行pai制程的步骤可包括将锗(germanium,ge)、氩(argon,ar)、或硼(boron,b)布植到基板及半导体插塞中。在一些实施例中，用介电层替换非晶化基板的步骤可包括：进行湿式蚀刻制程以选择性移除非晶化基板以形成凹槽；沉积介电层于凹槽中；及平坦化介电层以露出半导体插塞。在一些实施例中，进行湿式蚀刻制程的步骤可包括施行koh溶液、tmah溶液、或nh4oh溶液。在一些实施例中，基板包括硅，且半导体插塞可包括硅锗、掺硼硅、或掺磷硅。在一些实施例中，用背侧源极接触件替换半导体插塞的步骤可包括：选择性蚀刻半导体插塞以释出插塞开口；沉积导电材料层以填充插塞开口；及平坦化导电材料层以移除多余的导电材料层。
108.在一些实施例中，鳍片结构可包括交替地设置在彼此上方的多个第一半导体层及多个第二半导体层的堆叠，该些第一半导体层可各自包括硅锗，且该些第二半导体层各自包括硅。在一些实施例中，pai制程可包括实质上垂直于基板的背侧的布植角度。
109.在另一个例示性方面，本公开涉及一种方法。方法包括接收工作件，包括位于基板上方的鳍状结构；形成源极开口于鳍状结构中；延伸源极开口至基板内以形成延伸开口；形成牺牲插塞于延伸开口中；形成源极部件于源极开口中及牺牲插塞上方；平坦化基板的背侧以露出牺牲插塞；平坦化后，对工作件进行预非晶布植(pre-amorphous implantation,pai)制程以非晶化基板；进行湿式蚀刻制程以选择性移除非晶化基板；沉积介电层；及用背侧源极接触件替换牺牲插塞。
110.在一些实施例中，pai制程可包括实质上垂直于基板的背侧的布植角度。在一些实施例中，方法也可包括，在进行pai制程之前，进行先导(pilot)湿式蚀刻制程以选择性地且部分地蚀刻基板，而实质上不蚀刻牺牲插塞。
111.在一些实施例中，先导湿式蚀刻制程可以一速率蚀刻基板，上述速率大于湿式蚀刻制程蚀刻非晶化基板的速率。
112.在一些实施例中，先导湿式蚀刻制程可包括具有第一浓度的蚀刻剂，湿式蚀刻可包括具有大于第一浓度的第二浓度的蚀刻剂。在一些实施例中，pai制程的离子束及基板的背表面之间的角度可在约45
°
至85
°
之间。
113.在一些实施例中，用背侧源极接触件替换牺牲插塞的步骤可包括：选择性地蚀刻
牺牲插塞以露出背侧源极接触件开口中的源极部件；选择性地形成介电衬层于背侧源极接触件开口的侧壁上；形成硅化物层于源极部件上；及沉积金属填充层于背侧源极接触件开口中的硅化物层上方。在一些实施例中，方法也可包括在形成源极部件之前，进行外延生长制程以外延生长外延层于牺牲插塞上方，其中外延层是由未掺杂的硅锗所形成。
114.在另一个例示性方面，本公开涉及一种方法。方法包括提供基板，包括位于绝缘层上的第一半导体层；形成交替地设置在彼此上方的多个第二半导体层及多个第三半导体层的堆叠于基板上；图案化堆叠以形成鳍状结构于绝缘层上方；形成栅极结构于鳍状结构上方；凹蚀鳍状结构以形成源极开口及漏极开口；选择性地延伸源极开口更进入第一半导体层中以形成背侧接触开口；形成牺牲层于背侧接触开口中；形成源极部件于源极开口中及牺牲层上方；平坦化基板的背侧以移除绝缘层并露出牺牲层及第一半导体层；布植掺质于基板的背侧，以将第一半导体层转变为非晶半导体层；用介电层替换非晶半导体层；及用背侧源极接触件替换牺牲层。
115.在一些实施例中，第一半导体层及该些第三半导体层可包括硅，该些第二半导体层可包括硅锗(silicon germanium,sige)，且牺牲层可包括硅锗、掺硼硅或掺磷硅。在一些实施例中，方法也可包括在形成源极部件之后，形成第一内连线结构于源极部件上方并电性连接至栅极结构；及在形成背侧源极接触件之后，形成电性连接至背侧源极接触件的第二内连线结构，其中第二内连线结构包括接触背侧源极接触件的背侧电力轨。在一些实施例中，用介电层替换非晶半导体层的步骤可包括：进行湿式蚀刻制程以选择性移除非晶半导体层以形成凹槽；沉积介电层于凹槽中；及平坦化介电层以露出牺牲层。
116.以上概述数个实施例的特征，以使本发明所属技术领域中具有通常知识者可更加理解本发明实施例的观点。本发明所属技术领域中具有通常知识者应理解，可轻易地以本发明实施例为基础，设计或修改其他制程及结构，以达到及在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中具有通常知识者也应理解，此类等效的结构并无悖离本发明的精神及范围，且可在不违背本发明的精神及范围下，做各式各样的改变、取代及替换。因此，本发明的保护范围当视后附的权利要求所界定为准。