带半导体间隔件的鳍式晶体管的制作方法

1.本说明书涉及场效应晶体管(fet)器件，并且更具体地，涉及包括具有半导体间隔件的鳍片(例如，finfet)的场效应晶体管。


背景技术：

2.在一些应用中，在半导体管芯上实施的晶体管器件(和其它电子器件)可以堆叠构造形成。例如，可以执行半导体处理操作(其可以被称为前端线(feol)处理)以产生半导体管芯上的第一组器件(例如，晶体管、电路等)。在完成此类feol处理之后，可以执行附加半导体处理操作(其可以被称为后端线(beol)处理)以产生堆叠在相关联feol处理期间产生的器件上(形成于、设置于等)的第二组器件。例如，在beol处理期间产生的器件可以形成于(例如，直接形成于等)平面层(诸如介电层)上，该平面层在feol处理结束时和/或在beol处理开始时形成。
3.然而，在当前具体实施中，在beol处理期间形成的晶体管(例如，横向扩散晶体管、平面晶体管等)，在本文中称为beol晶体管，可具有某些缺点。例如，用于产生beol晶体管的当前方法可以导致大的半导体管芯尺寸(例如，以实现beol晶体管的期望驱动电流)和/或可使每单位器件区域的驱动电流不足。因此，需要具有改进的性能特性以减小管芯尺寸和/或增大每单位器件区域的驱动电流的beol晶体管。


技术实现要素：

4.在一般方面，诸如鳍式场效应晶体管(finfet)的晶体管可包括具有近端和远端的鳍片。鳍片可以包括在近端与远端之间纵向延伸的介电部分，以及设置在介电部分上的半导体层(例如，半导体间隔件)。半导体层可以在近端与远端之间纵向延伸。晶体管(例如，鳍片)可以包括设置在鳍片的近端处的源极区，以及设置在鳍片的远端处的漏极区(反之亦然)。晶体管还可包括设置在半导体层的沟道区上的栅极介电层。半导体层的沟道区可以设置在栅极介电层与介电部分之间。半导体层的沟道区可以纵向设置在源极区与漏极区之间。晶体管还可包括设置在栅极介电层上的导电栅极电极。栅极介电层可以设置在导电栅极电极与半导体层之间。
5.在另一个一般方面，诸如鳍式场效应晶体管(finfet)的晶体管可以包括具有近端和远端的介电鳍片，以及设置在介电鳍片上的半导体层。半导体层可以在介电鳍片的近端与介电鳍片的远端之间纵向延伸。半导体层可以包括设置在介电鳍片的近端处的源极区、设置在介电鳍片的远端处的漏极区以及纵向设置在源极区与漏极区之间的沟道区。晶体管还可以包括设置在半导体层的沟道区上的栅极介电层。半导体层的沟道区可以设置在栅极介电层与介电部分之间。晶体管还可包括设置在栅极介电层上的导电栅极电极。栅极介电层可以设置在导电栅极电极与半导体层之间。
6.在另一个一般方面，诸如鳍式场效应晶体管(finfet)的晶体管可包括具有近端和远端的鳍片。该鳍片可以包括设置在近端处的源极区、设置在远端处的漏极区；以及设置在
源极区和漏极区之间的沟道区。该晶体管(例如，鳍片)还可包括第一同轴结构，该第一同轴结构包括第一介电芯、同心地设置在该第一介电芯上的第一半导体层，以及在沟道区中，同心地设置在第一半导体层上的第一栅极介电层。第一同轴结构可以在近端与远端之间纵向延伸。该晶体管(例如，鳍片)还可包括第二同轴结构，该第二同轴结构包括第二介电芯、同心地设置在该第二介电芯上的第二半导体层，以及在沟道区中，同心地设置在第二半导体层上的第二栅极介电层。第二同轴结构可以在近端与远端之间纵向延伸。该晶体管还可以包括导电栅极电极，该导电栅极电极在沟道区中至少部分地围绕第一同轴结构和第二同轴结构。
附图说明
7.图1是示意性地示出了可使用包括半导体间隔件的鳍片来实施的具有多个区段的鳍式场效应晶体管(finfet)的图示。
8.图2是示出图1的finfet的具体实施的第一剖视图的图示。
9.图3是示出图2中所示的图1的finfet的具体实施的第二剖视图的图示。
10.图4是示出图2和图3的finfet的finfet的栅极的剖视图的图示。
11.图5是示出图2和图3的finfet的源极(或漏极)区的剖视图的图示。
12.图6a至图9b是示出用于产生图2和图3的finfet的过程的剖视图。
13.图10是示出图1的finfet的另一具体实施的第一剖视图的图示。
14.图11是示出图10的finfet的栅极的剖视图的图示。
15.图12是示出图10的finfet的源极(或漏极)区的剖视图的图示。
16.图13是示出图10的finfet的具体实施的第二剖视图的图示。
17.图14是示出图13的第二剖视图的图示，其中一些元件被示为透明的以示出finfet的鳍片的结构。
18.图15a至图15g是示意性地示出用于产生图10至图14的finfet的具体实施的过程的轴测图。
19.在未必按比例绘制的附图中，相似参考符号可指示不同视图中的相似和/或类似部件(元件、结构等)。附图大体上以举例而非限制的方式示出了本公开中所讨论的各种具体实施。在一个附图中示出的参考符号对于相关视图中的相同和/或相似元件可不重复。在多个图中重复的参考符号可不相对于这些图中的每个图具体地讨论，而是提供用于相关视图之间的上下文。另外，并非附图中的所有相似元件都在给定视图中示出该元件的多个实例时用参考符号具体引用。
具体实施方式
20.本公开涉及可以实施为后端线(beol)晶体管的晶体管器件(和相关联的制造方法)，并且可以克服上述当前方法的缺点。例如，本公开涉及使用至少一个半导体间隔件实施的晶体管，例如场效应晶体管(fet)。在所公开的具体实施中，晶体管的源极区、漏极区和沟道区可以至少部分地由半导体间隔件限定。
21.在本文所述的具体实施中，半导体间隔件可以形成在鳍片的一个或多个介电部分上。例如，在一些具体实施中，诸如图2至图9b中所示的示例性具体实施，鳍片的介电部分可
以被实施为竖直鳍片(例如，诸如与相关联的半导体管芯正交布置的介电板)，并且一个或多个半导体间隔件可以形成在竖直的介电鳍片上。
22.在其它具体实施中，诸如图10至图15g中所示的示例性具体实施，晶体管的鳍片可以包括一个或多个(两个、三个等)同轴布置的结构。例如，此类同轴布置的结构可以包括半导体间隔件，该半导体间隔件与介电部分(例如，介电芯)以及栅极介电层同轴地布置(同心地设置)，该栅极介电层与介电部分和半导体层同轴布置(同心地设置在其上)，诸如至少在图10至图12中所示。在一些具体实施中，此类同轴布置的结构可以实施相关联晶体管的丝线或板片(例如，纳米丝线或纳米板片)。
23.出于本公开的目的，示例性晶体管具体实施可以称为鳍式晶体管和/或鳍式场效应晶体管(finfet)。此类finfet器件的相关联鳍片的介电部分(或部分)可以被称为虚设鳍片，因为介电部分不是相关联finfet器件的活动部分，而是提供用于形成相关联的半导体间隔件的结构支撑。
24.如本文所述，可以使用保形沉积技术来产生此类finfet器件以形成例如半导体间隔件或其它特征结构。例如，在一些具体实施中，可以实施保形沉积，诸如原子层沉积(ald)，以产生半导体间隔件、栅极电极、源极和漏极接触件，如作为相关联晶体管(finfet)的其它元件。在一些具体实施中，可以使用其它技术来形成示例性finfet的特征结构，例如，热氧化、非保形沉积工艺、光刻和蚀刻工艺等。出于简洁和清楚的目的，可以不具体描述用于形成示例性finfet的给定特征结构的特定半导体工艺操作。
25.可以称为三维(3d)器件的示例性finfet器件可以提供优于电流(例如，平面)器件的改进性能。例如，由于本文所述的示例性具体实施的鳍片的3d结构，此类finfet可以提供每单位器件(例如布局)区域的增大的电流，该电流可以提供每单位器件区域的电流更高，这可以允许减小相关联的半导体管芯的尺寸。此外，至少由于本文所述的finfet的鳍片的结构，此类器件可以具有比电流平面器件更低的关闭电流和/或可以具有更陡的亚阈值斜率(ss)。
26.在一些具体实施中，本文所述的finfet器件可以被实施为beol晶体管，例如，以具有前端线(feol)器件的堆叠布置。在一些具体实施中，finfet器件可以独立于其它电子器件来实施，例如，在不包括堆叠器件结构的半导体管芯上或作为feol晶体管。本文所述的示例性具体实施可以使用多种适当的半导体制造工艺流程来实施，诸如亚微米工艺和/或深亚微米工艺(例如，45纳米(nm)技术、65nm技术等)。
27.在一些具体实施中，本文所述的示例性晶体管可以在cmos图像传感器、高密度存储器器件中实施(例如，作为beol、独立和/或feol晶体管)，结合在比相关联逻辑供电电压更高的电压下操作的输入/输出(i/o)驱动器，和/或结合用于多芯片异质集成(例如低侧电压域与高侧电压域之间的通信)的交换机。
28.图1是示意性地示出了可使用包括半导体间隔件的鳍片来实施的具有多个区段的finfet 100的图示。例如，finfet 100包括具有鳍片110a的第一区段和具有鳍片110b的第二区段。出于该示例中的说明的目的，鳍片110a和鳍片110b可以具有相似的结构，并且被描述为这样。因此，以下，鳍片110a或鳍片110b以及finfet 100的相关联元件的任何讨论都可以同样适用于任一鳍片。
29.如图1所示，鳍片110a可具有近端111和远端112。近端111和远端112的指示是相对
的，由示例的方式指示，并且用于所提供的讨论目的。取决于finfet 100(或本文所述的其它示例性finfet)的布置，近端111和远端112可以颠倒，如关于各种示例性具体实施讨论的源极区和漏极区。
30.在一些具体实施中，可以使用本文所述的方法实施鳍片110a(和鳍片110b)。例如，鳍片110a可以包括至少一个介电部分，该至少一个介电部分在近端111与远端112之间纵向延伸(例如，沿着线l-l)。例如，至少一个介电部分可以包含氧化物，例如二氧化硅或其它介电材料。如上所述，在一些具体实施中，鳍片110a的介电部分可以被称为虚设鳍片。
31.鳍片110a还可以包括至少一个半导体层(半导体间隔件)，该半导体层分别设置在鳍片110a的至少一个介电部分上。与鳍片110a的介电部分一样，至少一个半导体层可以在鳍片110a的近端111与远端112之间纵向延伸。在一些具体实施中，至少一个半导体层可以包括非晶氧化物半导体。例如，非晶氧化物半导体可以包括铟镓锌氧化物、锌钽氧化物、铟锡氧化物、锌锡氧化物和/或铟锌氧化物中的至少一者。在一些具体实施中，至少一个半导体层可以包含硅、锗、砷化镓、氮化镓、碳化硅等。在一些具体实施中，至少一个半导体层可以包括直接带隙半导体或零带隙半导体。根据特定具体实施，鳍片110a的至少一个半导体层可以是未掺杂的(例如，本质n型或p型半导体层)，或者可以是被掺杂的(例如，在源极区和漏极区中)。
32.如下文参考所公开的示例性具体实施进一步详细讨论的，鳍片110a的至少一个半导体层可以包括(限定等)设置于(布置于、位于等)鳍片110a的近端111处的源极区，以及设置于(布置于、位于等)鳍片110a的远端112处的漏极区。在本文所述的示例性具体实施中，至少一个半导体层还可包括(限定等)finfet 100的沟道区。鳍片110a的沟道区可以在源极区与漏极区之间纵向地设置(纵向延伸)。
33.如图1所示，finfet 100还可以包括栅极介电层120a和栅极介电层120b(例如，高k栅极介电层)，该栅极介电层设置在鳍片110a(例如，finfet 100的第一区段)和鳍片110b(例如，finfet 100的第二区段)的半导体层的相应沟道区上。例如，在该具体实施中，鳍片110a的沟道区可以设置在鳍片110a的栅极介电层120a与介电部分之间。此外，在finfet 100中，鳍片110a的沟道区纵向设置在源极区(例如，位于鳍片110a的近端111处)和漏极区(例如，位于鳍片110a的远端112处)之间。
34.还如图1所示，finfet 100包括设置在栅极介电层120a和栅极介电层120b上的导电栅极电极130。例如，对于鳍片110a，栅极介电层120a(在鳍片110a的沟道区中)设置在鳍片110a的导电栅极电极130与半导体层之间。在一些具体实施中，栅极介电层120a和栅极介电层120b可以包含介电常数大于或等于约3.9的介电材料。例如，栅极介电层120a和栅极介电层120b可以包含二氧化硅、氮化硅、氧化铪、氧化铝、氧化锆、氮氧化铝、氧化钽、氧化铪硅、氧化镧、氧化钡、氧化钛、氧化锶、氧化钇、氮化铝和/或氧化钙中的一者或多者。
35.图1包括对应于(与之重合、平行等)本文所述的示例性具体实施的剖视图的剖面线的线c-c、d
’‑
d’、d-d和l-l。例如，线c-c对应于图2和图6a、图7a、图8a、图9a和图10的剖视图，线d
’‑
d’对应于图4和图11的剖视图，线d-d对应于图5和图12的剖视图，并且线l-l对应于图3、图6b、图7b、图8b和图9b的剖视图。提供线c-c、d
’‑
d’、d-d和l-l以用于参考，并且示出了对应图示的各种剖视图的方向。出于说明的目的，在下面的各个剖面中，可以不示出所示器件的某些元件，以免模糊如下所述的所示视图的其它元件。
36.图2是示出包括图1的finfet 100的具体实施的半导体器件200的第一剖视图的图示。如上所述，图2的剖视图沿着与图1中的线c-c相对应的剖面线。在此示例中，图2的剖视图穿过鳍片110a和鳍片110b的相应沟道区。图3是示出包括图2中所示的图1的finfet 100的具体实施的器件200的第二剖视图的图示。如上所述，图3的剖视图沿着与图1中的线l-l相对应的剖面线。在此示例中，图3的剖视图穿过图1(和图2)中的鳍片110a的右侧上的栅极导体130。出于讨论和说明的目的，图2和图3中的器件200的视图将彼此结合以进行描述。
37.如图2和图3所示，器件200可以包括feol部分205，其可以包括在feol处理流程期间产生的晶体管和/或其它电子器件。feol部分205的特定器件和布置将取决于特定具体实施，并且在此示例中，feol部分205以举例的方式示出并且用于说明的目的。因此，本文未讨论关于feol部分205的具体细节。
38.如图2所示，器件200包括鳍片110a和鳍片110b(诸如图1中所示的finfet 100的鳍片)。如同图1，在图2(以及相关视图)中，鳍片110a和鳍片110b可以具有相似的结构，并且被描述为这样。因此，以下，鳍片110a或鳍片110b以及相关联元件的任何讨论都可以同样适用于任一鳍片。在此示例中，并且如图2所示，鳍片110a可包括介电部分210(例如，竖直氧化物鳍片)。
39.该示例的鳍片110a还可以包括设置在鳍片110a上的半导体层215(半导体间隔件)。在此示例中，如可从图2和图3二者中看到的，半导体层215可以具有设置在介电部分110a的第一纵向面(例如，图2中的鳍片110a的左侧)上的第一部分，以及设置在鳍片110a的第二纵向面(例如，图2中的鳍片110a的左侧)上的第二部分。如图2所示，第二纵向面可以与第一纵向面相对。如图3所示，半导体层215可以具有设置在鳍片110a的近侧面上(例如，在近端111处)的第三部分，以及设置在鳍片110a的远侧面上(例如，在远端处)的第四部分。如图2(以及图4)中进一步可见，鳍片110a的上表面可不包括半导体层215，该半导体层可以是例如间隔件蚀刻工艺的结果。这种布置可以防止不均匀场在finfet操作期间形成(例如，在鳍片的顶角处)，这可以防止和/或减少finfet的泄漏电流。在一些具体实施中，半导体层215可以包括(例如，可以使用其形成)多个半导体层。
40.如图2和图3所示，器件200的finfet还包括栅极介电层120和导电栅极电极130。在此示例中，栅极介电层120可以与图1中的栅极介电层120a和栅极介电层120b相对应(例如，可以是高k介电层)，而图2和图3中的栅极电极130可以与图1的导电栅极电极130相对应。在一些具体实施中，导电栅极电极130可以包含金属、掺杂多晶硅或其它适当的低电阻材料。如图2和图3所示，栅极介电层120和导电栅极电极130可以设置在相关联finfet的沟道区(例如，半导体层215的沟道区)中的鳍片110a上。图2和图3示出了栅极介电层120和导电栅极电极130的示例性布置。在一些具体实施中，其它布置是可能的。例如，在一些具体实施中，栅极介电层120可以不延伸超过导电栅极电极130(例如，可以从图2中的导电栅极电极130的左侧和导电栅极电极130的右侧移除)。在一些具体实施中，栅极介电层120和导电栅极电极130的其它布置是可能的。
41.也如图2和图3中所示，电连接可以形成到feol部分205中的电路，形成到finfet，和/或finfet与feol部分205的电路之间。例如，如图2所示，金属层220和金属层230可用于实施此类电接触件。例如，接触件225(例如，钨插头等)可以形成在器件200的finfet的金属层220与栅极电极130之间。也如图2所示，接触件225、接触件235(例如，钨插头等)可以形成
在金属层230与feol部分205的电路之间。如图2所示，器件200可以包括介电层240和介电层250，该介电层可以将金属层和接触件与器件200的其它元件电隔离(例如，与不打算与其电连接的元件电隔离)。
42.如图3所示，器件200可以包括金属层330、接触件332和接触件334，其可以共同地实施相关联finfet的源极区(例如，位于鳍片110a的远端111处)和feol部分205的电路之间的电连接。也就是说，接触件334可以与鳍片110a的源极区电耦合。类似地，器件200可以包括金属层340、接触件342和接触件344，其可以共同地实施相关联finfet的漏极区(例如，位于鳍片110a的远端112处)和feol部分205的电路之间的电连接。也就是说，接触件344可以与鳍片110a的漏极区电耦合。
43.图4是示出图2和图3的finfet的栅极结构400(例如，图1的finfet 100的具体实施)的剖视图的图示。如上所述，图4的剖视图沿着与图1中的线d
’‑
d’相对应的剖面线。在此示例中，图4的剖视图穿过该鳍片110a的沟道区(例如，穿过栅极结构400)。如图4所示，栅极结构400被示出为设置在平面层410上，在一些具体实施中，该平面层可以是对应半导体器件的feol部分(例如，图2的feol部分205)的平面层。在一些具体实施中，平面层410可以具有与栅极结构400的介电鳍片210相同的材料。例如，可以形成介电层(例如，热二氧化硅层、沉积介电层等)，并且然后可以从该介电层形成平面层410和介电鳍片210(例如，使用光刻、蚀刻、抛光等)。
44.如图4进一步所示，栅极结构400包括半导体层215，该半导体层可以使用保形沉积工艺诸如ald形成。根据特定具体实施，栅极结构400的半导体层215可以包含上述材料中的一者或多者。栅极结构400还可包括栅极介电层120(例如，高k栅极介电层)和导电栅极电极130(例如，金属电极、掺杂多晶硅电极等)。
45.图5是示出接触件结构500的剖视图的图示，其可以实施图2和图3的finfet(例如，图1的finfet 100的具体实施)的源极区接触件或漏极区接触件。如上所述，图5的剖视图沿着与图1中的线d-d相对应的剖面线。在此示例中，图5的剖视图可以穿过鳍片110a的源极区(例如，在近端111处)或鳍片110a的漏极区(例如，在远端112处)。如图5所示，与图4的栅极结构400一样，接触件结构500被示出为设置在平面层410上。如关于图4所讨论的，在一些具体实施中，平面层410可以具有与介电鳍片210相同的材料，其也包括在接触件结构500中(例如，相关联鳍片的介电部分)。换句话说，介电鳍片210和平面层410可以由相同的介电层形成。
46.如图5进一步所示，接触件结构500包括半导体层215(例如，半导体层215的源极区或半导体层215的漏极区)。在此示例中，接触件结构500还可包括接触件334(例如，源极接触件)或接触件344(例如，漏极接触件)，诸如关于图3所示和描述的。
47.图6a至图9b是示出用于产生图2和图3的finfet的方法的剖视图。例如，图6a和图6b示出了在执行第一组半导体过程操作之后的finfet，图7a和图7b示出了在执行第二组半导体过程操作之后的finfet，图8a和图8b示出了在执行第三组半导体过程操作之后的finfet，并且图9a和图9b示出了在执行第四组半导体过程操作之后的finfet。
48.在此示例中，图6a、图7a、图8a和图9a是与图2的剖视图对应的剖视图(例如，沿着图1中的线c-c)。同样在此示例中，图6b、图7b、图8b和图9b是与图3的剖视图对应的剖视图(例如，沿着图1中的线l-l)。此外，在此示例中，finfet被示出为形成在衬底610和平面层
612上，其中在一些具体实施中，衬底610可以包括在feol处理中形成的电路，如本文所述。在一些具体实施中，衬底610可不包括feol电路，并且finfet可以形成为不与其它电路堆叠或堆叠在其它电路上。为了简洁和清楚起见，在此没有描述衬底610和平面层612的具体细节，其将取决于特定具体实施。
49.参考图6a和图6b，在执行第一组半导体处理操作之后，在平面层612上形成鳍片110a和鳍片110b。例如，参考图6a中的鳍片110a，在执行第一组操作之后，限定介电鳍片210(虚设鳍片)。在一些具体实施中，诸如在本文所述的示例中，介电鳍片210可以由与平面层612相同的材料(例如，公共介电材料层)形成。同样参考图6a中的鳍片110a，在执行第一组操作之后，限定半导体层215(半导体间隔件)(例如，通过保形沉积，诸如ald)。此外，如图6a和图6b所示，在执行第一组操作之后，还限定栅极介电层120并且该栅极介电层至少可以设置在鳍片110a(和鳍片110b)上，诸如图6b所示。出于说明和参考的目的，半导体层215(例如，在栅极介电层120内)的轮廓在图6b中示出，尽管半导体层215在图6b的剖视图中将不可见。
50.参考图7a和图7b，在执行第二组半导体处理操作之后，在栅极介电层120上形成导电栅极电极130。例如，如图7a和图7b所示，在执行第二组操作之后，限定导电栅极电极130。与图6b一样，半导体层215(例如，在栅极介电层120内)的轮廓在图7b中示出，尽管半导体层215在图7b的视图中将不可见。在一些具体实施中，栅极电极130可以使用沉积工艺、光刻工艺和/或蚀刻工艺形成。在一些具体实施中，形成栅极介电层130可以包括掺杂导电栅极电极130(例如，多晶硅栅极电极)。
51.参考图8a和图8b，在执行第三组半导体处理操作之后，从半导体层215的源极区和漏极区移除栅极介电层120，沉积介电层240，并且限定接触件(例如，接触件225、235、332、334、342和344)。例如，如图8b所示(与图7b相比)，在执行第三组操作之后，从半导体层215的近端111(例如，源极区)和远端112(例如，漏极区)移除栅极介电层120。此外，如图8a所示，在执行第三组操作之后，限定到导电栅极电极130的接触件225，与其它接触件(诸如接触件235)一样，其在该示例中可以是到feol电路的电连接。此外，如图8b所示，在执行第三组操作之后，限定到半导体层215的源极区的接触件334和到半导体层215的漏极区的接触件344，与其它接触件(诸如332和342)一样(例如，到feol电路的电连接)。
52.参考图9a和图9b，在执行第四组半导体处理操作之后，沉积介电层250，并且限定金属互连层(例如，层220、230、330和340)。也就是说，第四组操作(例如，其可以包括沉积、光刻和/或蚀刻操作)可以限定层间电介质(介电层250)和金属互连件(例如，用于finfet，并且在finfet与其它电路诸如feol电路之间)。
53.图10是示出包括图1的finfet 100的另一具体实施的半导体器件1000的第一剖视图的图示。如图10所示，器件1000的finfet包括鳍片1010a和鳍片1010b。如上所述，图10的剖视图沿着与图1中的线c-c相对应的剖面线。在此示例中，图10的剖视图穿过鳍片1110a和鳍片1110b的相应沟道区。与图2和图3所示的finfet的鳍片110a和鳍片110b一样，鳍片1110a和鳍片1110b可以具有相似的结构，并且被描述为这样。因此，以下，鳍片1110a或鳍片1110b以及相关联元件的任何讨论都可以同样适用于任一鳍片。
54.与器件200一样，至少在图2和图3中，器件1000可以包括衬底1005(例如，具有或不具有feol电路)、接触件、金属互连件、介电层(例如，层间电介质)等。在一些具体实施中，衬
底1005可以包括相关联的平面层，诸如所描述的那些。为了简洁起见，不相对于器件1000详细描述器件1000的此类元件的特定布置，并且其布置将取决于特定具体实施。
55.如图10所示，鳍片1010a(以及鳍片1010b)可以包括第一同轴结构1011a和第二同轴结构1011b，其可以是纳米丝线结构和/或纳米板片结构。下面关于图11和图12进一步描述第一同轴结构1011a和第二同轴结构1011b的示例性细节。在一些具体实施中，鳍片1010a可以包括与图10所示的同轴结构不同(例如，更少或更多)的同轴结构。
56.还如图10所示，器件1000的finfet(例如，第一同轴结构1011a和第二同轴结构1011b)可以使用替代材料层的布置来实施。例如，在图10的示例中，器件1000包括材料层1007a、1007b和1007c，其与材料层1009a和1009b交替地布置，如图10所示。在一些具体实施中，材料层1007a、1007b和1007c可以包含第一材料，而材料层1009a和1009b可以包含第二材料。在此示例中，可以移除鳍片1010a中的材料层1007a、1007b和1007c的材料(选择性地蚀刻)，使得材料层1009a和1009b的材料的悬臂形成于鳍片1010a中。例如，在一些具体实施中，材料层1007a、1007b和1007c可以包含玻璃材料(例如，诸如磷硅酸盐玻璃(psg))，并且材料层1009a和1009b可以包含氧化物材料(例如，二氧化硅)。关于图15a至图15g的制造方法进一步详细地示出了此类悬臂的形成。
57.图11是示出图10的鳍片1010a的剖视图的图示。如上所述，图11的剖视图沿着与图1中的线d
’‑
d’相对应的剖面线。在此示例中，图11的剖视图穿过鳍片1010a的沟道区(包括第一同轴结构1011a和第二同轴结构1011b)。
58.如图11所示，在图10的finfet的沟道区中，第一同轴结构1011a和第二同轴结构1011b包括相应的介电芯1012a和1012b。在此示例中，在相关联finfet的沟道区中的同轴结构1011a和1011b还包括相应半导体层(半导体间隔件)1015a和1015b，其可以使用保形沉积工艺(诸如ald)形成(同心地形成在介电芯上)。还如图11所示，第一同轴结构1011a和第二同轴结构1011b还包括分别设置(同心地设置)在半导体层1015a和1015b上的相应栅极介电(例如，高k介电)层1020a和1020b。根据特定具体实施，半导体层1015a和1015b可以包括上述材料中的一者或多者。在此示例中，在相关联finfet的沟道区中，鳍片1010a还可包括导电栅极电极1030(例如，金属栅极电极、掺杂多晶硅栅极电极等)。如图11所示，导电栅极电极1030可至少部分地围绕第一同轴结构1011a和第二同轴结构1011b以限定第一同轴结构1011a和第二同轴结构1011b中的每一者的相应栅极(和沟道区)。
59.图12是示出接触件结构的剖视图的图示，其可以实施图10的finfet的源极区接触件或漏极区接触件。如上所述，图10的剖视图沿着与图1中的线d-d相对应的剖面线。在此示例中，图12的剖视图可以穿过鳍片1010a的源极区(例如，在近端111处，诸如图1所示)或鳍片1010a的漏极区(例如，在远端112处，诸如图1所示)。
60.如图12所示(与图11相比)，可以将相应的介电层1012a和102b从源极区和漏极区中的鳍片1010a和鳍片1010b移除。接触件结构可以包括接触件材料(例如，钨插头等)1334(源极区中)或1344(漏极区中)(诸如在图13中进一步说明的)。接触材料1334或1344可以限定与半导体层1015a和1015b的电连接(例如，欧姆接触)(例如，用于到第一同轴结构1011a和第二同轴结构1011b的相应源极或漏极连接)。
61.图13是示出图10的器件1000的第二剖视图的图示。如上所述，图13的剖视图沿着与图1中的线l-l相对应的剖面线。在此示例中，图13的剖视图穿过图11中的鳍片1010a的右
侧上的导电栅极电极(栅极导体)1330(例如，在页面中和/或之外)。图13示出了finfet的(源极)接触件1334和(漏极)接触件1344的布置，相对于图10至图12的其导电栅极电极1030。如图13所示，该示例中的finfet还包括间隔件1330，该间隔件可以将接触件1334和1344与导电栅极电极1030电隔离。在一些具体实施中，间隔件1330可以是氮化物(例如，氮化硅)间隔件，并且可以设置在导电栅极电极1030上，诸如图15f所示。
62.图14是示出图13的第二剖视图的图示，其中一些元件被示为透明的以示出图10中的器件1000的finfet的鳍片1010a的结构。例如，导电栅极电极1030、间隔件1330和接触件1334和1344的部分被示出为在图14中是透明的，使得可以看到具有导电栅极电极1030、间隔件1330和接触件1334和1344的第一同轴结构1011a和第二同轴结构1011b的布置。出于参考的目的，图14中示出了导电栅极电极1030的轮廓。
63.图15a至图15g是示意性地示出用于产生图10至图14的finfet的具体实施的过程的轴测图。与图10至图14的finfet相比，图15a至图15g的示例性具体实施包括三个同轴结构，而不是如器件1000中所示的两个同轴结构。而且，出于说明的目的，仅用于产生finfet的鳍片的交替材料层的部分在图15a至图15g中示出，使得那些材料层部分似乎是浮动的。应当理解，在此类具体实施(诸如图10的finfet)中，此类材料层部分可以支撑在每个端部(近端和远端)上，诸如图14所示，其中导电栅极电极1030、间隔件1330和接触件1334和1344的部分被示出为透明的，以示出同轴结构1011a和1011b的布置。
64.参考图15a，交替材料层1507a、1507b、1507c、1509a、1509b和1509c可以形成在衬底1005上(诸如，例如图10的衬底1005)。如上文关于图10所讨论的，图15a中的交替材料层可以由不同材料形成(例如，沉积、生长等)。例如，在一些具体实施中，材料层1509a、1509b和1509c可以包含介电材料，诸如二氧化硅，并且材料层1507a、1507b和1507c可以包括玻璃材料，诸如psg。在一些具体实施中，可以使用其它材料。
65.参考图15b，可以对图15a的结构执行选择性蚀刻(例如，与光刻操作组合)以去除材料层1507a、1507b和1507c，而保留来自层1509a、1509b和1509c的材料的悬臂，然后可以用于实施相关联finfet的同轴结构的介电芯1512a、1512b和1512c，诸如图15c所示。如图15c进一步所示，可以执行保形沉积工艺(例如，ald)以在介电芯1512a、1512b和1512c上形成(例如，同心设置、沉积等)相应半导体层(间隔件)1015a、1015b和1015c。半导体层(间隔件)1015a、1015b和1015c可由一种或多种半导体材料形成，诸如本文所述的那些。
66.如图15d所示，栅极介电层1020a、1020b和1020c可以分别形成(例如，沉积、生长等)在半导体层(间隔件)1015a、1015b和1015c上。继续参考图15e，可以移除导电栅极电极1030，并且可以去除同轴结构的源极(例如，左前端或近端)和漏极区域(例如，右侧或远端)中的栅极介电材料(来自栅极介电层1020a、1020b和1020c)。如图15f所示，然后可以在导电栅极电极导电栅极电极1030上方形成间隔件1330(例如，氮化硅间隔件)。继续参考图15g，可以形成源极接触件1334和漏极接触件1344。如图15g所示，同轴1511a、1511b和1511c可以设置在接触件1334和1344内以及导电栅极电极1030和间隔件1330内。
67.还应当理解，为了本公开的目的，当元件诸如层、区或基板被提及在另一个元件上、设置在另一个元件上、连接到另一个元件、电连接到另一个元件、耦接到另一个元件、或电耦接到另一个元件时，该元件可直接在另一个元件上、连接另一个元件、或耦接到另一个元件，或可存在一个或多个中间元件。相反，当元件被提及直接在另一个元件或层上、直接
设置在另一个元件或层上、直接连接到另一个元件或层、或直接耦接到另一个元件或层时，不存在中间元件或层。虽然在整个具体实施方式中可能不会使用术语直接在
…
上、直接连接到
…
、或直接耦接到
…
，但是被示为直接在元件上、直接连接或直接耦接的元件能以此类方式提及。本技术的权利要求书可被修订以叙述在说明书中描述或者在附图中示出的示例性关系。
68.如在本说明书中所使用的，除非根据上下文明确地指出特定情况，否则单数形式可包括复数形式。除了附图中所示的取向之外，空间相对术语(例如，在
…
上方、在
…
上面、在
…
之上、在
…
下方、在
…
下面、在
…
之下、在
…
之以下等)旨在涵盖器件在使用或操作中的不同取向。在一些具体实施中，在
…
上面和在
…
下面的相对术语可分别包括竖直地在
…
上面和竖直地在
…
下面。在一些具体实施中，术语相邻可包括与
…
横向相邻、与
…
竖直相邻或与
…
水平相邻。
69.一些具体实施可使用各种半导体处理和/或封装技术来实现。一些具体实施可使用与半导体衬底相关联的各种类型的半导体处理技术来实现，该半导体衬底包括但不限于，例如硅(si)、砷化镓(gaas)、氮化镓(gan)、碳化硅(sic)、直接带隙半导体、非晶氧化物半导体等等。
70.虽然各种示例性具体实施的某些特征已经如本文所述进行了说明，但是本领域技术人员现在将想到许多修改形式、替代形式、变化形式和等同形式。因此，应当理解，所附权利要求书旨在涵盖落入具体实施的范围内的所有此类修改形式和变化形式。应当理解，这些修改形式和变化形式仅仅以举例而非限制的方式呈现，并且可以进行形式和细节上的各种变化。除了相互排斥的组合以外，本文所述的装置和/或方法的任何部分可以任意组合进行组合。本文所述的具体实施可包括所描述的不同具体实施的功能、部件和/或特征的各种组合和/或子组合。