移位寄存器单元、栅极驱动电路及显示装置的制作方法

1.本发明涉及显示技术领域，特别涉及一种移位寄存器单元、栅极驱动电路及显示装置。


背景技术：

2.随着显示技术的飞速发展，显示装置越来越向着高集成度和低成本的方向发展。其中，goa(gate driver on array，阵列基板行驱动)技术将tft(thin film transistor，薄膜晶体管)栅极驱动电路集成在显示装置的阵列基板上以形成对显示装置的扫描驱动。其中，栅极驱动电路通常由多个级联的移位寄存器单元构成。然而，移位寄存器单元输出不稳定，会导致显示异常。


技术实现要素：

3.本发明实施例提供一种移位寄存器单元、栅极驱动电路及显示装置，用以提高移位寄存器单元输出的稳定性。
4.本发明实施例提供了一种移位寄存器单元，包括：输入电路、复位电路、控制电路以及输出电路；
5.所述输入电路被配置为响应于输入信号端的信号，将所述输入信号端的信号提供给第一节点；
6.所述复位电路被配置为响应于复位信号端的信号，将第一参考信号端的信号提供给所述第一节点；
7.所述控制电路被配置为控制所述第一节点与第二节点的信号；
8.所述输出电路被配置为响应于所述第一节点的信号，将时钟信号端的信号提供给驱动输出端；响应于所述第二节点的信号，将第二参考信号端的信号提供给所述驱动输出端；
9.其中，所述第一参考信号端的信号和所述第二参考信号端的信号相互独立加载。
10.在一些示例中，所述第二节点包括：第一子节点和第二子节点；
11.所述控制电路包括第一子控制电路和第二子控制电路；其中，所述第一子控制电路被配置为控制所述第一节点与所述第一子节点的信号；所述第二子控制电路被配置为控制所述第一节点与所述第二子节点的信号；
12.所述输出电路被配置为响应于所述第一子节点的信号，将所述第二参考信号端的信号提供给所述驱动输出端，以及响应于所述第二子节点的信号，将所述第二参考信号端的信号提供给所述驱动输出端。
13.在一些示例中，所述第一子控制电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管以及第五晶体管；
14.所述第一晶体管的栅极与第一极均与第一控制端电连接，所述第一晶体管的第二极与所述第二晶体管的栅极电连接；
15.所述第二晶体管的第一极与所述第一控制端电连接，所述第二晶体管的第二极与所述第一子节点电连接；
16.所述第三晶体管的栅极与所述第一节点电连接，所述第三晶体管的第一极与所述第一参考信号端电连接，所述第三晶体管的第二极与所述第一子节点电连接；
17.所述第四晶体管的栅极与所述第一节点电连接，所述第四晶体管的第一极与所述第一参考信号端电连接，所述第四晶体管的第二极与所述第二晶体管的栅极电连接；
18.所述第五晶体管的栅极与所述第一子节点电连接，所述第五晶体管的第一极与所述第一参考信号端电连接，所述第五晶体管的第二极与所述第一节点电连接。
19.在一些示例中，所述第一子控制电路还包括：第六晶体管；
20.所述第六晶体管的栅极与所述输入信号端电连接，所述第六晶体管的第一极与所述第一参考信号端电连接，所述第六晶体管的第二极与所述第一子节点电连接。
21.在一些示例中，所述第二子控制电路包括：第七晶体管、第八晶体管、第九晶体管、第十晶体管以及第十一晶体管；
22.所述第七晶体管的栅极与第一极均与第一控制端电连接，所述第七晶体管的第二极与所述第八晶体管的栅极电连接；
23.所述第八晶体管的第一极与所述第一控制端电连接，所述第八晶体管的第二极与所述第二子节点电连接；
24.所述第九晶体管的栅极与所述第一节点电连接，所述第九晶体管的第一极与所述第一参考信号端电连接，所述第九晶体管的第二极与所述第二子节点电连接；
25.所述第十晶体管的栅极与所述第一节点电连接，所述第十晶体管的第一极与所述第一参考信号端电连接，所述第十晶体管的第二极与所述第八晶体管的栅极电连接；
26.所述第十一晶体管的栅极与所述第二子节点电连接，所述第十一晶体管的第一极与所述第一参考信号端电连接，所述第十一晶体管的第二极与所述第一节点电连接。
27.在一些示例中，所述第二子控制电路还包括：第十二晶体管；
28.所述第十二晶体管的栅极与所述输入信号端电连接，所述第十二晶体管的第一极与所述第一参考信号端电连接，所述第十二晶体管的第二极与所述第二子节点电连接。
29.在一些示例中，所述输出电路包括：存储电容、第十三晶体管、第十四晶体管以及第十五晶体管；
30.所述第十三晶体管的栅极与所述第一节点电连接，所述第十三晶体管的第一极与所述时钟信号端电连接，所述第十三晶体管的第二极与所述驱动输出端电连接；
31.所述第十四晶体管的栅极与所述第一子节点电连接，所述第十四晶体管的第一极与所述第二参考信号端电连接，所述第十四晶体管的第二极与所述驱动输出端电连接；
32.所述第十五晶体管的栅极与所述第二子节点电连接，所述第十五晶体管的第一极与所述第二参考信号端电连接，所述第十五晶体管的第二极与所述驱动输出端电连接；
33.所述存储电容的第一电极板与所述第一节点电连接，所述存储电容的第二电极板与所述驱动输出端电连接。
34.在一些示例中，所述输入电路包括第十六晶体管；
35.所述第十六晶体管的栅极和第一极均与所述输入信号端电连接，所述第十六晶体管的第二极与所述第一节点电连接。
36.在一些示例中，所述复位电路包括：第十七晶体管；
37.所述第十七晶体管的栅极与所述复位信号端电连接，所述第十七晶体管的第一极与所述第一参考信号端电连接，所述第十七晶体管的第二极与所述第一节点电连接。
38.在一些示例中，所述第一参考信号端的信号和所述第二参考信号端的信号的电压相同。
39.在一些示例中，所述移位寄存器单元还包括：第十八晶体管；其中，所述第十八晶体管的栅极与第一帧复位信号端电连接，所述第十八晶体管的第一极与所述第一参考信号端电连接，所述第十八晶体管的第二极与所述第一节点电连接；和/或，
40.所述移位寄存器单元还包括：第十九晶体管；其中，所述第十九晶体管的栅极与第二帧复位信号端电连接，所述第十九晶体管的第一极与所述第二参考信号端电连接，所述第十九晶体管的第二极与所述驱动输出端电连接。
41.本发明实施例提供的栅极驱动电路，包括级联的多个上述移位寄存器单元；
42.第一级移位寄存器单元的输入信号端与帧触发信号端电连接；
43.每相邻的两级移位寄存器单元中，下一级移位寄存器单元的输入信号端与上一级移位寄存器单元的驱动输出端电连接，上一级移位寄存器单元的复位信号端与下一级移位寄存器单元的驱动输出端电连接。
44.本发明实施例提供的显示装置，包括上述栅极驱动电路。
45.在一些示例中，所述显示装置还包括：相互间隔设置的第一参考信号线和第二参考信号线、与所述第一参考信号线电连接的第一参考端子、以及与所述第二参考信号线电连接的第二参考端子；
46.所述栅极驱动电路中的移位寄存器单元的所述第一参考信号端与所述第一参考信号线电连接；
47.所述栅极驱动电路中的移位寄存器单元的所述第二参考信号端与所述第二参考信号线电连接。
48.在一些示例中，所述显示装置还包括：驱动芯片；
49.所述驱动芯片分别与所述第一参考端子和所述第二参考端子邦定，且所述驱动芯片被配置为通过所述第一参考端子向所述栅极驱动电路中的移位寄存器单元的所述第一参考信号端加载信号，通过所述第二参考端子向所述栅极驱动电路中的移位寄存器单元的所述第二参考信号端加载信号。
50.本发明有益效果如下：
51.本发明实施例提供的移位寄存器单元、栅极驱动电路及显示装置，通过输入电路响应于输入信号端的信号，可以将输入信号端的信号提供给第一节点。通过复位电路响应于复位信号端的信号，可以将第一参考信号端的信号提供给第一节点。通过控制电路可以控制第一节点与第二节点的信号。通过输出电路响应于第一节点的信号，可以将时钟信号端的信号提供给驱动输出端，以及响应于第二节点的信号，可以将第二参考信号端的信号提供给驱动输出端。由于第一参考信号端的信号和第二参考信号端的信号相互独立加载，这样可以采用相互独立的信号分别向第一参考信号端传输信号和向第二参考信号端传输信号。并且，由于向第二参考信号端传输信号的信号线仅与输出电路电连接，因此可以降低向第二参考信号端传输信号的信号线的负载，从而可以降低向第二参考信号端传输信号的
信号线的rc delay(延迟)。这样可以使第二参考信号端加载的信号的电压稳定性提高，从而提高驱动输出端输出的信号的稳定性。
附图说明
52.图1为本发明实施例中的移位寄存器单元的一些结构示意图；
53.图2为本发明实施例中的移位寄存器单元的又一些结构示意图；
54.图3为本发明实施例中的移位寄存器单元的一些具体结构示意图；
55.图4为本发明实施例中的一些信号时序图；
56.图5为本发明实施例中的移位寄存器单元的又一些具体结构示意图；
57.图6为本发明实施例中的又一些信号时序图；
58.图7为本发明实施例中的栅极驱动电路的结构示意图。
具体实施方式
59.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。并且在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
60.除非另外定义，本发明使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
61.需要注意的是，附图中各图形的尺寸和形状不反映真实比例，目的只是示意说明本发明内容。并且自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。
62.本发明实施例提供一种移位寄存器单元，如图1所示，可以包括：输入电路1、复位电路2、控制电路3以及输出电路4；
63.输入电路1被配置为响应于输入信号端ip的信号，将输入信号端ip的信号提供给第一节点n1；
64.复位电路2被配置为响应于复位信号端re的信号，将第一参考信号端vref1的信号提供给第一节点n1；
65.控制电路3被配置为控制第一节点n1与第二节点n2的信号；
66.输出电路4被配置为响应于第一节点n1的信号，将时钟信号端clk的信号提供给驱动输出端gout；响应于第二节点n2的信号，将第二参考信号端vref2的信号提供给驱动输出端gout；
67.其中，第一参考信号端vref1的信号和第二参考信号端vref2的信号相互独立加载。
68.本发明实施例提供的上述移位寄存器单元，通过输入电路1响应于输入信号端ip的信号，可以将输入信号端ip的信号提供给第一节点n1。通过复位电路2响应于复位信号端re的信号，可以将第一参考信号端vref1的信号提供给第一节点n1。通过控制电路3可以控制第一节点n1与第二节点n2的信号。通过输出电路4响应于第一节点n1的信号，可以将时钟信号端clk的信号提供给驱动输出端gout，以及响应于第二节点n2的信号，可以将第二参考信号端vref2的信号提供给驱动输出端gout。由于第一参考信号端vref1的信号和第二参考信号端vref2的信号相互独立加载，这样可以采用相互独立的信号分别向第一参考信号端vref1传输信号和向第二参考信号端vref2传输信号。并且，由于向第二参考信号端vref2传输信号的信号线仅与输出电路4电连接，因此可以降低向第二参考信号端vref2传输信号的信号线的负载，从而可以降低向第二参考信号端vref2传输信号的信号线的rc delay(延迟)。这样可以使第二参考信号端vref2加载的信号的电压稳定性提高，从而提高驱动输出端gout输出的信号的稳定性。
69.示例性地，可以使第一参考信号端vref1的信号和第二参考信号端vref2的信号的电压相同。或者，也可以使第一参考信号端vref1的信号和第二参考信号端vref2的信号的电压不同。例如，第一参考信号端vref1的信号的电压大于第二参考信号端vref2的信号的电压。或第一参考信号端vref1的信号的电压小于第二参考信号端vref2的信号的电压。
70.在具体实施时，在本发明实施例中，如图2所示，可以使第二节点n2包括：第一子节点n21和第二子节点n22。并且，控制电路3包括第一子控制电路31和第二子控制电路32；其中，第一子控制电路31被配置为控制第一节点n1与第一子节点n21的信号；第二子控制电路32被配置为控制第一节点n1与第二子节点n22的信号。以及，输出电路4被配置为响应于第一子节点n21的信号，将第二参考信号端vref2的信号提供给驱动输出端gout，以及响应于第二子节点n22的信号，将第二参考信号端vref2的信号提供给驱动输出端gout。
71.在具体实施时，在本发明实施例中，如图3所示，第一子控制电路31可以包括：第一晶体管m1、第二晶体管m2、第三晶体管m3、第四晶体管m4以及第五晶体管m5；
72.第一晶体管m1的栅极与第一极均与第一控制端电连接，第一晶体管m1的第二极与第二晶体管m2的栅极电连接；
73.第二晶体管m2的第一极与第一控制端电连接，第二晶体管m2的第二极与第一子节点n21电连接；
74.第三晶体管m3的栅极与第一节点n1电连接，第三晶体管m3的第一极与第一参考信号端vref1电连接，第三晶体管m3的第二极与第一子节点n21电连接；
75.第四晶体管m4的栅极与第一节点n1电连接，第四晶体管m4的第一极与第一参考信号端vref1电连接，第四晶体管m4的第二极与第二晶体管m2的栅极电连接；
76.第五晶体管m5的栅极与第一子节点n21电连接，第五晶体管m5的第一极与第一参考信号端vref1电连接，第五晶体管m5的第二极与第一节点n1电连接。
77.在具体实施时，在本发明实施例中，如图3所示，第二子控制电路32可以包括：第七晶体管m7、第八晶体管m8、第九晶体管m9、第十晶体管m10以及第十一晶体管m11；
78.第七晶体管m7的栅极与第一极均与第一控制端电连接，第七晶体管m7的第二极与第八晶体管m8的栅极电连接；
79.第八晶体管m8的第一极与第一控制端电连接，第八晶体管m8的第二极与第二子节
点n22电连接；
80.第九晶体管m9的栅极与第一节点n1电连接，第九晶体管m9的第一极与第一参考信号端vref1电连接，第九晶体管m9的第二极与第二子节点n22电连接；
81.第十晶体管m10的栅极与第一节点n1电连接，第十晶体管m10的第一极与第一参考信号端vref1电连接，第十晶体管m10的第二极与第八晶体管m8的栅极电连接；
82.第十一晶体管m11的栅极与第二子节点n22电连接，第十一晶体管m11的第一极与第一参考信号端vref1电连接，第十一晶体管m11的第二极与第一节点n1电连接。
83.在具体实施时，在本发明实施例中，如图3所示，输出电路4可以包括：第十三晶体管m13、第十四晶体管m14以及第十五晶体管m15；
84.第十三晶体管m13的栅极与第一节点n1电连接，第十三晶体管m13的第一极与时钟信号端clk电连接，第十三晶体管m13的第二极与驱动输出端gout电连接；
85.第十四晶体管m14的栅极与第一子节点n21电连接，第十四晶体管m14的第一极与第二参考信号端vref2电连接，第十四晶体管m14的第二极与驱动输出端gout电连接；
86.第十五晶体管m15的栅极与第二子节点n22电连接，第十五晶体管m15的第一极与第二参考信号端vref2电连接，第十五晶体管m15的第二极与驱动输出端gout电连接；
87.存储电容的第一电极板与第一节点n1电连接，存储电容的第二电极板与驱动输出端gout电连接。
88.在具体实施时，在本发明实施例中，如图3所示，输入电路1可以包括第十六晶体管m16；
89.第十六晶体管m16的栅极和第一极均与输入信号端ip电连接，第十六晶体管m16的第二极与第一节点n1电连接。
90.在具体实施时，在本发明实施例中，如图3所示，复位电路2可以包括：第十七晶体管m17；
91.第十七晶体管m17的栅极与复位信号端re电连接，第十七晶体管m17的第一极与第一参考信号端vref1电连接，第十七晶体管m17的第二极与第一节点n1电连接。
92.以上仅是举例说明本发明实施例提供的移位寄存器单元的具体结构，在具体实施时，上述各电路的具体结构不限于本公开实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
93.为了降低制备工艺，在具体实施时，如图3所示，所有晶体管均可以为n型晶体管。并且，第一参考信号端vref1的信号可以为低电平信号，第二参考信号端vref2的信号也可以为低电平信号。当然，在具体实施时，所有晶体管也均可以为p型晶体管，在此不作限定。
94.在具体实施时，第一控制端vn1的信号和第二控制端vn2的信号可以分别为高电平和低电平切换的脉冲信号，并且，第一控制端vn1的电平和第二控制端vn2的电平相反。例如，如图4所示，在t10阶段中，第一控制端vn1为高电平信号，第二控制端vn2为低电平信号。在t20阶段中，第一控制端vn1为低电平信号，第二控制端vn2为高电平信号。示例性地，可以使t10阶段的维持时长与t20阶段的维持时长相同。例如将t10阶段的维持时长与t20阶段的维持时长分别设置为1个显示帧的时长、多个显示帧的时长、2s、1h或24h等，在此不作限定。
95.在具体实施时，第一控制端vn1的信号和第二控制端vn2的信号也可以分别为直流信号。并且，在第一控制端vn1加载高电平的直流信号时，第二控制端vn2不加载信号或加载
低电平的直流信号。在第二控制端加载高电平的直流信号时，第一控制端vn1不加载信号或加载低电平的直流信号。例如，在t10阶段中，第一控制端vn1为高电平的直流信号，第二控制端vn2为低电平的直流信号。在t20阶段中，第一控制端vn1为低电平的直流信号，第二控制端vn2为高电平的直流信号。示例性地，可以使t10阶段的维持时长与t20阶段的维持时长相同。例如将t10阶段的维持时长与t20阶段的维持时长分别设置为1个显示帧的时长、多个显示帧的时长、2s、1h或24h等，在此不作限定。
96.其中，t10阶段和t20阶段可以根据实际应用来确定先后顺序。例如，可以先执行t10阶段中的工作过程，之后再执行t20阶段中的工作过程。或者，也可以先执行t20阶段中的工作过程，之后再执行t10阶段中的工作过程。
97.下面以图3所示的移位寄存器单元的结构为例，结合图4所示的信号时序图，对本发明实施例提供的上述移位寄存器单元的工作过程作以详细的描述。下述描述中以1表示高电平信号，0表示低电平信号，其中，1和0代表其逻辑电平，仅是为了更好的解释本发明实施例提供的上述移位寄存器单元的工作过程，而不是在具体实施时施加在各晶体管的栅极上的电位。
98.其中，选取图4所示的信号时序图中的t10阶段和t20阶段。并且，选取t10阶段中的输入阶段t11、复位阶段t12、输出阶段t13。以及选取t20阶段中的输入阶段t21、复位阶段t22、输出阶段t23。
99.在t10阶段中，由于第二控制端vn2为低电平信号，因此第七晶体管m7截止。
100.在输入阶段t11，ip＝1，clk＝0，re＝0。
101.由于re＝0，因此第十七晶体管m17截止。由于ip＝1，因此第十六晶体管m16导通，以将输入信号端ip的高电平信号提供给第一节点n1，使第一节点n1为高电平信号，从而控制第三晶体管m3、第四晶体管m4、第九晶体管m9、第十晶体管m10以及第十三晶体管m13均导通。导通的第四晶体管m4可以将第一参考信号端vref1的低电平信号提供给第二晶体管m2的栅极，以控制第二晶体管m2截止。导通的第三晶体管m3可以将第一参考信号端vref1的低电平信号提供给第一子节点n21，以使第一子节点n21为低电平信号，从而控制第五晶体管m5以及第十四晶体管m14均截止。导通的第十晶体管m10可以将第一参考信号端vref1的低电平信号提供给第八晶体管m8的栅极，以控制第八晶体管m8截止。导通的第九晶体管m9可以将第一参考信号端vref1的低电平信号提供给第二子节点n22，以使第二子节点n22为低电平信号，从而控制第十一晶体管m11以及第十五晶体管m15均截止。导通的第十三晶体管m13可以将时钟信号端clk的低电平信号提供给驱动信号输出端gout，以使驱动信号输出端gout输出低电平信号。
102.在输出阶段t12，ip＝0，clk＝1，re＝0。
103.由于re＝0，因此第十七晶体管m17截止。由于ip＝0，因此第十六晶体管m16截止。因此，第一节点n1处于浮接状态。由于存储电容的作用，可以使第一节点n1保持为高电平信号。由于第一节点n1为高电平信号，从而控制第三晶体管m3、第四晶体管m4、第九晶体管m9、第十晶体管m10、以及第十三晶体管m13均导通。导通的第四晶体管m4可以将第一参考信号端vref1的低电平信号提供给第二晶体管m2的栅极，以控制第二晶体管m2截止。导通的第三晶体管m3可以将第一参考信号端vref1的低电平信号提供给第一子节点n21，以使第一子节点n21为低电平信号，从而控制第五晶体管m5以及第十四晶体管m14均截止。导通的第十晶
体管m10可以将第一参考信号端vref1的低电平信号提供给第八晶体管m8的栅极，以控制第八晶体管m8截止。导通的第九晶体管m9可以将第一参考信号端vref1的低电平信号提供给第二子节点n22，以使第二子节点n22为低电平信号，从而控制第十一晶体管m11以及第十五晶体管m15均截止。
104.导通的第十三晶体管m13可以将时钟信号端clk的高电平信号提供给驱动信号输出端gout。由于第一节点n1浮接，通过存储电容的作用，第一节点n1被进一步拉高，从而使第十三晶体管m13可以尽可能完全导通，以使时钟信号端clk的高电平信号可以尽可能无电压损失的提供给驱动信号输出端gout，以使驱动信号输出端gout输出高电平信号。
105.在复位阶段t13，ip＝0，clk＝0，re＝1。
106.由于ip＝0，因此第十六晶体管m16截止。由于re＝1，因此第十七晶体管m17导通，将第一参考信号端vref1的低电平信号提供给第一节点n1，以使第一节点n1为低电平信号，从而控制第三晶体管m3、第四晶体管m4、第九晶体管m9、第十晶体管m10、以及第十三晶体管m13均截止。并且，第二子节点n22保持为低电平信号，从而控制第十一晶体管m11以及第十五晶体管m15均截止。
107.第一晶体管m1在第一控制端vn1的高电平信号的控制下导通，以将第一控制端vn1的高电平信号提供给第二晶体管m2的栅极，从而控制第二晶体管m2导通。导通的第二晶体管m2可以将第一控制端vn1的高电平信号提供给第一子节点n21，以使第一子节点n21为高电平信号，从而控制第五晶体管m5以及第十四晶体管m14均导通。导通的第五晶体管m5可以将第一参考信号端vref1的低电平信号提供给第一节点n1，以使第一节点n1进一步为低电平信号。导通的第十四晶体管m14可以将第二参考信号端vref2的低电平信号提供给驱动信号输出端gout，以使驱动信号输出端gout输出低电平信号。
108.在t20阶段中，由于第一控制端vn1为低电平信号，因此第一晶体管m1截止。
109.在输入阶段t21，ip＝1，clk＝0，re＝0。
110.由于re＝0，因此第十七晶体管m17截止。由于ip＝1，因此第十六晶体管m16导通，以将输入信号端ip的高电平信号提供给第一节点n1，使第一节点n1为高电平信号，从而控制第三晶体管m3、第四晶体管m4、第九晶体管m9、第十晶体管m10、以及第十三晶体管m13均导通。导通的第四晶体管m4可以将第一参考信号端vref1的低电平信号提供给第二晶体管m2的栅极，以控制第二晶体管m2截止。导通的第三晶体管m3可以将第一参考信号端vref1的低电平信号提供给第一子节点n21，以使第一子节点n21为低电平信号，从而控制第五晶体管m5以及第十四晶体管m14均截止。导通的第十晶体管m10可以将第一参考信号端vref1的低电平信号提供给第八晶体管m8的栅极，以控制第八晶体管m8截止。导通的第九晶体管m9可以将第一参考信号端vref1的低电平信号提供给第二子节点n22，以使第二子节点n22为低电平信号，从而控制第十一晶体管m11以及第十五晶体管m15均截止。
111.导通的第十三晶体管m13可以将时钟信号端clk的低电平信号提供给驱动信号输出端gout，以使驱动信号输出端gout输出低电平信号。
112.在输出阶段t22，ip＝0，clk＝1，re＝0。
113.由于re＝0，因此第十七晶体管m17截止。由于ip＝0，因此第十六晶体管m16截止。因此，第一节点n1处于浮接状态。由于存储电容的作用，可以使第一节点n1保持为高电平信号。由于第一节点n1为高电平信号，从而控制第三晶体管m3、第四晶体管m4、第九晶体管m9、
第十晶体管m10、以及第十三晶体管m13均导通。导通的第四晶体管m4可以将第一参考信号端vref1的低电平信号提供给第二晶体管m2的栅极，以控制第二晶体管m2截止。导通的第三晶体管m3可以将第一参考信号端vref1的低电平信号提供给第一子节点n21，以使第一子节点n21为低电平信号，从而控制第五晶体管m5以及第十四晶体管m14均截止。导通的第十晶体管m10可以将第一参考信号端vref1的低电平信号提供给第八晶体管m8的栅极，以控制第八晶体管m8截止。导通的第九晶体管m9可以将第一参考信号端vref1的低电平信号提供给第二子节点n22，以使第二子节点n22为低电平信号，从而控制第十一晶体管m11以及第十五晶体管m15均截止。
114.导通的第十三晶体管m13可以将时钟信号端clk的高电平信号提供给驱动信号输出端gout。由于第一节点n1浮接，通过存储电容的作用，因此第一节点n1被进一步拉高，从而使第十三晶体管m13可以尽可能完全导通，以使时钟信号端clk的高电平信号可以尽可能无电压损失的提供给驱动信号输出端gout，以使驱动信号输出端gout输出高电平信号。
115.在复位阶段t23，ip＝0，clk＝0，re＝1。
116.由于ip＝0，因此第十六晶体管m16截止。由于re＝1，因此第十七晶体管m17导通，将第一参考信号端vref1的低电平信号提供给第一节点n1，以使第一节点n1为低电平信号，从而控制第三晶体管m3、第四晶体管m4、第九晶体管m9、第十晶体管m10、以及第十三晶体管m13均截止。并且，第一子节点n21保持为低电平信号，从而控制第五晶体管m5以及第十四晶体管m14均截止。
117.第七晶体管m7在第二控制端vn2的高电平信号的控制下导通，以将第二控制端vn2的高电平信号提供给第八晶体管m8的栅极，从而控制第八晶体管m8导通。导通的第八晶体管m8可以将第二控制端vn2的高电平信号提供给第二子节点n22，以使第二子节点n22为高电平信号，从而控制第十一晶体管m11以及第十五晶体管m15均导通。导通的第十一晶体管m11可以将第一参考信号端vref1的低电平信号提供给第一节点n1，以使第一节点n1进一步为低电平信号。导通的第十五晶体管m15可以将第二参考信号端vref2的低电平信号提供给驱动信号输出端gout，以使驱动信号输出端gout输出低电平信号。
118.综上，由于第二参考信号端vref2仅与第十四晶体管m14和第十五晶体管m15电连接，则向第二参考信号端vref2传输信号的信号线也仅与第十四晶体管m14和第十五晶体管m15电连接，这样使得向第二参考信号端vref2传输信号的信号线连接的负载较少，可以降低改善向第二参考信号端vref2传输信号的信号线的rc delay。
119.本发明实施例又提供了一些移位寄存器单元的结构示意图，如图5所示，其针对上述实施例的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
120.在具体实施时，在本发明实施例中，如图5所示，第一子控制电路31还可以包括：第六晶体管m6；其中，第六晶体管m6的栅极与输入信号端ip电连接，第六晶体管m6的第一极与第一参考信号端vref1电连接，第六晶体管m6的第二极与第一子节点n21电连接。
121.在具体实施时，在本发明实施例中，如图5所示，第二子控制电路32还可以包括：第十二晶体管m12；其中，第十二晶体管m12的栅极与输入信号端ip电连接，第十二晶体管m12的第一极与第一参考信号端vref1电连接，第十二晶体管m12的第二极与第二子节点n22电连接。
1)的复位信号端re与下一级移位寄存器单元sr(n)的驱动输出端gout电连接。
130.具体地，上述栅极驱动电路中的每个移位寄存器单元与本发明实施例提供的移位寄存器单元在功能和结构上均相同，重复之处不再赘述。
131.在具体实施时，在本发明实施例提供的栅极驱动电路中，如图7所示，第奇数级移位寄存器单元的时钟信号端clk均与同一时钟线clk1电连接，第偶数级移位寄存器单元的时钟信号端clk均与同一时钟线clk2电连接。
132.在具体实施时，在本发明实施例提供的栅极驱动电路中，如图7所示，每一级移位寄存器单元的第一参考信号端vref1均与同一第一参考信号线ref1电连接。每一级移位寄存器单元的第二参考信号端vref2均与同一第二参考信号线ref2电连接。
133.在具体实施时，在移位寄存器单元包括第十八晶体管m18时，在本发明实施例提供的栅极驱动电路中，可以使每一级移位寄存器单元的第一帧复位信号端re均与同一第一帧复位端电连接。这样可以同时对每一级移位寄存器单元的第一节点n1进行预复位。
134.在具体实施时，在移位寄存器单元包括第十九晶体管m19时，在本发明实施例提供的栅极驱动电路中，可以使每一级移位寄存器单元的第二帧复位信号端re均与同一第二帧复位端电连接。这样可以同时对每一级移位寄存器单元的驱动输出端gout进行预复位。
135.基于同一发明构思，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述栅极驱动电路。该显示装置解决问题的原理与前述栅极驱动电路相似，因此该显示装置的实施可以参见前述栅极驱动电路的实施，重复之处在此不再赘述。
136.在具体实施时，在本发明实施例中，显示装置还可以包括：相互间隔设置的第一参考信号线和第二参考信号线、与第一参考信号线电连接的第一参考端子、以及与第二参考信号线电连接的第二参考端子；其中，栅极驱动电路中的移位寄存器单元的第一参考信号端vref1与第一参考信号线电连接，栅极驱动电路中的移位寄存器单元的第二参考信号端vref2与第二参考信号线电连接。
137.在具体实施时，在本发明实施例中，显示装置还可以包括：驱动芯片；其中，驱动芯片分别与第一参考端子和第二参考端子邦定，且驱动芯片被配置为通过第一参考端子向栅极驱动电路中的移位寄存器单元的第一参考信号端vref1加载信号，通过第二参考端子向栅极驱动电路中的移位寄存器单元的第二参考信号端vref2加载信号。
138.在具体实施时，在本发明实施例中，显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。
139.本发明实施例提供的移位寄存器单元、栅极驱动电路及显示装置，通过输入电路响应于输入信号端的信号，可以将输入信号端的信号提供给第一节点。通过复位电路响应于复位信号端的信号，可以将第一参考信号端的信号提供给第一节点。通过控制电路可以控制第一节点与第二节点的信号。通过输出电路响应于第一节点的信号，可以将时钟信号端的信号提供给驱动输出端，以及响应于第二节点的信号，可以将第二参考信号端的信号提供给驱动输出端。由于第一参考信号端的信号和第二参考信号端的信号相互独立加载，这样可以采用相互独立的信号分别向第一参考信号端传输信号和向第二参考信号端传输信号。并且，由于向第二参考信号端传输信号的信号线仅与输出电路电连接，因此可以降低
向第二参考信号端传输信号的信号线的负载，从而可以降低向第二参考信号端传输信号的信号线的rc delay(延迟)。这样可以使第二参考信号端加载的信号的电压稳定性提高，从而提高驱动输出端输出的信号的稳定性。
140.显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。