高电压开关电路和具有高电压开关电路的半导体存储器设备的制作方法

高电压开关电路和具有高电压开关电路的半导体存储器设备
1.相关申请的交叉引用
2.本技术要求于2020年11月30日提交的韩国专利申请号10-2020-0164541的优先权，其全部内容通过引用并入本文。
技术领域
3.本公开总体上涉及电子设备，并且更具体地涉及高电压开关电路以及具有高电压开关电路的半导体存储器设备。


背景技术：

4.半导体设备(特别是半导体存储器设备)通常被分类为易失性存储器设备和非易失性存储器设备。
5.非易失性存储器设备具有相对较慢的写入和读取速度，但是即使在电源中断的情况下也保留所存储的数据。因此，无论是否供电，非易失性存储器设备都被用于存储要保留的数据。非易失性存储器的示例包括只读存储器(rom)、掩模式rom(mrom)、可编程rom(prom)、电可编程rom(eprom)、电可擦除可编程rom(eeprom)、闪速存储器、相变式ram(pram)、磁性ram(mram)、电阻式ram(rram)、铁电式ram(fram)等。闪速存储器被分为nor型闪速存储器和nand型闪速存储器。
6.闪速存储器具有其中数据可以被自由编程和擦除的ram的优点，以及其中即使电源中断也可以保留所存储的数据的rom的优点。闪速存储器被广泛用作诸如数码相机、个人数字助理(pda)和mp3播放器的便携式电子设备的存储介质。


技术实现要素：

7.本公开的实施例提供了能够将向块解码器提供的高电压快速放电的高电压开关电路，以及具有高电压开关电路的半导体存储器设备。
8.根据本公开的一个方面，提供了高电压开关电路，高电压开关电路包括：切换电路，被配置为通过将多个泵浦电压中的一个泵浦电压传输到输出节点来输出高电压；以及放电电路，被连接在输出节点和内部电源电压的端子之间，放电电路将高电压放电到内部电源电压的电平，其中放电电路包括三阱晶体管。
9.根据本公开的另一方面，提供了半导体存储器设备，该半导体存储器设备包括：包括多个存储器块的存储器单元阵列；以及与多个存储器块中的每个存储器块相对应的通过电路，通过电路包括多个通过电路，该多个通过电路响应于多个块选择信号而将全局字线连接到多个存储器块中的每个存储器块的本地字线；与多个存储器块中的每个存储器块相对应的多个块解码器，多个块解码器通过使用高电压来生成多个块选择信号中的一个块选择信号；以及高电压开关电路，被配置为通过切换多个泵浦电压中的一个泵浦电压来输出高电压，其中高电压开关电路包括三阱晶体管。
10.根据本公开的又一方面，提供了半导体存储器设备，该半导体存储器设备包括：存
储器单元阵列，包括第一存储器块和第二存储器块；通过电路，包括第一通过电路和第二通过电路，第一通过电路用于响应于第一块选择信号而将全局字线连接至第一存储器块的本地字线，第二通过电路用于响应于第二块选择信号而将全局字线连接至第二存储器块的本地字线；与第一存储器块相对应的第一块解码器，当第一存储器块是所选择的存储器块时，第一块解码器生成并且输出第一块选择信号；与第二存储器块相对应的第二块解码器，当第二存储器块是所选择的存储器块时，第二块解码器生成并且输出第二块选择信号；以及高电压开关电路，被配置为接收多个泵浦电压，并且将多个泵浦电压中的一个泵浦电压作为高电压提供给第一和第二块解码器，其中当所选择的存储器块的一般操作完成时，高电压开关电路将高电压放电至设定电平。
附图说明
11.现在将在下文中参考附图来更充分地描述本公开的各种实施例；然而，实施例可以以不同的形式来体现，并且不应被解释为限于本文中阐述的实施例。相反，提供这些实施例使得本公开将是透彻和完整的，并且将向本领域技术人员充分传达实施例的范围。
12.在附图中，为清楚起见，尺寸可能被放大。将理解，当元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者还可以存在一个或多个中间元件。贯穿全文，相同的附图标记指代相同的元件。
13.图1是图示了根据本公开的实施例的半导体存储器设备的框图。
14.图2是详细图示了图1所示的第一存储器块和第一通过电路的电路图。
15.图3是详细图示了图1所示的高电压开关电路的电路图。
16.图4是图示了图3所示的三阱晶体管的截面图。
17.图5是详细图示了图1所示的第一块解码器的电路图。
18.图6是图示了包括图1所示的半导体存储器设备的存储器系统的框图。
19.图7是图示了图6所示的存储器系统的应用示例的框图。
20.图8是图示了包括参考图7描述的存储器系统的计算系统的框图。
具体实施方式
21.本文所公开的具体结构或功能描述仅是例示性的，以用于描述根据本公开的概念的实施例。根据本公开的概念的实施例可以以各种形式来实现，并且不应被解释为限于本文中阐述的实施例。
22.在下文中，将参考附图来详细描述本公开的各种实施例，以使得本领域技术人员能够容易地实现本公开的技术精神。
23.图1是图示了根据本公开的实施例的半导体存储器设备的框图。
24.参考图1，半导体存储器设备可以包括存储器单元阵列110、电压生成电路120、高电压开关电路130、第一和第二块解码器140和150以及通过电路160。
25.存储器单元阵列110可以包括多个存储器块。在本公开的一个实施例中，作为示例，存储器单元阵列110包括所描述和图示的第一存储器块blk0 110a和第二存储器块blk1 110b。然而，本公开不限于此，并且存储器单元阵列110可以包括至少两个存储器块。
26.第一存储器块blk0 110a和第二存储器块blk1 110b中的每个存储器块可以包括
多个存储器单元。例如，多个存储器单元可以是非易失性存储器单元。连接到同一字线的多个存储器单元可以被定义为一个页。而且，第一存储器块blk0 110a和第二存储器块blk1 110b中的每个存储器块可以包括多个单元串。
27.本地字线l_wl可以被连接在第一存储器块blk0 110a与通过电路160的第一通过电路161之间。本地字线l_wl可以被连接在第二存储器块blk1 110b与通过电路160的第二通过电路162之间。
28.电压生成电路120可以在编程操作、读取操作或擦除操作中生成待被施加到从存储器单元阵列110中包括的第一存储器块blk0 110a和第二存储器块blk1 110b中选择的存储器块的本地字线l_wl的操作电压。此外，电压生成电路120可以将所生成的操作电压输出到全局字线gwl。
29.另外，电压生成电路120可以生成编程泵浦电压vperpmp、通过泵浦电压vpasspmp等，并且将所生成的电压输出到高电压开关电路130。
30.电压生成电路120可以包括泵浦电路121和调节器122。泵浦电路121可以通过执行泵浦操作来生成编程泵浦电压vperpmp、通过泵浦电压vpasspmp等。调节器122可以通过调节由泵浦电路121生成的电压来生成待输出到全局字线gwl的操作电压。
31.高电压开关电路130可以响应于操作电压而生成高电压vblc。高电压开关电路130可以通过切换从电压生成电路120接收的编程泵浦电压vperpmp、通过泵浦电压vpasspmp等，将高电压vblc输出到第一块解码器140和第二块解码器150。例如，在编程操作中，高电压开关电路130可以通过切换编程泵浦电压vperpmp来输出高电压vblc。在读取操作中，高电压开关电路130可以通过切换通过泵浦电压vpasspmp来输出高电压vblc。高电压vblc可以大于操作电压。
32.在当前正在执行的操作完成时，高电压开关电路130可以将具有编程泵浦电压vperpmp的电位或通过泵浦电压vpasspmp的电位的高电压vblc放电到内部电源电压的电位。
33.第一块解码器140可以对应于第一通过电路161和第一存储器块blk0 110a。第二块解码器150可以对应于第二通过电路162和第二存储器块blk1 110b。
34.当第一存储器块blk0 110a在编程操作、读取操作或擦除操作中被选择时，第一块解码器140可以通过使用从高电压开关电路130接收的高电压vblc来生成并输出第一块选择信号blkwl0。
35.当第二存储器块blk1 110b在编程操作、读取操作或擦除操作中被选择时，第二块解码器150可以通过使用从高电压开关电路130接收的高电压vblc来生成并输出第二块选择信号blkwl1。
36.通过电路160可以包括与存储器单元阵列110中包括的多个存储器块中的每个存储器块相对应的多个通过电路。例如，通过电路160可以包括与第一存储器块blk0 110a相对应的第一通过电路161以及与第二存储器块blk1 110b相对应的第二通过电路162。
37.第一通过电路161可以被电连接在全局字线gwl和第一存储器块blk0 110a的本地字线l_wl之间。第一通过电路161可以响应于第一块选择信号blkwl0而将全局字线gwl和第一存储器块blk0 110a的本地字线l_wl彼此电连接。即，第一通过电路161可以将通过全局字线gwl接收的操作电压输出到第一存储器块blk0 110a的本地字线l_wl。
38.第二通过电路162可以被电连接在全局字线gwl和第二存储器块blk1 110b的本地字线l_wl之间。第二通过电路162可以响应于第二块选择信号blkwl1而将全局字线gwl和第二存储器块blk1 110b的本地字线l_wl彼此电连接。即，第二通过电路162可以将通过全局字线gwl接收的操作电压输出到第二存储器块blk1 110b的本地字线l_wl。
39.在上述半导体存储器设备中，在对存储器单元阵列110中包括的一个存储器块(例如，blk0)的编程操作完成之后，对存储器单元阵列110中包括的另一存储器块(例如，blk1)的操作被执行之前，高电压vblc将会被快速放电。例如，当在对第一存储器块blk0 110a的编程操作之后执行对第二存储器块blk1 110b的读取操作时，与第一存储器块blk0 110a相对应的第一块解码器140可以被连续地提供有高电压vblc，高电压vblc高于设定电位。因此，当在第一存储器块blk0 110a的编程操作中，直到对第二存储器块blk1 110b进行读取操作的开始时间，通过切换编程泵浦电压vperpmp而生成的高电压vblc没有被放电到设定电位时，第一块选择信号blkwl0可能在第二存储器块blk1 110b的读取操作中保持激活状态。因此，在对第二存储器块blk1 110b的读取操作中，操作电压可能被施加到第一存储器块blk0 110a的本地字线l_wl。为了防止这种情况，当对所选择的存储器块的操作完成时，高电压开关电路130将会将高电压vblc放电至低于在执行对所选择的存储器块的操作之前的设定电位的状态。
40.图2是详细图示了图1所示的第一存储器块110a和第一通过电路161的电路图。
41.图1所示的第一存储器块110a和第二存储器块110b可以具有彼此相似的结构。图1中所示的第一通过电路161和第二通过电路162可以具有彼此相似的结构。在本公开的一个实施例中，通过示例的方式，将描述第一存储器块110a和第一通过电路161。
42.参考图2，第一存储器块110a可以包括分别连接在公共源极线csl和多个位线bl1至blm之间的多个单元串st1至stm。多个单元串st1至stm可以具有相同的结构。第一单元串st1可以包括在公共源极线csl和位线bl1之间串联连接的源极选择晶体管sst、多个存储器单元mc0至mcn和漏极选择晶体管dst。源极选择晶体管sst、多个存储器单元mc0至mcn以及漏极选择晶体管dst可以被分别连接至本地字线l_wl。
43.第一通过电路161可以被连接在全局字线g_wl和本地字线l_wl之间。第一通过电路161可以包括多个高电压晶体管ht1至htk，该多个高电压晶体管ht1至htk响应于从图1所示的第一块解码器140输出的第一块选择信号blkwl0而导通或关断。
44.第一通过电路161可以响应于第一块选择信号blkwl0，将由图1中所示的电压生成电路120生成的多个操作电压传输到第一存储器块110a，或者阻止将多个操作电压传输到第一存储器块110a。当第一存储器块110a是所选择的存储器块时，具有高电位电平的第一块选择信号blkwl0被施加到第一通过电路161。因此，多个高电压晶体管ht1至htk均可以被导通，并且多个操作电压可以被传输到第一存储器块110a。另外，当第一存储器块110a是未选择的存储器块时，具有负电位电平的第一块选择信号blkwl0可以被施加到通过电路160。因此，多个高电压晶体管ht1至htk均可以被导通，并且第一通过电路161可以阻止多个操作电压被传输到第一存储器块110a。
45.图3是详细图示了图1所示的高电压开关电路130的电路图。
46.参考图3，高电压开关电路130可以包括切换电路131和放电电路132。
47.切换电路131可以被配置有多个切换元件。耗尽型晶体管dhvn1可以接收编程泵浦
电压vperpmp，并且响应于第一切换信号sw1而将编程泵浦电压vperpmp输出到输出节点vout。第一高电压晶体管hvn1可以接收通过泵浦电压vpasspmp，并且响应于第二切换信号sw2而将通过泵浦电压vpasspmp输出到输出节点vout。第二高电压晶体管hvn2可以接收外部电压vext，并且响应于第三切换信号sw3而将外部电压vext输出到输出节点vout。输出节点vout可以将高电压vblc输出到第一块解码器140和第二块解码器150。
48.放电电路132可以将输出节点vout的电位放电。例如，在所选择的存储器块的一般操作完成之后，在下一存储器块的一般操作被执行之前，放电电路132可以将输出节点vout的电位放电到内部电源电压vcci的电平。下一存储器块表示在所选择的存储器块之后待选择的存储器块。一般操作表示诸如如上所述的读取、写入和擦除操作之一的操作。
49.放电电路132可以被配置有三阱晶体管thvn1。三阱晶体管thvn1可以被连接在输出节点vout和接收内部电源电压vcci的端子之间。三阱晶体管thvn1可以响应于放电信号dis而将输出节点vout的电位放电至内部电源电压vcci的电平。放电信号dis可以在所选择的存储器块的一般操作完成之后被激活，而在下一存储器块的一般操作被执行之前被去激活。
50.图4是图示了图3所示的三阱晶体管thvn1的截面图。
51.参考图4，具有例如0至28v的电位的高电压vblc被施加到三阱晶体管的漏极n 。例如1.9v的内部电源电压vcci被施加到三阱晶体管的源极n 。在激活中例如3.6v的放电信号dis被施加到三阱晶体管的栅极。施加到源极n 的内部电源电压vcci被施加到作为三阱晶体管的本体的p阱。因此，没有体效应发生。因此，三阱晶体管可以响应于放电信号dis而将高电压vblc迅速地放电至内部电源电压vcci。在本公开的一个实施例中，内部电源电压vcci也可以被施加到围绕p阱的n阱，从而阻止在p阱和n阱之间的电流流动。
52.如上所述，在本公开中，高电压开关电路130中包括的放电电路132被配置有三阱晶体管，使得高电压vblc可以在短时间内被放电到内部电源电压vcci的电平。例如，在对所选择的存储器块的一般操作完成之后，高电压vblc通过使用放电电路132而被快速放电。因此，在对下一所选择的存储器块的一般操作中，操作电压可以不被施加到未选择存储器块的字线。
53.图5是详细图示了图1所示的第一块解码器140的电路图。
54.图1所示的第一块解码器140和第二块解码器150可以具有彼此相似的结构，并且将以第一块解码器140为例进行描述。
55.参考图5，第一块解码器140可以包括控制信号生成电路141、电位电平开关电路142和电压施加电路143。
56.控制信号生成电路141可以包括多个nmos晶体管n11至n15、pmos晶体管p11和p12以及反相器iv11。pmos晶体管p11被连接在节点b和向其施加有内部电源电压vcci的节点a之间，并且响应于使能信号en而被导通或关断。多个nmos晶体管n12至n15和n11被串联连接在节点b与向其施加有接地电压vssi的端子之间。多个nmos晶体管n12至n15响应于经解码的地址信号xa、xb、xc和xd而被分别导通或关断。nmos晶体管n11响应于使能信号en而被导通或关断。反相器iv11被连接在节点b和节点c之间。反相器iv11通过将与节点b的电位电平相对应的控制信号con反相来将反相控制信号con_n输出到节点c。pmos晶体管p12被连接在节点b和向其施加有内部电源电压vcci的节点a之间，并且响应于反相控制信号con_n而被
导通或关断。
57.电位电平开关电路142可以包括pmos晶体管p13和p14以及三阱晶体管thvn11和thvn12。pmos晶体管p13被连接在节点e和向其施加有内部电源电压vcci的节点d之间，并且响应于控制信号con而被导通或关断。pmos晶体管p14被连接在节点f和向其施加有内部电源电压vcci的节点d之间，并且响应于反相控制信号con_n而被导通或关断。三阱晶体管thvn11被连接在节点e和向其施加有负电压vneg的节点g之间，并且响应于节点f的电位电平而被导通或关断。三阱晶体管thvn12被连接在节点f和向其施加有负电压vneg的节点g之间，并且响应于节点e的电位电平而被导通或关断。
58.电压施加电路143可以包括耗尽型晶体管dhvn11、高电压晶体管hvp11和三阱晶体管thvn13。耗尽型晶体管dhvn11和高电压晶体管hvp11被串联连接在节点h和向其施加有高电压vblc的节点i之间。耗尽型晶体管dhvn11响应于节点h的电位电平而被导通或关断。耗尽型晶体管dhvn11的阈值电压具有负值。因此，当0v或更高的电压被施加到耗尽型晶体管dhvn11的栅极时，耗尽型晶体管dhvn11被导通。高电压晶体管hvp11响应于控制信号con而被导通或关断。高电压晶体管hvp11可以被配置为pmos晶体管。三阱晶体管thvn13被连接在节点e和节点h之间，并且响应于块预充电信号blk_prech而被导通或关断。
59.以下将描述第一块解码器140的操作。
60.使能信号en以逻辑低电平被施加到pmos晶体管p11，并且pmos晶体管p11被导通。因此，节点b被初始化为具有内部电源电压vcci的电位电平。
61.随后，使能信号en被激活到内部电源电压vcci的电平。当图1中与第一块解码器140相对应的第一存储器块110a是所选择的存储器块时，经解码的地址信号xa、xb、xc和xd均被施加有逻辑高电平，并且多个nmos晶体管n12至n15被导通。因此，接地电压vssi被施加到节点b，并且与节点b的电位电平相对应的控制信号con变为低逻辑电平。反相控制信号con_n通过反相器iv11而变为逻辑高电平。具有逻辑低电平的反相控制信号con_n被施加到在电位电平开关电路142中包括的pmos晶体管p13。因此，pmos晶体管p13被导通，并且内部电源电压vcci被输出到节点e。三阱晶体管thvn13由内部电源电压vcci和块预充电信号blk_prech来控制，块预充电信号blk_prech具有比内部电源电压vcci更高的高电压vh的电位电平。在设定时间内，块预充电信号blk_prech以高电压vh的电位电平被施加到三阱晶体管thvn13，使得三阱晶体管thvn13被导通。因此，输出到节点e的内部电源电压vcci被传输到节点h。在设定时间之后，块预充电信号blk_prech被减小到内部电源电压vcci的电位电平，并且然后被施加到三阱晶体管thvn13。耗尽型晶体管dhvn11响应于节点h的电位电平而被导通，并且高电压vblc通过节点i而被输出至高电压晶体管hvp11。具有逻辑低电平的控制信号con被施加至高电压晶体管hvp11，使得高电压晶体管hvp11被导通。因此，高电压vblc被传输到节点h。因此，节点h的电位电平被进一步增加，并且流经耗尽型晶体管dhvn11的电流量被进一步增加。因此，节点h的电位电平增加高电压vblc的电平，并且块选择信号blkwl以高电压vblc的电平被输出。具有高电压vblc的电位电平的第一块选择信号blkwl0从第一块解码器140输出，并且对应地，由图1中的电压生成电路120生成的多个操作电压被传输到图1中的第一存储器块110a。
62.当图1中与第一块解码器140相对应的第一存储器块110a是未选择的存储器块时，经解码的地址信号xa、xb、xc和xd中的至少一个地址信号被施加有逻辑低电平，并且节点b
保持内部电源电压vcci的电位电平。即，与节点b的电位电平相对应的控制信号con保持逻辑高电平。
63.反相控制信号con_n通过反相器iv11变为逻辑低电平。具有逻辑低电平的反相控制信号con_n被施加到电位电平开关电路142中包括的pmos晶体管p14，并且pmos晶体管p14被导通。因此，内部电源电压vcci被传输到节点f。三阱晶体管thvn11响应于节点f的电位电平而被导通。因此，施加到节点g的负电压vneg通过三阱晶体管thvn11而被输出到节点e。三阱晶体管thvn13由内部电源电压vcci和块预充电信号blk_prech来控制，块预充电信号blk_prech具有比内部电源电压vcci更高的高电压vh的电位电平。输出到节点e的负电压vneg通过三阱晶体管thvn13而被传输到节点h。具有逻辑高电平的控制信号con被施加到高电压晶体管hvp11，并且高电压晶体管hvp11被关断。当节点h具有负电位电平时，耗尽型晶体管dhvn11被关断。因此，传输到节点h的负电压vneg被输出作为块选择信号blkwl。即，具有负电压vneg的电位电平的第一块选择信号blkwl0从第一块解码器140输出，并且图1中的第一通过电路161阻止由图1中的电压生成电路120生成的多个操作电压传输到图1中的第一存储器块110a。
64.图6是图示了包括图1所示的半导体存储器设备的存储器系统1000的框图。
65.参考图6，存储器系统1000可以包括半导体存储器设备100和控制器1100。
66.半导体存储器设备100可以与参考图1描述的半导体存储器设备相同地配置和操作。
67.控制器1100可以被连接在主机host和半导体存储器设备100之间。控制器1100可以响应于来自主机host的请求来访问半导体存储器设备100。例如，控制器1100可以控制半导体存储器设备100的读取、写入、擦除和后台操作。控制器1100可以提供半导体存储器设备100与主机host之间的接口。控制器1100可以驱动用于控制半导体存储器设备100的固件。
68.控制器1100可以包括随机存取存储器(ram)1110、处理单元1120、主机接口1130、存储器接口1140和纠错块1150。ram 210可以被用作以下中的至少一者：处理单元1120的工作存储器、半导体存储器设备100与主机host之间的高速缓存存储器以及半导体存储器设备100与主机host之间的缓冲存储器。处理单元1120可以控制控制器1100的整体操作。此外，控制器1100可以在写入操作中临时存储从主机host提供的编程数据。
69.主机接口1130可以包括用于在主机host和控制器1100之间交换数据的协议。在一个实施例中，控制器1100可以通过诸如以下各种接口协议中的至少一种接口协议来与主机host通信：通用串行总线(usb)协议、多媒体卡(mmc)协议、外围组件互连(pci)协议、pci-express(pci-e或pcie)协议、高级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机系统接口(scsi)协议、增强型小型磁盘接口(esdi)协议、集成驱动电子设备(ide)协议和私有协议。
70.存储器接口1140可以与半导体存储器设备100对接。例如，存储器接口1140可以包括nand接口或nor接口。
71.纠错块1150可以通过使用纠错码(ecc)来检测和纠正从半导体存储器设备100接收的数据的错误。处理单元1120可以基于纠错块1150的错误检测结果来控制半导体存储器设备100调整读取电压，并且执行重新读取。在一个实施例中，纠错块1150可以被提供为控
制器1100的部件。
72.控制器1100和半导体存储器设备100可以被集成到一个半导体设备中。在一个实施例中，控制器1100和半导体存储器设备100可以被集成到一个半导体设备中，以构成存储器卡。例如，控制器1100和半导体存储器设备100可以被集成到一个半导体设备中，以构成诸如以下的存储器卡：pc卡(个人计算机存储卡国际协会(pcmcia))、紧凑型闪存(cf)卡、智能媒体卡(例如，sm或smc)、存储器棒、多媒体卡(例如，mmc、rs-mmc或mmcmicro)、安全数字(sd)卡(例如，sd、minisd、microsd或sdhc)或通用闪存(ufs)。
73.控制器1100和半导体存储器设备100可以集成到一个半导体设备中，以构成半导体驱动装置(即，固态驱动装置(ssd))。半导体驱动装置ssd包括被配置为将数据存储在半导体存储器中的存储设备。当存储器系统1000被用作半导体驱动装置ssd时，与存储器系统1000连接的主机host的操作速度可以被显著改进。
74.在另一示例中，存储器系统1000可以被提供为电子设备的各种部件之一，电子设备诸如为计算机、超移动pc(umpc)、工作站、上网本、个人数字助理(pda)、便携式计算机、web平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(pmp)、便携式游戏机、导航系统、黑匣子、数码相机、三维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境中发射/接收信息的设备、构成家庭网络的各种电子设备之一、构成计算机网络的各种电子设备之一、构成远程信息处理网络的各种电子设备之一、rfid设备或者构成计算系统的各种部件之一。
75.在一个实施例中，半导体存储器设备100或存储器系统1000可以以各种形式来封装。例如，半导体存储器设备100或存储器系统1000可以以诸如叠层封装(pop)、球栅阵列(bga)、芯片级封装(csp)、塑料引线芯片载体(plcc)、塑料双列直插式封装(pdip)、waffle封装的管芯、晶片形式的管芯、板上芯片(cob)、陶瓷双列直插式封装(cerdip)、塑料公制四方扁平封装(mqfp)、薄型四方扁平封装(tqfp)、小外形集成电路(soic)、缩小小外形封装(ssop)、薄型小外形封装(tsop)、系统级封装(sip)、多芯片封装(mcp)、晶圆级制造封装(wfp)或者晶圆级处理的堆栈封装(wsp)的方式来封装。
76.图7是图示了图6所示的存储器系统的应用示例的框图。
77.参考图7，存储器系统2000包括半导体存储器设备2100和控制器2200。半导体存储器设备2100包括多个半导体存储器芯片。多个半导体存储器芯片被划分为多个组。
78.在图7中，多个组通过第一至第k信道ch1至chk来与控制器2200通信。每个半导体存储器芯片可以与参考图1描述的半导体存储器设备100相同地配置和操作。
79.每个组可以通过一个公共信道来与控制器2200通信。控制器2200可以被配置为与参考图6描述的控制器200相同，并且通过多个信道ch1至chk来控制半导体存储器设备2100的多个存储器芯片。
80.图8是图示了包括参考图7描述的存储器系统2000的计算系统3000的框图。
81.参考图8，计算系统3000可以包括中央处理单元3100、随机存取存储器(ram)3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
82.存储器系统2000可以通过系统总线3500而被电连接到中央处理单元3100、ram 3200、用户接口3300和电源3400。通过用户接口3300提供的数据或由中央处理单元3100处
理的数据可以被存储在存储器系统2000中。
83.在图8中，半导体存储器设备2100通过控制器2200而被连接到系统总线3500。然而，半导体存储器设备2100可以被直接连接到系统总线3500。控制器2200的功能可以由中央处理单元3100和ram3200来执行。
84.在图8中，参考图7描述的存储器系统2000被图示。然而，存储器系统2000可以由参考图6描述的存储器系统来替换。在一个实施例中，计算系统3000可以包括参考图6和图7描述的存储器系统1000和2000两者。
85.根据本公开，提供给块解码器的高电压可以被迅速地放电，使得未选择的存储器块的故障可以被抑制。
86.虽然已参考本公开的某些实施例示出和描述了本公开，但是本领域技术人员将理解，在不脱离如所附权利要求书及其等同物所限定的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。因此，本公开的范围不应限于上述实施例，而不仅应由所附权利要求书，而且还应由其等同物来确定。
87.在上述实施例中，所有步骤可以被选择性地执行或者部分步骤可以被省略。在每个实施例中，步骤不一定按照所描述的顺序来执行并且可以被重新布置。在本说明书和附图中公开的实施例仅是示例，以促进对本公开的理解，并且本公开不限于此。即，对于本领域技术人员显而易见的是，可以基于本公开的技术范围进行各种修改。
88.在附图和说明书中已描述了本公开的各种实施例。尽管此处使用了特定术语，但是这些仅是为了描述本公开的实施例。因此，本公开不限于上述实施例，并且在本公开的精神和范围内许多变化是可能的。对于本领域技术人员显而易见的是，除了本文所公开的实施例之外，还可以基于本公开的技术范围进行各种修改。
89.尽管已相对于特定实施例图示和描述了本公开，但是提供所公开的实施例用于描述，并且不意图是限制性的。此外，应注意，如本领域技术人员根据本公开将认识到的，本公开可以通过落入所附权利要求的范围内的替换、改变和修改而以各种方式来实现。