一种5G单路移频远端机的制作方法

一种5g单路移频远端机
技术领域
1.本发明涉及5g通信设备领域，具体涉及一种5g单路移频远端机。


背景技术：

2.随着5g大规模的建设，5g网络高频段传播损耗大。现网原有天馈最高支持2.7g，无法满足5g网络3.5g及以上需求。现网原有单套天馈无法满足5g网络mimo(多入多出)需求。
3.传统天馈最高支持2.7g，在5g时代，5g普遍高频率，面临不可用。在3.5g高频率用传统线缆及传统传输方式线路损耗过大，从而浪费设备功率资源，导致高能耗。
4.目前，5g单路移频远端机自研同步模块，所需要时间周期较长，研发成本较高，对工程师硬件、软件研发能力要求较高。


技术实现要素：

5.本发明的目的是通过以下技术方案实现的。
6.一种5g单路移频远端机，包括：
7.5g单路移频远端机包括单片机、fpga同步模块、时钟芯片、混频器、多功器；其中，所述单片机、fpga同步模块、时钟芯片、混频器之间两两相互连接，所述多功器连接混频器的输入端。
8.进一步地，所述多功器的输入端通过馈线连接5g单路移频近端机，所述多功器包括三个输出端，分别输出1.1g、1.3g、第二路3.5g射频输出信号，其中1.1g、1.3g射频输出信号一一对应连接混频器的两个输入端。
9.进一步地，所述混频器的输出端输出第一路3.5g射频输出信号。
10.进一步地，所述fpga同步模块为mini pci-e规格的td-lte基带同步模块。
11.进一步地，所述fpga同步模块用于完成td-lte无线网络的小区搜索和无线信令处理，得到tdd上下行时隙、上下行时隙比信息，通过gpio接口将上下行时隙指示信号输出。
12.进一步地，所述fpga同步模块支持td-lte的数据卡功能，实现4g上网数据传输功能。
13.进一步地，所述fpga同步模块与客户应用对接接口为标准mini pci-e接口。
14.进一步地，所述5g单路移频近端机通过馈电供电给5g单路移频远端机。
15.进一步地，所述5g单路移频远端机集成双极化天线。
16.进一步地，采用poe外部供电方式供电给5g单路移频远端机。
17.本发明的优点在于：模块化设计，可装拆。成本低，缩短开发周期。
附图说明
18.通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
19.图1示出了根据本发明实施方式1的一种5g单路移频远端机的内部结构示意图。
20.图2是在上下行配置为1:1的配置比下实测的dl/ul的时序图。
21.图3是上下行配置为1:3的时隙配置比，特殊子帧结构为7时，同步模块的gpio输出波形示意图。
具体实施方式
22.下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
23.实施例1
24.如图1所示，为一种5g单路移频远端机的内部结构示意图。
25.5g单路移频远端机包括单片机、fpga同步模块、时钟芯片、混频器、多功器；多功器的输入端通过馈线连接5g单路移频近端机。多功器包括三个输出端，分别输出1.1g、1.3g、第二路3.5g射频输出信号，其中1.1g、1.3g射频输出信号一一连接混频器的两个输入端。混频器、单片机、时钟芯片、fgpa同步模块之间两两相互连接，混频器的输出端输出第一路3.5g射频输出信号。
26.本实施例中，所述5g单路移频远端机集成双极化天线。
27.需要说明的是，本实施例1中由5g单路移频近端机通过馈电供电给5g单路移频远端机，或者采用poe外部供电方式供电给5g单路移频远端机。
28.所述fpga同步模块为mini pci-e规格的td-lte基带同步模块。该模块可以自动完成td-lte无线网络的小区搜索和无线信令处理，得到精确的tdd上下行时隙timing、上下行时隙比等信息，通过gpio接口将上下行时隙指示信号输出。同时所述fpga同步模块支持td-lte的数据卡功能，可实现4g上网数据传输功能。模块与客户应用对接接口为标准mini pci-e接口。
29.本发明中的fpga同步模块、时钟同步模块、时钟芯片、单片机，可以采用芯片、单片机、fpga等各种实现方式，由于其具体硬件实现形式均为各种现有技术的普通选择，在此不再赘述。
30.本发明提供的一种5g单路移频远端机，在移频近端机馈入2路5g信号，移频近端机将信源馈入的信号移频至中频信号，实现单端口输出2路5g信号，经单根馈线进行传输，在移频远端机处对2路中频信号进行恢复成2*2mimo的5g信号。
31.所述fpga同步模块技术特性如下：
32.[0033][0034]
gpio输出与上下行时隙关系示例：
[0035]
1、如图2所示，是在uplink downlink configuration为1:1的配置比下实测的dl/
ul的时序图。
[0036]
2、如图3所示，为uplink downlink configuration为1:3的时隙配置比，特殊子帧结构为7时，同步模块的gpio输出波形示意图。
[0037]
其中，通道1为同步10ms脉冲指示；
[0038]
通道2为同步状态指示；
[0039]
通道3为同步上行时隙指示；
[0040]
通道4为同步下行时隙指示。
[0041]
需要说明的是：
[0042]
在此处所提供的说明书中，说明了大量具体细节。然而，能够理解，本发明的实施例可以在没有这些具体细节的情况下实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。
[0043]
类似地，应当理解，为了精简本发明并帮助理解各个发明方面中的一个或多个，在上面对本发明的示例性实施例的描述中，本发明的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该公开的方法解释成反映如下意图：即所要求保护的本发明要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如下面的权利要求书所反映的那样，发明方面在于少于前面公开的单个实施例的所有特征。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本发明的单独实施例。
[0044]
本领域那些技术人员可以理解，可以对实施例中的设备中的模块进行自适应性地改变并且把它们设置在与该实施例不同的一个或多个设备中。可以把实施例中的模块或单元或组件组合成一个模块或单元或组件，以及此外可以把它们分成多个子模块或子单元或子组件。除了这样的特征和/或过程或者单元中的至少一些是相互排斥之外，可以采用任何组合对本说明书(包括伴随的权利要求、摘要和附图)中公开的所有特征以及如此公开的任何方法或者设备的所有过程或单元进行组合。除非另外明确陈述，本说明书(包括伴随的权利要求、摘要和附图)中公开的每个特征可以由提供相同、等同或相似目的的替代特征来代替。
[0045]
此外，本领域的技术人员能够理解，尽管在此所述的一些实施例包括其它实施例中所包括的某些特征而不是其它特征，但是不同实施例的特征的组合意味着处于本发明的范围之内并且形成不同的实施例。例如，在下面的权利要求书中，所要求保护的实施例的任意之一都可以以任意的组合方式来使用。
[0046]
应该注意的是上述实施例对本发明进行说明而不是对本发明进行限制，并且本领域技术人员在不脱离所附权利要求的范围的情况下可设计出替换实施例。在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。单词“包含”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。本发明可以借助于包括有若干不同元件的硬件以及借助于适当编程的计算机来实现。在列举了若干系统的单元权利要求中，这些系统中的若干个可以是通过同一个硬件项来具体体现。单词第一、第二、以及第三等的使用不表示任何顺序。可将这些单词解释为名称。
[0047]
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，
任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。