一种复合沟道结构高电子迁移率晶体管及其制备方法

1.本发明属于电子技术领域，具体涉及一种复合沟道结构高电子迁移率晶体管及其制备方法。


背景技术：

2.随着太赫兹技术的发展，高电子迁移率晶体管(hemt，high electron mobility transistor)需要尽可能满足太赫兹频段的需求。其中，太赫兹的频率范围为0.1thz到10thz，介于微波与红外之间。
3.在现有技术中，hemt的材料通常使用砷化镓gaas，然而，基于gaas的hemt工作频率较低，无法满足太赫兹频段的需求。另外，基于氮化镓gan材料的hemt，虽然可以满足太赫兹频段，但其电子迁移率较低且噪声性能较差，无法在低电压与低功率的场景下，保持良好的器件特性。


技术实现要素：

4.为了解决现有技术中存在的上述问题，本发明提供了一种复合沟道结构高电子迁移率晶体管及其制备方法。本发明要解决的技术问题通过以下技术方案实现：
5.一种复合沟道结构高电子迁移率晶体管，所述晶体管包括：半绝缘inp衬底、未掺杂inalas缓冲层、inp副沟道、第一未掺杂in
0.22
ga
0.78
as副沟道、未掺杂in
0.7
ga
0.3
as主沟道、第二未掺杂in
0.22
ga
0.78
as副沟道、未掺杂inalas隔离层、delta-doping层、未掺杂inalas势垒层、n

ingaas源极帽层、n

ingaas漏极帽层、源极电极、漏极电极、钝化层和栅极电极；其中，未掺杂inalas缓冲层位于半绝缘inp衬底上方；inp副沟道位于未掺杂inalas缓冲层上方；第一未掺杂in
0.22
ga
0.78
as副沟道位于inp副沟道上方；未掺杂in
0.7
ga
0.3
as主沟道位于未掺杂in
0.22
ga
0.78
as副沟道上方；第二未掺杂in
0.22
ga
0.78
as副沟道位于未掺杂in
0.7
ga
0.3
as主沟道上方；未掺杂inalas隔离层位于第二未掺杂in
0.22
ga
0.78
as副沟道上方；delta-doping层位于未掺杂inalas隔离层上方；未掺杂inalas势垒层位于delta-doping层上方；n

ingaas源极帽层位于未掺杂inalas势垒层上方的一侧；n

ingaas漏极帽层位于未掺杂inalas势垒层上方的另一侧；源极电极位于n

ingaas源极帽层上方；漏极电极位于n

ingaas漏极帽层上方；钝化层位于n

ingaas源极帽层、源极电极与n

ingaas漏极帽层、漏极电极之间；钝化层呈凹型结构，凹型结构两端分别与n

ingaas源极帽层、源极电极、n

ingaas漏极帽层、漏极电极的内侧相接触；其中，一端与n

ingaas源极帽层内侧的全部区域、源极电极内侧的部分区域相接触，另一端与n ingaas漏极帽层内侧的全部区域、漏极电极内侧的部分区域相接触；所述凹型结构的凹陷区域中间包括栅区域凹槽；栅极电极位于栅区域凹槽并接触未掺杂inalas势垒层，且厚度大于栅区域凹槽的厚度。
6.在本发明的一个实施例中，未掺杂inalas缓冲层的厚度为300～500nm，in组分为52％；inp副沟道厚度为2～5nm；第一未掺杂in
0.22
ga
0.78
as副沟道厚度为2～3nm；未掺杂in
0.7
ga
0.3
as主沟道厚度为2～3nm；第二未掺杂in
0.22
ga
0.78
as副沟道厚度为2～3nm；未掺杂
inalas隔离层厚度为2～3nm，in组分为52％；delta-doping层为平面掺杂，掺杂浓度为5
×
10
12
cm-2
；未掺杂inalas势垒层厚度为12～15nm，in组分为52％；n

ingaas源极帽层和n

ingaas漏极帽层的厚度为30nm，掺杂浓度5
×
10
18
cm-3
～3
×
10
19
cm-3
，in组分为60％；钝化层厚度为50～100nm。
7.在本发明的一个实施例中，源极电极112上设置有源极金属互联1121；其中，源极金属互联1121覆盖源极电极112上表面的全部区域以及钝化层114上表面的部分区域。
8.本发明的有益效果：
9.本发明能够提高inp基hemt的击穿电压，并保持高in组分沟道的输出特性和截止频率，提高晶体管均匀性和重复性的稳定性，满足inp基电子器件在低功耗低噪声、数字电路领域的应用要求。
10.以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
11.图1是本发明实施例提供的一种复合沟道结构高电子迁移率晶体管结构示意图；
12.图2是本发明实施例提供的一种复合沟道结构高电子迁移率晶体管制备方法示意图；
13.图3a-3m是本发明实施例提供的一种复合沟道结构高电子迁移率晶体管制备流程示意图。
具体实施方式
14.下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
15.实施例一
16.请参见图1，图1是本发明实施例提供的一种复合沟道结构高电子迁移率晶体管结构示意图，所述晶体管包括：
17.半绝缘inp衬底101、未掺杂inalas缓冲层102、inp副沟道103、第一未掺杂in
0.22
ga
0.78
as副沟道104、未掺杂in
0.7
ga
0.3
as主沟道105、第二未掺杂in
0.22
ga
0.78
as副沟道106、未掺杂inalas隔离层107、delta-doping层108、未掺杂inalas势垒层109、n

ingaas源极帽层110、n

ingaas漏极帽层111、源极电极112、漏极电极113、钝化层114和栅极电极115；其中，
18.未掺杂inalas缓冲层102位于半绝缘inp衬底101上方；
19.inp副沟道103位于未掺杂inalas缓冲层102上方；
20.第一未掺杂in
0.22
ga
0.78
as副沟道104位于inp副沟道103上方；
21.未掺杂in
0.7
ga
0.3
as主沟道105位于未掺杂in
0.22
ga
0.78
as副沟道104上方；
22.第二未掺杂in
0.22
ga
0.78
as副沟道106位于未掺杂in
0.7
ga
0.3
as主沟道105上方；
23.未掺杂inalas隔离层107位于第二未掺杂in
0.22
ga
0.78
as副沟道106上方；
24.delta-doping层108位于未掺杂inalas隔离层107上方；
25.未掺杂inalas势垒层109位于delta-doping层108上方；
26.n

ingaas源极帽层110位于未掺杂inalas势垒层109上方的一侧；
27.n

ingaas漏极帽层111位于未掺杂inalas势垒层109上方的另一侧；
28.源极电极112位于n

ingaas源极帽层110上方；
29.漏极电极113位于n

ingaas漏极帽层111上方；
30.钝化层114位于n

ingaas源极帽层110、源极电极112与n

ingaas漏极帽层111、漏极电极113之间；
31.钝化层114呈凹型结构，凹型结构两端分别与n

ingaas源极帽层110、源极电极112、n

ingaas漏极帽层111、漏极电极113的内侧相接触；其中，一端与n

ingaas源极帽层110内侧的全部区域、源极电极112内侧的部分区域相接触，另一端与n ingaas漏极帽层111内侧的全部区域、漏极电极113内侧的部分区域相接触；所述凹型结构的凹陷区域中间包括栅区域凹槽；
32.栅极电极115位于栅区域凹槽并接触未掺杂inalas势垒层109，且厚度大于栅区域凹槽的厚度。
33.本发明所述复合沟道结构高电子迁移率晶体管指的是in
0.22
ga
0.78
as/in
0.7
ga
0.3
as/in
0.22
ga
0.78
as/inp复合沟道结构高电子迁移率晶体管。
34.本发明结构特征在于：inp副沟道与传统in
0.22
ga
0.78
as/in
0.7
ga
0.3
as/in
0.22
ga
0.78
as复合沟道组成四层式复合沟道结构，inp副沟道在整个沟道结构的最下方。
35.可选的，未掺杂inalas缓冲层102的厚度为300～500nm，in组分为52％。
36.可选的，inp副沟道103厚度为2～5nm。
37.可选的，第一未掺杂in
0.22
ga
0.78
as副沟道104厚度为2～3nm。
38.可选的，未掺杂in
0.7
ga
0.3
as主沟道105厚度为2～3nm。
39.可选的，第二未掺杂in
0.22
ga
0.78
as副沟道106厚度为2～3nm。
40.可选的，未掺杂inalas隔离层107厚度为2～3nm，in组分为52％。
41.可选的，delta-doping层108为平面掺杂，掺杂浓度为5
×
10
12
cm-2
。
42.可选的，未掺杂inalas势垒层109厚度为12～15nm，in组分为52％。
43.可选的，n

ingaas源极帽层110和n

ingaas漏极帽层111的厚度为30nm，掺杂浓度5
×
10
18
cm-3
～3
×
10
19
cm-3
，in组分为60％。
44.可选的，钝化层114厚度为50～100nm。
45.可选的，所述钝化层为sin层。
46.可选的，源极电极112上设置有源极金属互联1121；其中，源极金属互联1121覆盖源极电极112上表面的全部区域以及钝化层114上表面的部分区域。
47.可选的，漏极电极113上设置有漏极金属互联1131；其中，漏极金属互联1131覆盖漏极电极113上表面的全部区域以及钝化层114上表面的部分区域。
48.可选的，栅极电极115上设置有栅极金属互联1151；其中，栅极金属互联1151覆盖栅极电极115上表面的全部区域，以及延伸覆盖钝化层114上表面的部分区域。
49.本发明的目的在于针对inp基in
0.22
ga
0.78
as/in
0.7
ga
0.3
as/in
0.22
ga
0.78
as复合沟道结构高电子迁移率晶体管(hemt)击穿电压过低的问题，提供一种in
0.22
ga
0.78
as/in
0.7
ga
0.3
as/in
0.22
ga
0.78
as/inp复合沟道结构hemt及其制作方法，以提高inp基hemt的击穿电压，并保持高in组分沟道相对较高的输出特性和截止频率，制造出均匀性和重复性稳定的器件，满足inp基电子器件在低功耗低噪声、数字电路领域的应用要求。
50.本发明将inp副沟道与传统in
0.22
ga
0.78
as/in
0.7
ga
0.3
as/in
0.22
ga
0.78
as复合沟道组成in
0.22
ga
0.78
as/in
0.7
ga
0.3
as/in
0.22
ga
0.78
as/inp的四层复合沟道，能有效利用高in组分的ingaas材料的高低场迁移率和inp高击穿电压高饱和电子速度的优点，既能保证相同水平的输出电流，又能大幅提高晶体管的击穿电压。除此之外，高in组分的ingaas沟道还能提供太赫兹级的截止频率与最大振荡频率，而inp副沟道的加入也不会对截止频率与最大振荡频率的数值产生负面影响。
51.综上，本发明提供的复合沟道高电子迁移率晶体管，将inp副沟道与传统的in
0.22
ga
0.78
as/in
0.7
ga
0.3
as/in
0.22
ga
0.78
as复合沟道组成in
0.22
ga
0.78
as/in
0.7
ga
0.3
as/in
0.22
ga
0.78
as/inp的四层复合沟道结构，能够有效利用高in组分的ingaas材料的高低场迁移率和inp材料高击穿电压高饱和电子速度的优点，既能保证相同水平的输出电流，又能大幅提高晶体管的击穿电压。同时，由于非高场击穿情况下，电子依旧主要在主沟道中输运，所以与传统的in
0.22
ga
0.78
as/in
0.7
ga
0.3
as/in
0.22
ga
0.78
as复合沟道结构相比，本发明加入inp副沟道组成复合沟道也不会对截止频率与最大振荡频率的数值产生负面影响。因此，本发明提供的高电子迁移率晶体管，具有更大的击穿电压，其直流i-v特性与频率特性能够满足仿真理论预期。
52.实施例二
53.请参见图2，图2是本发明实施例提供的一种复合沟道结构高电子迁移率晶体管的制备方法示意图，所述方法包括：
54.步骤1：在半绝缘inp衬底上生长未掺杂inalas缓冲层。
55.需要说明的是，本发明能够利用mocvd(metal organic chemical vapor deposition，金属有机化学气相沉积)方法，制备复合沟道结构高电子迁移率晶体管。
56.步骤2：在未掺杂inalas缓冲层上生长inp副沟道。
57.步骤3：在inp副沟道上生长第一未掺杂in
0.22
ga
0.78
as副沟道。
58.步骤4：在第一未掺杂in
0.22
ga
0.78
as副沟道上生长未掺杂in
0.7
ga
0.3
as主沟道。
59.步骤5：在未掺杂in
0.7
ga
0.3
as主沟道上生长第二未掺杂in
0.22
ga
0.78
as副沟道。
60.步骤6：在第二未掺杂in
0.22
ga
0.78
as副沟道上生长未掺杂inalas隔离层。
61.步骤7：按照第一掺杂浓度，在未掺杂inalas隔离层上生长delta-doping层。
62.其中，delta-doping层的生长参数包括仅通入硅源，所述delta-doping层为平面掺杂。
63.可选的，所述第一掺杂浓度为5
×
10
12
cm-2
；第二掺杂浓度5
×
10
18
cm-3
～3
×
10
19
cm-3
。
64.步骤8：在delta-doping层上生长未掺杂inalas势垒层。
65.步骤9：按照第二掺杂浓度，在未掺杂inalas势垒层上生长n

ingaas源极帽层和n

ingaas漏极帽层。
66.可选的，所述预设刻蚀参数包括刻蚀气体四氟化碳(cf4)等离子体、和刻蚀速率0.5nm/s。
67.示例如，利用mocvd方法在未掺杂inalas势垒层上生长n

ingaas帽层，掺杂浓度5
×
10
18
cm-3
～3
×
10
19
cm-3
，n

ingaas帽层厚度为30nm，之后通过刻蚀只留下源极和漏极区域帽层。
68.步骤10：在n

ingaas源极帽层和n

ingaas漏极帽层上制作源极电极和漏极电极。
69.步骤11：通过pecvd工艺，在器件表面进行淀积处理，以形成呈凹型结构的钝化层，并按照预设刻蚀参数进行刻蚀去除，以得到栅区域凹槽。
70.示例如，在器件表面淀积厚度为50～100nm的sin钝化层，并通过刻蚀露出栅区域凹槽。
71.步骤12：通过光刻处理和蒸发处理，在栅区域凹槽中得到栅极电极。
72.步骤13：获取引线电极。
73.可选的，所述步骤13包括：
74.在源极电极上制备源极金属互联；
75.在漏极电极上制备漏极金属互联；
76.在栅极电极上制备栅极金属互联。
77.参见图3a-3m，图3a-3m是本发明实施例提供的一种复合沟道结构高电子迁移率晶体管制备流程示意图。
78.示例如，通过本发明提供的一种复合沟道结构高电子迁移率晶体管制备方法，制备inp副沟道为3nm，in
0.22
ga
0.78
as/in
0.7
ga
0.3
as/in
0.22
ga
0.78
as沟道为2/3/2nm的in
0.22
ga
0.78
as/in
0.7
ga
0.3
as/in
0.22
ga
0.78
as/inp复合沟道结构高电子迁移率晶体管：
79.参见图3a：在半绝缘inp衬底上，利用mocvd工艺，外延生长未掺杂inalas缓冲层，未掺杂inalas缓冲层厚度为500nm，工艺条件650℃，mo源为tmin、tmal，使用特气为ash3。
80.参见图3b：在未掺杂inalas缓冲层上，利用mocvd工艺，外延生长inp副沟道，inp副沟道厚度为5nm，工艺条件650℃，mo源为tmin，使用特气为ph3。
81.参见图3c：在inp副沟道上，利用mocvd工艺，外延生长第一未掺杂in
0.22
ga
0.78
as副沟道，第一未掺杂in
0.22
ga
0.78
as副沟道厚度为2nm，工艺条件650℃，mo源为tmin、tmga，使用特气为ash3。
82.参见图3d：在in
0.22
ga
0.78
as副沟道上，利用mocvd工艺，外延生长未掺杂in
0.7
ga
0.3
as主沟道，未掺杂in
0.7
ga
0.3
as主沟道厚度为3nm，工艺条件650℃，mo源为tmin、tmga，使用特气为ash3。
83.参见图3e：在in
0.7
ga
0.3
as主沟道上，利用mocvd工艺，外延生长第二未掺杂in
0.22
ga
0.78
as副沟道，第二未掺杂in
0.22
ga
0.78
as副沟道厚度为2nm，工艺条件650℃，mo源为tmin、tmga，使用特气为ash3。
84.参见图3f：在未掺杂ingaas沟道上，利用mocvd工艺，外延生长未掺杂inalas隔离层，未掺杂inalas隔离层厚度为3nm，工艺条件650℃，mo源为tmin、tmal，使用特气为ash3。
85.参见图3g：在未掺杂inalas隔离层上，利用mocvd工艺，外延生长上delta-doping层，工艺条件650℃，只打开掺杂源sih4，掺杂浓度5
×
10
12
cm-2
。
86.参见图3h：在上delta-doping层上，利用mocvd工艺，外延生长未掺杂inalas势垒层，未掺杂inalas势垒层厚度为12nm，工艺条件650℃，mo源为tmin、tmal，使用特气为ash3。
87.参见图3i：首先，在未掺杂inalas势垒层上，利用mocvd工艺，外延生长n

ingaas帽层，n

ingaas帽层厚度为30nm，工艺条件650℃，mo源为tmin、tmga，使用特气为ash3，掺杂源sih4，掺杂浓度3
×
10
19
cm-3
；然后，制作源漏帽层：先采用甩胶机在3500转/min的转速下甩胶，得到光刻胶掩模；再采用电子束e-beam光刻机进行曝光，形成源极与漏极区域的掩模图
形，再将做好掩模的基片采用icp98c型感应耦合等离子体刻蚀机，在cl2/n2气体流量为10sccm/60sccm，icp功率源的功率为350w，偏压功率源的功率为120w，刻蚀时腔体压强为4mtorr，温度为150℃，刻蚀时间0.5min的条件下将源极与漏极区域之外的n

ingaas帽层刻蚀。
88.参见图3j：制作源漏电极：采用甩胶机在5000转/min的转速下甩胶，得到光刻胶掩模厚度0.8μm；接着，在温度为80℃的高温烘箱中烘10min，采用nsr1755i7a光刻机进行曝光，形成源、漏区域掩模图形；然后，采用ohmiker-50电子束蒸发台以0.1nm/s的蒸发速率进行源漏电极制作，源漏金属依次选用ti/al/ni/au，其中ti厚度为20nm，al厚度为120nm，ni厚度为45nm，au厚度为55nm；源漏欧姆接触金属蒸发完成后进行金属剥离；最后，再用rtp500快速热退火炉，在870℃的n2气氛中进行30s的快速热退火，对欧姆接触金属进行合金，完成源、漏极电极的制作。
89.参见图3k：首先采用pecvd790淀积设备以nh3为n源，sih4源为si源，在最上层inalas势垒层上淀积厚度为100nm的sin钝化层，淀积温度为250℃，沉积得到的钝化层呈现凹型结构。然后，以5000转/min的转速在外延材料表面甩正胶，得到厚度为0.8μm的光刻胶掩模，再在温度为80℃的高温烘箱中烘10min，然后采用nsr1755i7a光刻机光刻获得栅电极图形；接着，采用icp98c型感应耦合等离子体刻蚀机在cf4等离子体中以0.5nm/s的刻蚀速率刻蚀去除栅区域sin钝化层，得到栅区域凹槽。
90.参见图3l：制作栅电极：首先，采用甩胶机在5000转/min的转速下甩胶，得到光刻胶掩模厚度为0.8μm；接着，在温度为80℃的高温烘箱中烘10min，采用nsr1755i7a光刻机进行曝光，光刻对准形成覆盖整个栅槽的栅区域掩模图形；最后，采用ohmiker-50电子束蒸发台以0.1nm/s的蒸发速率进行栅金属的蒸发，使其覆盖在inalas势垒层的顶部，栅金属依次选用ni/au，其中ni厚度为20nm，au厚度为200nm；蒸发完成后进行金属剥离，得到完整的栅极电极。
91.参见图3m：制作互联引线：先采用甩胶机在5000转/min的转速下甩正胶；再采用nsr1755i7a光刻机进行曝光，形成电极引线掩模图形；接着采用ohmiker-50电子束蒸发台以0.3nm/s的蒸发速率对制作好掩模的基片进行引线电极金属蒸发，金属选用ti厚度为20nm，au厚度为200nm；最后在引线电极金属蒸发完成后进行剥离，得到完整的引线电极。
92.综上，本发明提供的复合沟道高电子迁移率晶体管，将inp副沟道与传统的in
0.22
ga
0.78
as/in
0.7
ga
0.3
as/in
0.22
ga
0.78
as复合沟道组成in
0.22
ga
0.78
as/in
0.7
ga
0.3
as/in
0.22
ga
0.78
as/inp的四层复合沟道结构，能够有效利用高in组分的ingaas材料的高低场迁移率和inp材料高击穿电压高饱和电子速度的优点，既能保证相同水平的输出电流，又能大幅提高晶体管的击穿电压。同时，由于非高场击穿情况下，电子依旧主要在主沟道中输运，所以与传统的in
0.22
ga
0.78
as/in
0.7
ga
0.3
as/in
0.22
ga
0.78
as复合沟道结构相比，本发明加入inp副沟道组成复合沟道也不会对截止频率与最大振荡频率的数值产生负面影响。因此，本发明提供的高电子迁移率晶体管，具有更大的击穿电压，其直流i-v特性与频率特性能够满足仿真理论预期。
93.以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的
保护范围。