分离SELCMOS图像传感器像素的制作方法

分离sel cmos图像传感器像素
1.相关申请的交叉引用
2.本技术要求2021年7月14日提交的美国专利申请17/374,997的优先权,该申请的全部内容通过引入并入本文。
技术领域
3.本发明总体上涉及互补金属氧化物半导体(complementary metal-oxide semiconductor,cmos)图像传感器。更具体地，实施例涉及与cmos图像传感器(image sensor,cis)一起使用的分离sel(选择块)像素设计。


背景技术：

4.许多现代电子应用包括基于互补金属氧化物半导体(cmos)图像传感器(cis)技术的集成数码相机和/或其他成像系统。cis通常可以包括像素阵列，每个像素阵列包括单个光电传感器(例如，光电二极管)，或者多个光电传感器的组。每个像素还可以包括支持硬件，例如，用于选择像素的选择栅极和用于将光电传感器的光学响应转换为由其他组件使用的相应电信号的源极跟随器晶体管。像素的性能与其大小有关。例如，增加像素中光电二极管面积的大小可以增加光电二极管的全阱电容(full well capacitance,fwc)，这往往支持扩大动态范围、提高对比度和/或改进其他图像性能。类似地，增加源极跟随器晶体管的有源面积可以改善像素的噪声性能，例如，通过增加其信噪比(signal-noise ration,snr)。
5.对于任何给定的像素大小，光电传感器和支持硬件都必须共享占用空间。因此，任何一个大小的增加都会迫使另一个大小减小，因此像素设计通常代表图像性能(主要与光电传感器的大小和相应的fwc相关)和噪声性能之间的权衡(主要与源极跟随器晶体管的有源面积有关)。随着像素大小不断减小，在优化fwc的同时保持可接受的噪声性能变得越来越困难。


技术实现要素：

6.实施例提供用于实现分离选择块(分离sel)互补金属氧化物半导体(cmos)图像传感器(cis)像素物理架构的电路、设备和方法，例如，用于降低低光应用环境中的噪声。分离sel cis像素物理架构可包括具有一个或多个光电二极管的像素块。在光电二极管上方，可以有：第一氧化物扩散区，其上设置有复位块和增益块；以及其上设置有选择块的第二氧化物扩散区。在光电二极管下方，可以有第三氧化物扩散区，其上设置有源极跟随器(source follower，sf)块(例如，方栅sf晶体管)。可以通过一组光电二极管布线迹线，以将sf块的源与选择块耦合。该架构允许物理栅极长度和/或其他特征的显著增加。
7.根据一组实施例，提供了分离选择块(分离sel)互补金属氧化物半导体(cmos)图像传感器(cis)像素物理架构。该架构包括：具有一组光电二极管的像素块；在该组光电二极管上方的第一氧化物扩散区具有设置在其上的用于复位像素块的复位块，和用于向像素
块提供动态控制增益(discounted cumulative gain,dcg)的增益块；第二氧化物扩散区位于该组光电二极管上方，并具有设置在其上的选择块以选择像素块，该选择块具有控制触点和读出触点；在该组光电二极管下方的第三氧化物扩散区具有设置在其上的源极跟随器块，该源极跟随器块具有源极触点、漏极触点和栅极触点；以及通过一组光电二极管布线迹线，以将源极触点与控制触点耦合。在一些这样的实施例中，源极跟随器块包括方栅源极跟随器(square-gate source follower,sgsf)晶体管。
8.根据另一组实施例，提供了分离sel源极跟随器晶体管系统。该系统包括：设置在像素架构的氧化物扩散区上的源极跟随器晶体管，该氧化物扩散区与像素架构的选择块电隔离，该源极跟随器晶体管包括：有源层，包括源极掺杂区，其被第一电流通道与第一漏极掺杂区分离，并被第二电流通道与第二漏极掺杂区分离；以及方栅层，包括：第一主栅极区，设置在第一电流通道上方至源极掺杂区的第一侧；以及第二主栅极区，与第一主栅极区耦合，并设置在第二电流通道上方至源极掺杂区的第二侧，其与源极掺杂区的第一侧相对。在一些这样的实施例中，氧化物扩散区是第一氧化物扩散区，并且该系统还包括：第二氧化物扩散区，与第一氧化物扩散区电隔离，并且具有设置在其上的选择块，该选择块包括控制触点和读出触点；以及将源极掺杂区与控制触点耦合的迹线。
附图说明
9.本文中引用的并构成本文一部分的附图示出了本公开的实施例。附图连同说明书一起用于解释本发明的原理。
10.图1示出了说明性数字成像系统的一部分的简化框图，作为本文描述的各种实施例的上下文。
11.图2示出了常规方栅源极跟随器(sgsf)晶体管的俯视图。
12.图3示出了根据各种实施例的具有源极跟随器晶体管的说明性常规cis像素的简化像素示意图。
13.图4示出了具有集成sgsf晶体管的说明性cis像素的简化常规物理布局。
14.图5示出了根据本文描述的各种实施例的用于说明性cis像素的简化物理分离sel布局。
15.图6示出了根据本文描述的各种实施例的重新配置的sgsf晶体管的示例。
16.在所附附图中，相似的组件和/或特征可以具有相同的参考标记。此外，可以通过在参考标记之后通过区分相似组件的第二标记来区分相同类型的各种组件。如果在说明书中仅使用了第一附图标记，则描述内容可应用于具有相同的第一附图标记的相似组件中的任何一个，而不考虑第二附图标记。
具体实施方式
17.在以下描述中，提供了许多特定细节以透彻理解本发明。然而，本领域技术人员应当理解，本发明可以在没有这些细节中的一个或多个的情况下实现。在其他示例中，出于简洁的目的，本领域已知的特征和技术将不再描述。
18.图1示出了说明性数字成像系统100的一部分的简化框图，作为本文描述的各种实施例的上下文。数字成像系统100围绕互补金属氧化物半导体(cmos)图像传感器(cis)技术
构建。这样的cis系统通常可以包括像素阵列105，例如，以行和列排列的数百万个像素105。每个像素105可包括光电传感器块110，其可包括单个光电二极管115(例如，或任何合适的光电传感器)，或多个光电二极管115的组。例如，每个像素105可以用一组四个光电二极管115来实现，这些光电二极管115排列成滤色器阵列(color filter array,cfa)排列，例如，拜耳颜色图案(例如，一个红色光电二极管115、一个蓝色光电二极管115、两个绿色光电二极管115)，或任何其他合适的图案。
19.像素105还包括附加组件，有利于光学传感器块110用于光学感测。如图所示，实施例可以包括增益块120、复位块130、源极跟随器块140和选择块150。增益块120可以控制像素105的增益，例如，通过实现双转换增益(dcg)。复位块130可以选择性地复位像素105组件。源极跟随器块140可以支持将来自光电传感器块110的输出转换成指示由光电传感器块110检测到的光学信息的电信号。选择块150可以支持从像素105阵列中选择像素105信号，例如，响应于经由总线160接收的控制信号。例如，总线160可以是列选择总线等。
20.随着技术的进步，新的应用程序不断推动缩小图像传感器像素105的大小。事实上，许多数字成像应用的数量及其图像传感器芯片上像素105的数量和密度正在不断增加(即，推动像素105大小的减小)，同时还要求设计继续满足或超过多个性能参数，例如，与图像对比度、动态范围、捕获帧速率、信噪比(snr)、功耗等。然而，已经证明，像素105的某些性能参数往往会因像素105内的组件的大小减小而受到不利影响。例如，减小光电传感器块110中的光电二极管115的大小可以减小其全阱电容(fwc)，这可能往往缩小动态范围、降低对比度和/或降低其他图像性能。类似地，减少源极跟随器块140的有源面积可以降低像素105的噪声性能，例如，通过降低其信噪比(snr)。例如，减少源极跟随器块140的有源面积往往会增加其对低频噪声(有时称为1/f噪声)和/或突发噪声(也称为随机电报信号(random telegraph signal,rts)噪声、脉冲噪声、双稳态噪声等)的敏感性。一些常规像素105设计寻求在像素105的有限占用空间内最大化组件大小，但是每个像素105的占用空间由其所有组件共享；增加一个组件(例如，光电传感器块110)的大小往往需要减小另一个(例如，源极跟随器块140)的大小。因此，常规像素105设计经常被迫在图像性能(与光电传感器的大小和相应的fwc有关)和噪声性能(与源极跟随器晶体管的有源面积有关)之间进行权衡。
21.随着像素105大小不断减小，甚至在图像性能和噪声性能之间达到可接受的权衡也变得越来越困难。解决这种权衡的一种先进方法是集成所谓的“方栅”源极跟随器等。在2021年1月4日提交的题为“用于cmos图像传感器像素的方栅源极跟随器”的美国专利申请第17/141,141号中描述和图示了方栅源极跟随器的示例，该申请在此通过引用并入它的整体。方栅源极跟随器以有效增加(例如，加倍)栅极宽度的方式配置，从而增加源极跟随器的跨导并降低rts噪声。
22.为了增加的上下文，图2示出了常规方栅源极跟随器(sgsf)晶体管200的俯视图。如图所示，sgsf晶体管200的实施例包括有源层205和方栅层220。实施例还可包括各种绝缘层和相关结构。一些实施方式包括层间结构207，例如，氮化硅间隔物、绝缘氧化物层等。一些实施方式包括浅沟槽隔离(shallow-trench isolation,sti)区和/或其他边缘隔离结构(未示出)，例如，在晶体管之间隔离和/或像素基板上的其他组件。
23.有源层205可以使用硅基板来实现，例如，硅晶片的一部分。有源层205包括漏极掺杂区210，其被第一电流通道与第一源极掺杂区215a分离，并被第二电流通道与第二源极掺
杂区215b分离。漏极掺杂区210和源极掺杂区215中的每一个由旨在代表相应区域的大致位置的虚线圆圈表示。在一些实施方式中，漏极掺杂区210和源极掺杂区215中的每一个是p掺杂基板中的n掺杂区(例如，阱)，因此接近电流通道的电压的施加使得电流从漏极掺杂区210平行流向两个源极掺杂区215。或者，漏极掺杂区210和源极掺杂区215中的每一个可以是n掺杂基板中的p掺杂区(例如，阱)，因此接近电流通道的电压的施加限制电流在漏极掺杂区210到源极掺杂区215之间的电流通道中流动。
24.如本文在电流上下文中所使用的，术语“平行”旨在表示电(不一定几何)平行。特别地，对“平行”电流通道的引用意味着来自单个电路节点(例如，漏极掺杂区域210)的电流沿着独立路径沿着多个电流路径(例如，到两个单独的源极掺杂区域215)分离，而不管这些路径之间的几何关系。例如，所示sgsf晶体管200中的电流通道在晶体管的漏区和源区之间提供平行的电流路径，即使它们在几何上共线(在几何上彼此不平行)。此外，术语“电流通道”在本文中用于指在特定操作条件下通过设计意图流过电流的区域，即使电流当前未在该区域中流动。例如，本领域的普通技术人员将理解，本文中对通过电流通道与源极掺杂区215分离的漏极掺杂区210的参考提供了漏极掺杂区210与源极掺杂区215之间的物理关系的清晰描述，即使当设备没有工作和/或没有电流流动时也是如此。
25.方栅层220的实施例包括耦合在一起以形成“方栅”的至少两个主栅极区222。图2中所示的实施例具有将主栅极区222耦合在一起的两个侧栅极区224，在漏极掺杂区210周围几何地形成正方形。一些其他实施例具有由单个侧栅极区224耦合的两个主栅极区222，例如，在漏极掺杂区210的四分之三周围几何地形成c形。一些其他实施例没有侧栅极区224，并且以其他方式将主栅极区222耦合在一起。例如，“方栅”看起来像在漏极掺杂区210的相对侧上的两个指状物，并且这些指状物使用导电路径、通孔或以任何其他合适的方式耦合。
26.不管将主栅极区222耦合在一起的方式如何，实施例可以使用单个栅极触点226来控制到整个方栅层220(即，至少到两个主栅极区222)的电压。漏极掺杂区210具有与其电耦合并设置于其上的漏极触点212。每个源极掺杂区215具有与其电耦合并设置在其上的相应源极触点217。方栅层220的每个主栅极区222设置在相应的电流通道上方到漏极掺杂区210的彼此相对的相应侧。举例来说，第一主栅极区222a设置于漏极掺杂区210与第一源极掺杂区215a之间的第一电流通道上方，并且第二主栅极区222b设置于漏极掺杂区210和第二源极掺杂区215b之间的第二电流通道上方。两个电流通道有效地使漏极电流沿两个电流通道225分开，并以相反方向流向源极。在一些实施方式中，电流通道被设计为匹配，例如，通过在通道长度、掺杂等方面相等，使得电流将在通道之间基本均等地分开。
27.每个电流通道具有通道长度(l)230，其上的电流在漏极掺杂区210和相应的源极掺杂区215之间流动。类似地，至少由于掺杂参数和边缘隔离结构，有源层205的有源区具有可定义的宽度(w)235。通道长度230和有源区宽度235分别与设置在每个通道上方的主栅极区222的长度和宽度密切相关。因此，描述一般使用长度230(或l 230)来指代每个当前通道的通道长度和每个主栅极区222的物理长度，并且描述一般使用宽度235(或w 235)指每个主栅极区222的有源区宽度和物理宽度。长度230和宽度235至少部分地由像素设计参数和制造工艺约束来控制。例如，如上所述，像素占用空间设计平衡了光电传感器块110和支持组件之间的分配空间，包括源极跟随器块140(其可以由sgsf晶体管200实现)。分配空间通
常可以定义晶体管组件的最大(或标称)长度和宽度。
28.通过具有并联匹配的电流通道，sgsf晶体管200架构在不改变主栅极区222(或整个源极跟随器晶体管)的物理宽度的情况下使有源区宽度235加倍。因此，sgsf晶体管200在操作上表现为具有相同长度l 230和两倍宽度235的源极跟随器晶体管。可以证明，源极跟随器晶体管的跨导与w 235成正比，与l 230成反比；或与w与l的比率(即，w除以l)成正比。因此，用相同的l使w加倍，标称上可以使晶体管的跨导加倍。例如，源极跟随器晶体管的跨导关系可以描述如下：
[0029][0030]
其中g_m是跨导，i_d是漏极电流(即，本质上是晶体管的输出)。其他参数，例如，c_ox(氧化物电容)、μ_eff(有效增益)、m(体系数)和g_ox(氧化物厚度)往往相对恒定并取决于制造工艺和其他此类特性。
[0031]
相对于l 230增加w 235(例如，标称上将w 235加倍)可以提供许多特征。这样的一个特征是更高的跨导可以支持在更高的图像采集帧速率下运行。这样的另一个特征源于跨导与漏极电流和w/l比的乘积成线性比例(如上图所示)。因此，通过增加w/l比，可以以更低的电流实现相同的跨导，从而以更低的功耗实现。其他这样的特征与噪声性能有关。一种噪声性能相关特征基于通道注入深度，通常代表跨导相关性能(例如，效率)和噪声相关性能之间的权衡。增加w/l比可以允许以更小的表面载流子密度(例如，更深的通道注入)实现相同的跨导，从而具有更少的相关噪声。与噪声性能相关的另一个特征涉及方栅的形状，其可以在方栅层220和边缘隔离结构240之间产生重叠区域，这些重叠区域是比通过主栅极区域的主要电流路径更长的电流路径222，并且因此往往抑制沿着sgsf晶体管200的纵向边缘的电流流动。由于纵向边缘往往具有高电场强度，可以捕获电子并产生相对大量的噪声，因此抑制流过这些区域的电流可以降低噪声。
[0032]
图3示出了根据各种实施例的具有源极跟随器晶体管140的说明性常规cis像素的简化像素示意图300。该示意图可以表示图1所示的cis像素100。源极跟随器晶体管140可以实现为图2的源极跟随器晶体管200，或作为任何常规(例如，平面栅极)源极跟随器。如图所示，该示意图包括具有四个光电二极管115的光电传感器块110、增益块120、复位块130、选择块150和源极跟随器晶体管140(源极跟随器块140的实施方式)。为了更加清楚，源极跟随器晶体管140的示意图与漏极触点212、源极触点217和栅极触点226的示意图一起示出。在sgsf晶体管200的实施方式中，源极跟随器晶体管140可以表示为两个场效应晶体管(field-effect transistors,fets)，具有共享的漏极节点、耦合在一起的栅极和单个源极节点(例如，单个源极触点217，单独的源极掺杂区的耦合在一起的触点等)。在所示配置中，漏极触点212与电压参考(vdd)耦合。在栅极触点226施加栅极电压启动源极跟随器晶体管140(例如，在sgsf晶体管200实施方式中，使电流从公共漏极节点并行流向两个fets的相应源极节点)。
[0033]
示意图300清楚地示出了选择块150在源极触点217和总线160之间耦合。例如，总线160是具有偏置电流源310的列选择总线。至少因为源极触点217和选择块150之间的直接耦合，常规物理集成电路布局将选择块150放置在与源极跟随器晶体管140直接相邻的位置，通常设置在共享氧化物扩散区310上并共享触点。
[0034]
图4示出了具有集成sgsf晶体管200的说明性cis像素的简化常规物理布局400。物理布局400可以是图3的简化像素示意图300的物理布局实现。所示布局400的中心区域包括具有四个光电二极管115的光电传感器块110。所示布局400的上部包括具有相应触点的增益块120和复位块130。所示布局400的下部包括选择块150和图2的常规sgsf晶体管200。如图3所示，布局400显示选择块150和常规sgsf晶体管200设置在相同的下氧化物扩散区410b上并共享接触217b(源极跟随器晶体管140的源极触点之一也是选择块150)。增益块120和复位块130也被示为设置在相同的上氧化物扩散区410a上。
[0035]
在一些实施方式中，这样的物理布局400可以用于标准的2乘2cis像素布局。在其他实施方式中，物理布局400可以表示标准4乘2cis像素布局的一部分(例如，可以在布局400的下部下方实现具有四个附加光电二极管115的另一个光电传感器块110，并且所有八个光电二极管115可以共享增益块120、复位块130、选择块150和sgsf晶体管200)。组件块的长度、宽度和放置至少受各种设计和制造约束的控制。一个这样的约束定义了物理布局的最大总大小，从而增加一个组件的大小可以迫使另一个组件的大小减小。例如，如上所述，增加源极跟随器的有效宽度可能是合乎需要的(例如，为了改善跨导、噪声性能和/或其他参数)。增加源极跟随器的物理宽度，如同更大的常规平面栅极源极跟随器一样，将迫使与光电二极管115的大小进行权衡，这可能是不合需要的。然而，sgsf晶体管200通过消耗更多长度来提供平行匹配电流通道以增加(例如，加倍)源极跟随器的有效宽度而不增加物理宽度。
[0036]
尽管如此，由于各种原因，sgsf晶体管200的物理大小受到约束。基于最大化光电二极管115的大小(即，不减小它们的大小以有利于更大的源极跟随器)的期望，常规设计约束往往限制源极跟随器块140(例如，sgsf晶体管200)的物理宽度)。基于与氧化物扩散区410b和/或接触相关的约束，常规设计约束往往限制源极跟随器块140的物理长度。例如，选择块150的放置允许其触点之一直接与源极跟随器块140的源极触点217b共享，并使其触点中的另一个可用作读出触点420。为了将读出触点420与相邻组件(例如，相邻像素的右侧相邻的氧化物扩散区，未示出)隔离，氧化物扩散区410b立即终止于读出触点420的右侧，并且留下最小长度的空间(即，没有氧化物扩散、接触等)。因此，可以看出源极跟随器块140的物理长度被选择块150的放置有效地限制。在典型的常规设计中，这样的长度限制不被认为是约束，至少因为，如上所述，源极跟随器块140的跨导往往与其长度成反比。因为常规设计通常寻求最大化跨导(例如，最大化转换增益、帧速率等)，所以通常没有设计动机来增加源极跟随器块140的长度。
[0037]
尽管如此，如上所述，光电二极管115所经历的主要噪声源是来自源极跟随器的rts噪声，并且rts噪声的量与源极跟随器的总占用空间(即，栅极区域的长度和宽度)有关。增加总栅极面积可以减少噪声量。常规sgsf晶体管200的集成可以允许有效宽度增加(例如，加倍)，从而相对于类似物理宽度的平面型源极跟随器明显降低噪声。然而，对于一些低光应用，即使是非常小的噪声也会干扰操作；即使使用常规sgsf晶体管200，rts噪声水平也会影响低光性能水平。
[0038]
在此描述的实施例提供了增加源极跟随器的长度(例如，sgsf晶体管200的栅极长度)以降低低光应用的噪声的技术。这样的技术将选择块150与源极跟随器块140分开，使得它们不共享氧化物扩散区410b，并且还可以重新配置sgsf晶体管。使用这样的技术，sgsf晶
体管的栅极长度可以明显增加，这可以进一步降低rts噪声。值得注意的是，栅极长度的这种增加也往往会降低sgsf晶体管的跨导。这种对跨导的影响在低光应用中是可以接受的，它可能能够容忍较低的转换增益、较低的帧速率等。
[0039]
图5示出了根据本文描述的各种实施例的用于说明性cis像素的简化物理分离sel布局500。物理分离sel布局500可以是图3的简化像素示意图300的新颖物理布局实施方式。为了更加清楚，物理分离sel布局500示出了新颖分离sel架构的两个相邻实例。为了避免描述过于复杂，术语“布局”用于指代每个实例，使得每个物理分离sel布局500包括像素块110、增益块120、复位块130和源极跟随器第140块；并且图5示出了两个这样的物理分离sel布局500。这样的物理分离sel布局500可用于实施2乘2cis像素布局、4乘2cis像素布局(例如，具有未示出的四个光电传感器的下部块)或其他合适的布局。
[0040]
如在图4的常规布局400中一样，所示物理分离sel布局500的中心区域包括具有四个光电二极管115的光电传感器块110；所示物理分离sel布局500的上部包括增益块120和具有对应接触的复位块130，共享上氧化物扩散区410a。不同于图4的常规布局400，物理分离sel布局500的下部仅包括在其自身的下氧化物扩散区410b上的重新配置的sgsf晶体管510，并且选择块150被移动到物理分离sel布局500的上部单独的上氧化物扩散区410c。
[0041]
重新配置的sgsf晶体管510包括各种特征。一个特征是将选择块150移出下氧化物扩散区410b，允许新配置的sgsf晶体管510的栅极长度(由箭头520示出)可以明显更长。例如，根据图4的说明性物理布局400，使用示例现有技术制造工艺来实现cis像素。在图4中，常规sgsf晶体管200的最大栅极长度可为约0.35微米；同时，根据图4的物理分离sel布局500，使用相同的示例最新制造工艺来实现cis像素，重新配置的sgsf晶体管510的最大栅极长度可高达约0.80微米(即，长度的两倍以上)。如上所述，栅极长度的增加可以减少来自源极跟随器块140的rts噪声。
[0042]
另一个特征是重新配置的sgsf晶体管510具有单个源极掺杂区215，其具有位于朝向源极跟随器块140的中心的单个源极触点217，以及单个漏极掺杂区210，其具有位于源极跟随器块140的外部的单个漏极触点212。这基本上与图2和4中所示的常规sgsf晶体管200配置相反。如上所述，选择块150在其任一侧包括两个触点：与源极跟随器耦合的第一触点(控制触点525)和与读出总线耦合的第二触点(读出触点420)。如图所示，物理分离sel布局500包括专用迹线530以将重新配置的源极触点217(仍在布局500的下部)与重新定位的选择块150(现在在布局500的上部)的控制触点525耦合。迹线530穿过像素块110。由于选择块150在其自身的上氧化物扩散区410c上，重新定位的选择块150的读出触点420可用于与总线耦合，同时也与相邻组件隔离。
[0043]
另一个特征是源极掺杂区215和漏极掺杂区210的重新配置允许将多个重新配置的sgsf晶体管510彼此直接相邻地放置。如上所述(例如，在图3的电路示意图300中),漏极接点212与vdd耦合。因此，由于漏极触点212连接到源极跟随器块140的外部，另一个重新配置的sgsf晶体管510可以直接与其相邻放置。在一些实施例中，多个相邻的重新配置的sgsf晶体管510共享相同的下氧化物扩散区410b。例如，不需要像在读出触点420位于相应位置的常规布局400中那样通过结束氧化物扩散区并留出空间来将漏极触点212与相邻组件隔离。这可以提供各种特征，例如，允许重新配置的sgsf晶体管510的栅极长度甚至更长。
[0044]
为了说明起见，图6示出了根据本文描述的各种实施例的重新配置的sgsf晶体管
600的示例。重新配置的sgsf晶体管600是重新配置的sgsf晶体管510的实施方式。如图所示，重新配置的sgsf晶体管600包括具有源极掺杂区215的有源层，其被第一电流通道与第一漏极掺杂区210a分离，并被第二电流通道与第二漏极掺杂区210b分离。第一和第二电流通道可以匹配(例如，具有相同的标称长度，如上所述)。第一主栅极区222a设置在第一电流通道上方至源极掺杂区215的第一侧，而第二主栅极区222b与第一主栅极区222a耦合并设置在第二电流通道上方至与源极掺杂区215的第一侧相对的源极掺杂区215的第二侧。
[0045]
当在共享的下氧化物扩散区410b上实现多个相邻的重新配置的sgsf晶体管600时，重新配置的sgsf晶体管600的至少一部分可以共享漏极掺杂区210(和/或共享漏极触点212)。例如，作为重新配置的sgsf晶体管600的一部分示出的第一漏极掺杂区210a也可以是另一个重新配置的sgsf晶体管600(未示出)的相应的第二漏极掺杂区210b，sgsf晶体管600与所示重新配置的sgsf晶体管600右侧直接相邻，并共享相同的下氧化物扩散区410b；和/或作为重新配置的sgsf晶体管600的一部分示出的第二漏极掺杂区210b也可以是另一个重新配置的sgsf晶体管600(未示出)的相应第一漏极掺杂区210a，sgsf晶体管600与所示重新配置的sgsf晶体管600左侧直接相邻，并共享相同的下氧化物扩散区410b。
[0046]
回到图5，另一个特征是，因为增加的长度提供了跨导的明显增加，一些应用可以容忍重新配置的sgsf晶体管510的物理宽度的减小。如上所述，跨导与总栅极面积(长度乘以宽度)成正比，因此减小宽度将减小跨导。然而，由于使用方栅设计导致的有效宽度增加，以及由于新颖分离sel架构和重新配置的sgsf晶体管510设计而增加的物理长度，仍然可以为某些应用提供足够量的跨导，即使具有减小的物理栅极宽度。减少物理栅极宽度可以开辟额外的区域以增加像素块110(光电二极管115的)的占用空间。如上所述，较大的光电二极管115可具有较大的全阱电容以提高性能。
[0047]
应理解，当元件或组件在本文中被称为“连接到”或“耦合到”另一元件或组件时，其可以连接或耦合到另一元件或组件，或者也可以存在介于中间的元件或组件。相反，当元件或组件被称为“直接连接到”或“直接耦合到”另一元件或组件时，它们之间不存在介于中间的元件或组件。应理解，尽管可以使用本文中的术语“第一”、“第二”、“第三”等描述各种元件、组件，但是这些元件、组件、区域不应受这些术语的限制。这些术语仅用于将一个元件，组件与另一个元件，组件区分开。因此，在不脱离本发明的教导的情况下，以下讨论的第一元件，组件可以被称为第二元件，组件。如本文中使用的，术语“逻辑低”、“低状态”、“低电平”、“逻辑低电平”、“低”或“0”可互换使用。术语“逻辑高”、“高状态”、“高电平”、“逻辑高电平”、“高”或“1”可互换使用。
[0048]
如本文所使用的，术语“一”，“一个”和“该”可以包括单数和复数引用。还将理解，术语“包括”、“包含”、“具有”及其变体在本说明书中使用时指明所陈述的特征、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其他特征、步骤、操作、元件、组件和/或其群组的存在或添加。相反，术语“由......组成”在本说明书中使用时，指明了所陈述的特征、步骤、操作、元件和/或组件，并且排除了附加的特征、步骤、操作、元件和/或组件。此外，如本文中所使用的，术语“和/或”可以指代且涵盖相关联所列项目中的一个或多个的任一可能组合。
[0049]
尽管这里参考说明性实施例描述了本发明，但是该描述并非旨在以限制性的意义来解释。相反，说明性实施例的目的是使本领域技术人员更好地理解本发明的精神。为了不
模糊本发明的范围，省略了公知的工艺和制造技术的许多细节。参考说明书，对于本领域技术人员来说，对说明性实施例以及其他实施例的各种改变是显而易见的。因此，所附权利要求旨在涵盖任何这样的改变。
[0050]
此外，可以有利地使用本发明的优选实施例的一些特征而无需相应地使用其他特征。因此，前面的描述应该被认为仅仅是对本发明原理的说明，而不是对其的限制。本领域技术人员将理解落入本发明范围内的上述实施例的变型。因此，本发明不限于上面讨论的特定实施例和描述，而是由所附权利要求及其等同限制。