一种服务器时间同步装置、方法和一种服务器与流程

1.本发明属于服务器时间同步技术领域，特别涉及一种服务器时间同步装置、方法和一种服务器。


背景技术：

2.近年来，随着国际形势和国内政策的变化，国产化服务器得到越来越多的重视，其中，飞腾cpu平台服务器在架构设计上与intel平台有着较大的差异，如系统时间和bmc时间的同步：intel平台有pch桥片可以在待机状态下工作，bmc可以从pch获取时间进行同步。飞腾平台无桥片，需要外挂rtc芯片，cpu和bmc都需要从外挂rtc芯片中获取时间，如何保证cpu和bmc获取时间时不发生冲突，且在系统启动后，网络同步时间后如何同步bmc时间，都是需要设计时考虑的问题。
3.现有技术中的设计中，一般是cpu和bmc各自挂一颗rtc芯片，在上电启动过程中，cpu获取系统rtc时间，bmc也需要获取系统rtc时间同步到bmc rtc芯片中。同时，硬件链路上一般会有一颗switch芯片用于cpu到rtc芯片以及bmc到rtc芯片的切换。现有技术存在的风险是cpu和bmc具有一定的启动时间，两者去获取系统时间的时机不容易把控，若同时去读取则容易出错；另一方面，bmc获取一次系统时间后一般不再去读系统rtc了，若后续系统时间再次更新(如与网络同步)，bmc时间就不会再去更新。另外，switch芯片对于设计来说，也增加了一定的成本。


技术实现要素：

4.为了解决上述技术问题，本发明提出了一种服务器时间同步装置、方法和一种服务器。可以避免cpu和bmc在读取或设置rtc时间时潜在的冲突风险，并可以实现在任意一者更新了rtc时间后，另外一者可以及时进行时间的同步。
5.为实现上述目的，本发明采用以下技术方案：
6.一种服务器时间同步装置，包括第一控制模块、可编程逻辑芯片、第二控制模块和时钟芯片；所述可编程逻辑芯片分别与第一控制模块和第二控制模块通信连接；所述时钟芯片也分别与第一控制模块和第二控制模块通信连接；
7.所述第一控制模块用于发出对时间操作的第一指令，以及根据第二控制模块反馈的第二指令通过时钟芯片执行对时间的操作；
8.所述可编程逻辑芯片用于将监测到第一指令发送至第二控制模块，并将第二控制模块反馈的第二指令再透传至第一控制模块；
9.所述第二控制模块用于在接收到第一指令后，拉低反馈至第一控制模块的第二指令电平。
10.进一步的，所述装置还包括：
11.所述第二控制模块用于发出对时间操作的第一指令，以及根据第一控制模块反馈的第二指令通过时钟芯片执行对时间的操作；
12.所述可编程逻辑芯片用于将监测到第一指令发送至第一控制模块，并将第一控制模块反馈的第二指令再透传至第二控制模块；
13.所述第一控制模块用于在接收到第一指令后，拉低反馈至第二控制模块的第二指令电平。
14.进一步的，所述第一控制模块为中央处理器；所述第二控制器为基板管理控制器。
15.进一步的，所述可编程逻辑芯片采用cpld、单片机或者fpga。
16.进一步的，所述可编程逻辑芯片均通过gpio信号分别与第一控制模块和第二控制模块通信连接。
17.进一步的，所述时钟芯片均通过i2c信号分别与第一控制模块和第二控制模块通信连接。
18.本发明还提出了一种服务器时间同步方法，是基于一种服务器时间同步装置实现的，包括以下步骤：
19.第一控制模块发出对时间操作的第一指令，可编程逻辑芯片将监测到的所述第一指令发送至第二控制模块；所述对时间操作的第一指令为对时间的读取或对时间的改写；
20.第二控制模块在接收到第一指令后，拉低反馈至第一控制模块的第二指令电平，并通过可编程逻辑芯片将第二控制模块反馈的第二指令再透传至第一控制模块；
21.第一控制模块根据所述第二指令执行对时间的操作。
22.进一步的，所述方法还包括：
23.第二控制模块发出对时间操作的第一指令，可编程逻辑芯片将监测到的所述第一指令发送至第一控制模块；所述对时间操作的第一指令为对时间的读取或对时间的改写；
24.第一控制模块在接收到第一指令后，拉低反馈至第二控制模块的第二指令电平，并通过可编程逻辑芯片将第一制模块反馈的第二指令再透传至第二控制模块；
25.第二控制模块根据所述第二指令执行对时间的操作。
26.进一步的，所述方法还包括：在第一控制模块或者第二控制模块执行对时间的改写时，在所述第一控制模块或者第二控制模块对时间改写成功之后；所述第二控制模块或者第一控制模块再执行对时间的读取。
27.一种服务器，其特征在于，包括所述的一种服务器时间同步装置。
28.发明内容中提供的效果仅仅是实施例的效果，而不是发明所有的全部效果，上述技术方案中的一个技术方案具有如下优点或有益效果：
29.本发明提出了一种服务器时间同步装置、方法和一种服务器，该装置包括第一控制模块、可编程逻辑芯片、第二控制模块和时钟芯片；可编程逻辑芯片分别与第一控制模块和第二控制模块通信连接；时钟芯片也分别与第一控制模块和第二控制模块通信连接；第一控制模块用于发出对时间操作的第一指令，以及根据第二控制模块反馈的第二指令通过时钟芯片执行对时间的操作；可编程逻辑芯片用于将监测到第一指令发送至第二控制模块，并将第二控制模块反馈的第二指令再透传至第一控制模块；第二控制模块用于在接收到第一指令后，拉低反馈至第一控制模块的第二指令电平。基于一种服务器时间同步装置，还提出了一种服务器时间同步方法和一种服务器。本发明通过一定的逻辑控制信号实现中央处理器与时钟芯片和基板管理控制器与时钟芯片链路的切换，保证中央处理器和基板管理器都在需要的时候可以读取到时钟芯片时间，且在时钟芯片时间被更新后中央处理器和
基板管理控制器都能主动再去同步。本发明可以避免中央处理器和基板管理控制器在读取或设置时钟芯片时间时潜在的冲突风险，并可以实现在任意一者更新了时钟芯片时间后，另外一者可以及时进行时间的同步，实现原理简单，提高用户体验。
30.本发明通过逻辑信号的交互，避免了时钟芯片芯片多主配置存在的总线冲突风险，省去了转换芯片，降低了设计成本。
附图说明
31.如图1为本发明实施例1一种服务器时间同步装置连接示意图；
32.如图2为本发明实施例2一种服务器时间同步方法时间中第一控制模块发出对时间的读取操作流程图；
33.如图3为本发明实施例2一种服务器时间同步方法时间中第二控制模块发出对时间的读取操作流程图；
34.如图4为本发明实施例2一种服务器时间同步方法时间中第一控制模块发出对时间的改写操作流程图；
35.如图5为本发明实施例2一种服务器时间同步方法时间中第二控制模块发出对时间的改写操作流程图。
具体实施方式
36.为能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本发明进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。
37.实施例1
38.本发明实施例1提出了一种服务器时间同步装置。本发明通过一定的逻辑控制信号实现中央处理器与时钟芯片和基板管理控制器与时钟芯片链路的切换，保证中央处理器和基板管理器都在需要的时候可以读取到时钟芯片时间，且在时钟芯片时间被更新后中央处理器和基板管理控制器都能主动再去同步。
39.该装置包括第一控制模块、可编程逻辑芯片、第二控制模块和时钟芯片；可编程逻辑芯片分别与第一控制模块和第二控制模块通信连接；时钟芯片也分别与第一控制模块和第二控制模块通信连接；第一控制模块用于发出对时间操作的第一指令，以及根据第二控制模块反馈的第二指令通过时钟芯片执行对时间的操作；可编程逻辑芯片用于将监测到第一指令发送至第二控制模块，并将第二控制模块反馈的第二指令再透传至第一控制模块；第二控制模块用于在接收到第一指令后，拉低反馈至第一控制模块的第二指令电平。
40.装置还包括：第二控制模块用于发出对时间操作的第一指令，以及根据第一控制模块反馈的第二指令通过时钟芯片执行对时间的操作；可编程逻辑芯片用于将监测到第一指令发送至第一控制模块，并将第一控制模块反馈的第二指令再透传至第二控制模块；第一控制模块用于在接收到第一指令后，拉低反馈至第二控制模块的第二指令电平。
41.第一控制模块为中央处理器；第二控制器为基板管理控制器。可编程逻辑芯片采用cpld、单片机或者fpga。
42.可编程逻辑芯片均通过gpio信号分别与第一控制模块和第二控制模块通信连接。时钟芯片均通过i2c信号分别与第一控制模块和第二控制模块通信连接
43.其中，cpu：central processing unit中央处理单元；在系统需要读取或设置时间时由cpu操作rtc芯片；
44.bmc：baseboard management controller基板管理控制器；独立于系统外的管理模块，同样需要读取或设置rtc时间
45.rtc:real_time clock实时时钟；可向cpu或bmc等管理器件提供时间信息；
46.cpld：complex programmable logic device复杂可编程逻辑器件；负责监测和传递cpu和bmc间的gpio信号；
47.pch：platform controller hub intel集成南桥；
48.如图1给出了给出了一种服务器时间同步装置连接示意图，cpu和bmc的i2c都直接连到rtc芯片，cpld负责cpu和bmc间信号的电平转换。cpu和bmc都各自有两个gpio接到cpld，一个输入一个输出。
49.基于图1给出的一种服务器时间同步装置，cpu读取rtc时间的过程为：当cpu需要读取rtc时间时，由cpu控制gpio_cpu_cpld输出读指令(特定序列的电平信号，比如1-0-1)，cpld接收到该指令后，透传该信号到bmc(即gpio_cpld_bmc)，bmc接收到该信号后，就不会再执行读时间的动作，同时将gpio_bmc_cpld信号拉低，cpld透传至gpio_cpld_cpu，cpu接收到低信号后，开始读取rtc的动作。
50.bmc读取rtc时间的过程为，由bmc控制gpio_bmc_cpld至gpld，输出读指令，即特定时间序列的电平信号，cpld接收到该指令后，透传该信号到cpu，即gpio_cpld_cpu，cpu接收到该信号后，就不会再执行读时间的动作，同时将gpio_cpu_cpld信号拉低，cpu透传gpio_cpld_bmc，bmc接收到低信号后，开始读取rtc的动作。
51.基于图1给出的一种服务器时间同步装置，cpu对rtc时间改写的过程为：以cpu设置rtc时间为例，当cpu需要设置时间时，由cpu控制gpio_cpu_cpld发出写指令序列(如1-0-1-0-1)，cpld接收到信号后，将该信号透传到bmc，bmc接收到信号后，就不再对rtc芯片进行操作，同时将gpio_bmc_cpld信号拉低，cpld透传至gpio_cpld_cpu，cpu接收到低信号后，开始写入rtc的动作。当写入完成后，将gpio_cpu_cpld拉低，bmc接收到电平变化后，开始执行1中的读取rtc动作，从而实现cpu更新时间后bmc也完成同步。
52.bmc对rtc时间改写的过程为由bmc控制gpio_bmc_cpld至gpld，输出改写指令，即特定时间序列的电平信号，cpld接收到该指令后，透传该信号到cpu，即gpio_cpld_cpu，cpu接收到该信号后，就不会再执行改写时间的动作，同时将gpio_cpu_cpld信号拉低，cpu透传gpio_cpld_bmc，bmc接收到低信号后，开始改写rtc的时间。当写入完成后，gpio_bmc_cpld拉低，cpu接收到电平变化后，开始执行1中的读取rtc动作，从而实现bmc更新时间后cpu也完成同步。
53.本发明实施例1提出的一种服务器时间同步装置，可以避免中央处理器和基板管理控制器在读取或设置时钟芯片时间时潜在的冲突风险，并可以实现在任意一者更新了时钟芯片时间后，另外一者可以及时进行时间的同步，实现原理简单，提高用户体验。本发明
通过逻辑信号的交互，避免了时钟芯片芯片多主配置存在的总线冲突风险，省去了转换芯片，降低了设计成本。
54.实施例2
55.基于本发明实施例1提出的一种服务器时间同步装置，本发明实施例2还提出了一种服务器时间同步方法，如图2为本发明实施例2一种服务器时间同步方法时间中第一控制模块发出对时间的读取操作流程图。该流程是由第一控制模块发出对时间的读操作。
56.在步骤s200中，第一控制模块发出对时间操作的第一指令，可编程逻辑芯片将监测到的第一指令发送至第二控制模块；对时间操作的第一指令为对时间的读取；
57.在步骤s210中，第二控制模块在接收到第一指令后，拉低反馈至第一控制模块的第二指令电平，并通过可编程逻辑芯片将第二控制模块反馈的第二指令再透传至第一控制模块；
58.在步骤s220中，第一控制模块根据所述第二指令执行对时间的操作。
59.即：cpu读取rtc时间的过程为：当cpu需要读取rtc时间时，由cpu控制gpio_cpu_cpld输出读指令(特定序列的电平信号，比如1-0-1)，cpld接收到该指令后，透传该信号到bmc(即gpio_cpld_bmc)，bmc接收到该信号后，就不会再执行读时间的动作，同时将gpio_bmc_cpld信号拉低，cpld透传至gpio_cpld_cpu，cpu接收到低信号后，开始读取rtc的动作。
60.如图3为本发明实施例2一种服务器时间同步方法时间中第二控制模块发出对时间的读取操作流程图；
61.在步骤s300中，第二控制模块发出对时间操作的第一指令，可编程逻辑芯片将监测到的第一指令发送至第一控制模块；对时间操作的第一指令为对时间的读取；
62.在步骤s310中，第一控制模块在接收到第一指令后，拉低反馈至第二控制模块的第二指令电平，并通过可编程逻辑芯片将第一制模块反馈的第二指令再透传至第二控制模块；
63.在步骤s320中，第二控制模块根据第二指令执行对时间的操作。
64.bmc读取rtc时间的过程为，由bmc控制gpio_bmc_cpld至gpld，输出读指令，即特定时间序列的电平信号，cpld接收到该指令后，透传该信号到cpu，即gpio_cpld_cpu，cpu接收到该信号后，就不会再执行读时间的动作，同时将gpio_cpu_cpld信号拉低，cpu透传gpio_cpld_bmc，bmc接收到低信号后，开始读取rtc的动作。
65.如图4为本发明实施例2一种服务器时间同步方法时间中第一控制模块发出对时间的改写操作流程图。该流程是由第一控制模块发出对时间的改写操作。
66.在步骤s400中，第一控制模块发出对时间操作的第一指令，可编程逻辑芯片将监测到的第一指令发送至第二控制模块；对时间操作的第一指令为对时间的改写；
67.在步骤s410中，第二控制模块在接收到第一指令后，拉低反馈至第一控制模块的第二指令电平，并通过可编程逻辑芯片将第二控制模块反馈的第二指令再透传至第一控制模块；
68.在步骤s420中，第一控制模块根据所述第二指令执行对时间的改写；并在改写完成后拉低第一指令的电平；
69.在步骤s430中，第二控制模块接收到第一电平的变化后，再执行读取时钟芯片时间的操作，从而实现第一控制模块更新时间后第二控制模块也完成同步。
70.即：当cpu需要设置时间时，由cpu控制gpio_cpu_cpld发出写指令序列(如1-0-1-0-1)，cpld接收到信号后，将该信号透传到bmc，bmc接收到信号后，就不再对rtc芯片进行操作，同时将gpio_bmc_cpld信号拉低，cpld透传至gpio_cpld_cpu，cpu接收到低信号后，开始写入rtc的动作。当写入完成后，将gpio_cpu_cpld拉低，bmc接收到电平变化后，开始执行1中的读取rtc动作，从而实现cpu更新时间后bmc也完成同步。
71.如图5为本发明实施例2一种服务器时间同步方法时间中第二控制模块发出对时间的改写操作流程图。
72.在步骤s500中，第二控制模块发出对时间操作的第一指令，可编程逻辑芯片将监测到的第一指令发送至第一控制模块；对时间操作的第一指令为对时间的改写；
73.在步骤s510中，第一控制模块在接收到第一指令后，拉低反馈至第二控制模块的第二指令电平，并通过可编程逻辑芯片将第一控制模块反馈的第二指令再透传至第二控制模块；
74.在步骤s520中，第二控制模块根据所述第二指令执行对时间的改写；并在改写完成后拉低第一指令的电平；
75.在步骤s530中，第一控制模块接收到第一电平的变化后，再执行读取时钟芯片时间的操作，从而实现第二控制模块更新时间后第一控制模块也完成同步。
76.bmc对rtc时间改写的过程为由bmc控制gpio_bmc_cpld至gpld，输出改写指令，即特定时间序列的电平信号，cpld接收到该指令后，透传该信号到cpu，即gpio_cpld_cpu，cpu接收到该信号后，就不会再执行改写时间的动作，同时将gpio_cpu_cpld信号拉低，cpu透传gpio_cpld_bmc，bmc接收到低信号后，开始改写rtc的时间。当写入完成后，gpio_bmc_cpld拉低，cpu接收到电平变化后，开始执行1中的读取rtc动作，从而实现bmc更新时间后cpu也完成同步。
77.本发明实施例2提出的一种服务器时间同步方法，可以避免中央处理器和基板管理控制器在读取或设置时钟芯片时间时潜在的冲突风险，并可以实现在任意一者更新了时钟芯片时间后，另外一者可以及时进行时间的同步，实现原理简单，提高用户体验。本发明通过逻辑信号的交互，避免了时钟芯片芯片多主配置存在的总线冲突风险，省去了转换芯片，降低了设计成本。
78.需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。另外，本技术实施例提供的上述技术方案中与现有技术中对应技术方案实现原理一致的部分并未详细说明，以免过多赘述。
79.上述虽然结合附图对本发明的具体实施方式进行了描述，但并非对本发明保护范围的限制。对于所属领域的技术人员来说，在上述说明的基础上还可以做出其它不同形式的修改或变形。这里无需也无法对所有的实施方式予以穷举。在本发明的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本发明的保护范围以内。