半导体装置及半导体装置的制造方法与流程

1.本发明涉及半导体装置及半导体装置的制造方法。


背景技术：

2.反向导通igbt(rc-igbt：reverse conducting insulated gate bipolar transistor)为在1个半导体基板内设置有igbt区域和二极管区域的半导体装置。在二极管区域形成有续流二极管。该续流二极管具有在半导体基板形成的沟槽、在该沟槽内壁形成的二极管沟槽绝缘膜、隔着该二极管沟槽绝缘膜在沟槽内部设置的二极管沟槽电极。专利文献1所记载的rc-igbt中的二极管具有沟槽栅极(二极管沟槽电极)和与该沟槽栅极接触的栅极氧化膜(二极管沟槽绝缘膜)。阳极层的侧面和沟槽栅极被栅极氧化膜隔开，彼此没有接触。
3.专利文献1：日本特开2016-96222号公报
4.在阳极层的侧面通过二极管沟槽绝缘膜与二极管沟槽电极隔开的情况下，通过ie(injection enhanced)效应，阳极层附近的载流子浓度变高，正向电压降降低。另一方面，恢复电流增加，能量损耗增大。


技术实现要素：

5.本发明就是为了解决上述课题而提出的，提供改善能量损耗的半导体装置。
6.本发明涉及的半导体装置包含半导体基板、第1导电型的第1半导体层、第2导电型的第2半导体层、二极管沟槽栅极、电极层。第1导电型的第1半导体层是作为半导体基板的上表面侧的表层而设置的。第2导电型的第2半导体层设置于第1半导体层的下方。二极管沟槽栅极包含二极管沟槽绝缘膜和二极管沟槽电极。二极管沟槽绝缘膜形成于从半导体基板的上表面将第1半导体层贯穿而到达第2半导体层的沟槽的内壁。二极管沟槽电极设置于沟槽的内部。电极层将半导体基板的表层覆盖。二极管沟槽绝缘膜是沿沟槽的内壁中的位于上部侧壁的下方的下部侧壁和底部形成的，该上部侧壁位于沟槽的上端侧。电极层进一步将沟槽的上部侧壁覆盖。第1半导体层在沟槽的上部侧壁处与电极层接触。
7.发明的效果
8.根据本发明的半导体装置，会改善能量损耗。
9.本发明的目的、特征、方案及优点通过下面的详细说明和附图而变得更加清楚。
附图说明
10.图1是表示实施方式1中的半导体装置的结构的一个例子的俯视图。
11.图2是表示实施方式1中的半导体装置的结构的一个例子的俯视图。
12.图3是表示实施方式1中的半导体装置的igbt区域的结构的局部放大俯视图。
13.图4是表示实施方式1中的半导体装置的igbt区域的结构的剖视图。
14.图5是表示实施方式1中的半导体装置的igbt区域的结构的剖视图。
15.图6是表示实施方式1中的半导体装置的二极管区域的结构的局部放大俯视图。
16.图7是表示实施方式1中的半导体装置的二极管区域的结构的剖视图。
17.图8是将图7所示的区域放大后的剖视图。
18.图9是表示实施方式1中的半导体装置的二极管区域的结构的剖视图。
19.图10是表示igbt区域和二极管区域的边界部分的结构的剖视图。
20.图11是表示igbt区域和末端区域的边界部分的结构的剖视图。
21.图12是表示二极管区域和末端区域的边界部分的结构的剖视图。
22.图13是表示准备半导体基板的工序的图。
23.图14是表示形成n型载流子积蓄层、p型基极层及p型阳极层的工序的图。
24.图15是表示形成n

型源极层、p

型接触层及p

型接触层的工序的图。
25.图16是表示形成沟槽的工序的图。
26.图17是表示形成氧化膜的工序的图。
27.图18是表示形成栅极沟槽电极、哑沟槽电极及二极管沟槽电极的工序的图。
28.图19是表示形成绝缘材料膜的工序的图。
29.图20是表示在igbt区域形成接触孔的工序的图。
30.图21是表示在二极管区域形成接触孔的工序的图。
31.图22是表示形成阻挡金属及发射极电极的工序的图。
32.图23是表示将半导体基板薄化的工序的图。
33.图24是表示形成n型缓冲层及p型集电极层的工序的图。
34.图25是表示形成n

型阴极层的工序的图。
35.图26是表示形成集电极(collector)电极(electrode)的工序的图。
36.图27是表示二极管沟槽绝缘膜的上端的位置与二极管的正向电压降的关系的图。
37.图28是表示二极管沟槽绝缘膜的上端的位置与恢复电流的关系的图。
38.图29是表示二极管沟槽绝缘膜的上端的位置与恢复损耗的关系的图。
39.图30是表示使沟槽的上部侧壁露出的工序的图。
40.图31是表示形成绝缘材料膜的工序的图。
41.图32是表示形成接触孔的工序的图。
42.图33是表示形成阻挡金属及发射极电极的工序的图。
43.图34是表示形成绝缘材料膜的工序的图。
44.图35是表示形成接触孔的工序的图。
45.图36是表示形成阻挡金属及发射极电极的工序的图。
46.图37是表示实施方式2中的二极管区域的结构的局部放大俯视图。
47.图38是表示实施方式2中的二极管区域的结构的剖视图。
48.图39是表示实施方式3中的二极管区域的结构的剖视图。
49.图40是表示实施方式4中的二极管区域的结构的剖视图。
具体实施方式
50.《实施方式1》
51.在下面的说明中，n及p表示半导体的导电型。n-表示杂质浓度比n低的浓度。n

表示
杂质浓度比n高的浓度。同样地，p-表示杂质浓度比p低的浓度。p

表示杂质浓度比p高的浓度。下面所示的各层的p型及n型也可以彼此调换。
52.(1)半导体装置的整体平面构造
53.图1是表示实施方式1中的半导体装置100的结构的一个例子的俯视图。半导体装置100在1个半导体基板内具有igbt(insulated gate bipolar transistor)区域10和二极管区域20。二极管区域20与igbt区域10相邻。在igbt区域10形成多个igbt的单元构造(igbt单元)，在二极管区域20形成多个续流二极管的单元构造(二极管单元)。单元构造为与元件的最小单位对应的构造。包含igbt区域10及二极管区域20的区域称为单元区域。实施方式1中的半导体装置100为rc-igbt(reverse conducting igbt：反向导通igbt)。半导体基板例如由si等半导体、或sic、gan等所谓的宽带隙半导体形成。
54.igbt区域10和二极管区域20具有条带状的平面形状。igbt区域10及二极管区域20在半导体基板的面内，在一个方向上延伸。igbt区域10及二极管区域20交替并排地设置于与它们的延伸方向正交的方向。这样的半导体装置100称为“条带型”。
55.图2是表示实施方式1中的半导体装置101的结构的一个例子的俯视图。半导体装置101也与半导体装置100同样地，是在1个半导体基板内具有igbt区域10和二极管区域20的rc-igbt。
56.二极管区域20具有岛状的平面形状。这里，多个二极管区域20并排地配置于半导体基板的面内的纵向及横向。igbt区域10将多个二极管区域20各自包围。这样的半导体装置101称为“岛型”。
57.半导体装置100及101除了igbt区域10及二极管区域20之外，还包含焊盘区域40及末端区域30。
58.焊盘区域40设置于单元区域的外侧，即igbt区域10及二极管区域20的外侧。这里，焊盘区域40是与igbt区域10相邻地设置的。焊盘区域40是设置用于对半导体装置进行控制的控制焊盘41的区域。控制焊盘41例如包含电流感测焊盘41a、开尔文发射极焊盘41b、栅极焊盘41c、温度感测二极管焊盘41d、41e等。
59.电流感测焊盘41a是用于对在单元区域流过的电流进行检测的控制焊盘。电流感测焊盘41a以流过在单元区域整体流动的电流的几分之一至几万分之一的电流的方式，与单元区域的一部分igbt单元或二极管单元电连接。
60.开尔文发射极焊盘41b及栅极焊盘41c是施加用于对半导体装置进行通断控制的栅极驱动电压的控制焊盘。开尔文发射极焊盘41b与igbt单元的p型基极层及n

型源极层(未图示)电连接。开尔文发射极焊盘41b和p型基极层也可以经由p

型接触层(未图示)电连接。栅极焊盘41c与igbt单元的栅极沟槽电极(未图示)电连接。
61.温度感测二极管焊盘41d、41e是与在单元区域内设置的温度感测二极管(未图示)的阳极及阴极电连接的控制焊盘。对温度感测二极管焊盘41d、41e的温度感测二极管的阳极和阴极之间的电压进行测定，对半导体装置的温度进行测定。
62.末端区域30设置为将单元区域及焊盘区域40合起来的区域包围。末端区域30具有用于半导体装置的耐压保持的构造。对于耐压保持构造，适当选择各种构造。耐压保持构造例如为在半导体装置的第1主面侧(上表面侧)的表层形成的flr(field limiting ring)、vld(variation of lateral doping)等。flr具有以将单元区域包围的方式设置的p型末端
阱层(未图示)。vld具有以将单元区域包围的方式设置且具有浓度梯度的p型阱层(未图示)。根据半导体装置的耐压设计，适当对构成flr的环状p型末端阱层31的个数及构成vld的p型阱层的浓度分布进行选择。另外，在焊盘区域40，也可以遍及其大致整个区域地设置有p型末端阱层。或者，在焊盘区域40，也可以设置有igbt单元或二极管单元。
63.在图1中，示出3个igbt区域10及2个二极管区域20。但是，igbt区域10及二极管区域20的个数并不限于此。igbt区域10的个数也可以大于或等于4个，还可以小于或等于2个。二极管区域20的个数也可以大于或等于3个，还可以为1个。图1所示的1个二极管区域20被两个igbt区域10夹着。但是，igbt区域10及二极管区域20的配置并不限于此。半导体装置100也可以具有将图1所示的igbt区域10及二极管区域20的配置调换后的结构。即，1个igbt区域10也可以被两个二极管区域20夹着。或者，也可以是相同个数的igbt区域10及二极管区域20彼此相邻地设置。
64.在图2中，左右方向有4列、上下方向有2行的多个二极管区域20配置为矩阵状。但是，二极管区域20的个数及配置并不限于此。半导体装置101也可以具有至少1个二极管区域20散布在igbt区域10内的结构。二极管区域20的配置只要是二极管区域20的周围被igbt区域10包围那样的配置即可。
65.(2)igbt区域10的构造
66.图3是表示实施方式1中的半导体装置的igbt区域10的结构的局部放大俯视图。图3放大示出图1所示的半导体装置100、或图2所示的半导体装置101中的区域82。
67.半导体装置100及半导体装置101包含在igbt区域10设置的有源沟槽栅极11和哑沟槽栅极12。
68.就半导体装置100而言，有源沟槽栅极11及哑沟槽栅极12在igbt区域10的长度方向上延伸。换言之，半导体装置100的有源沟槽栅极11及哑沟槽栅极12的长度位于igbt区域10的延伸方向上。该igbt区域10的长度方向与图3中的左右方向对应。
69.就半导体装置101而言，有源沟槽栅极11及哑沟槽栅极12在igbt区域10的一个方向上延伸。例如，有源沟槽栅极11及哑沟槽栅极12在图2中的上下方向及左右方向中的任意方向上延伸。
70.有源沟槽栅极11包含栅极沟槽绝缘膜11b及栅极沟槽电极11a。后面会对有源沟槽栅极11的剖面构造的详情进行叙述，栅极沟槽绝缘膜11b是沿从半导体基板的第1主面(上表面)在深度方向上形成的沟槽的内壁形成的。栅极沟槽电极11a隔着该栅极沟槽绝缘膜11b形成于沟槽的内部。栅极沟槽电极11a与栅极焊盘41c电连接(未图示)。
71.哑沟槽栅极12包含哑沟槽绝缘膜12b及哑沟槽电极12a。后面会对哑沟槽栅极12的剖面构造的详情进行叙述，哑沟槽绝缘膜12b是沿从半导体基板的第1主面在深度方向上形成的沟槽的内壁形成的。哑沟槽电极12a隔着该哑沟槽绝缘膜12b形成于沟槽的内部。哑沟槽电极12a与在半导体装置100或半导体装置101的第1主面的上方设置的发射极电极6(在图3中未图示，参照图4)电连接。
72.在igbt区域10中的设置有源沟槽栅极11的区域，作为半导体基板的第1主面侧的表层，选择性地设置有n

型源极层13和p

型接触层14。在实施方式1中，n

型源极层13和p

型接触层14是沿有源沟槽栅极11的延伸方向(长度方向)交替地设置的。有源沟槽栅极11设置为横穿上述n

型源极层13和p

型接触层14。在有源沟槽栅极11的两侧(与延伸方向正交的方
向)，n

型源极层13与栅极沟槽绝缘膜11b接触。后面会对n

型源极层13及p

型接触层14的详情进行叙述。
73.在igbt区域10中的设置哑沟槽栅极12的区域，作为半导体基板的第1主面侧的表层设置有p

型接触层14。在彼此相邻的2个哑沟槽栅极12之间设置有p

型接触层14。
74.在图3中，在3个有源沟槽栅极11旁边配置有3个哑沟槽栅极12。而且，在这3个哑沟槽栅极12旁边配置另外3个有源沟槽栅极11。即，以3个有源沟槽栅极11为1组的有源沟槽栅极组、以3个哑沟槽栅极12为1组的哑沟槽栅极组交替地配置。1组有源沟槽栅极组所包含的有源沟槽栅极11的个数并不限于3个，大于或等于1个即可。另外，1组哑沟槽栅极组所包含的哑沟槽栅极12的个数并不限于3个，大于或等于1个即可。但是，对于半导体装置100及半导体装置101，哑沟槽栅极12并不是必备的。即，设置于igbt区域10的全部沟槽栅极也可以是有源沟槽栅极11。
75.图4是表示实施方式1中的半导体装置的igbt区域10的结构的剖视图。图4示出图3所示的线段a-a处的剖面。
76.半导体装置100及半导体装置101在igbt区域10包含n

型源极层13、p

型接触层14、p型基极层15、n型载流子积蓄层2、n-型漂移层1、n型缓冲层3、p型集电极层16、层间绝缘膜4、阻挡金属5、发射极电极6及集电极电极7。igbt单元例如与以有源沟槽栅极11为单位划分出的区域对应。在该情况下，1个igbt单元包含n

型源极层13、p型基极层15、n型载流子积蓄层2、n-型漂移层1、n型缓冲层3、p型集电极层16、层间绝缘膜4、阻挡金属5、发射极电极6及集电极电极7。
77.n-型漂移层1是作为半导体基板的内层形成的。n-型漂移层1设置于半导体基板的第1主面和第2主面之间。第1主面为半导体基板的上表面。第2主面为与第1主面相反侧的面，是半导体基板的下表面。igbt区域10的第1主面与n

型源极层13及p

型接触层14的表面(上表面)对应。igbt区域10的第2主面与p型集电极层16的表面(下表面)对应。在图4所示的a-a剖面中，半导体基板与从n

型源极层13及p

型接触层14的上表面至p型集电极层16的下表面为止的范围对应。n-型漂移层1来源于在半导体基板的第1主面侧及第2主面侧形成半导体装置所具有的各构造前的基板的构造。n-型漂移层1是作为n型杂质而包含例如砷(as)或磷(p)等的半导体层。优选该n型杂质的浓度大于或等于1.0e 12/cm3且小于或等于1.0e 15/cm3。
78.n型载流子积蓄层2相对于n-型漂移层1设置于半导体基板的第1主面侧。n型载流子积蓄层2是作为n型杂质包含例如砷或磷等的半导体层。n型载流子积蓄层2的n型杂质的浓度比n-型漂移层1高。优选该n型杂质的浓度大于或等于1.0e 13/cm3且小于或等于1.0e 17/cm3。n型载流子积蓄层2使电流流过igbt区域10时的通电损耗降低。
79.p型基极层15相对于n型载流子积蓄层2设置于半导体基板的第1主面侧。p型基极层15是作为p型杂质包含例如硼(b)或铝(al)等的半导体层。优选该p型杂质的浓度大于或等于1.0e 12/cm3且小于或等于1.0e 19/cm3。p型基极层15与有源沟槽栅极11的栅极沟槽绝缘膜11b接触。在对栅极沟槽电极11a施加了栅极驱动电压的情况下，在p型基极层15形成沟道。
80.n

型源极层13相对于p型基极层15设置于半导体基板的第1主面侧。作为半导体基板的表层，该n

型源极层13选择性地设置于p型基极层15的上表面侧。n

型源极层13的表面
(上表面)构成igbt区域10的半导体基板的第1主面。n

型源极层13是作为n型杂质包含例如砷或磷等的半导体层。优选该n型杂质的浓度大于或等于1.0e 17/cm3且小于或等于1.0e 20/cm3。此外，有时将n

型源极层13称为n

型发射极层。
81.p

型接触层14相对于p型基极层15设置于半导体基板的第1主面侧。作为半导体基板的表层，该p

型接触层14选择性地设置于p型基极层15的上表面侧。p

型接触层14在p型基极层15的上表面侧，设置于没有设置n

型源极层13的区域。p

型接触层14的表面(上表面)构成igbt区域10的半导体基板的第1主面。p

型接触层14是作为p型杂质包含例如硼或铝等的半导体层。p

型接触层14中的p型杂质的浓度比p型基极层15中的p型杂质的浓度高。优选该p型杂质的浓度大于或等于1.0e 15/cm3且小于或等于1.0e 20/cm3。
82.n型缓冲层3相对于n-型漂移层1设置于半导体基板的第2主面侧。n型缓冲层3是作为n型杂质包含例如磷或质子(h

)等的半导体层。n型缓冲层3的n型杂质的浓度比n-型漂移层1高。优选该n型杂质的浓度大于或等于1.0e 12/cm3且小于或等于1.0e 18/cm3。n型缓冲层3在半导体装置100为断开状态的情况下，降低耗尽层从p型基极层15延伸至第2主面侧而产生穿通。
83.p型集电极层16相对于n型缓冲层3设置于半导体基板的第2主面侧。p型集电极层16的表面(下表面)构成半导体基板的第2主面。p型集电极层16是作为p型杂质包含例如硼或铝等的半导体层。优选该p型杂质的浓度大于或等于1.0e 16/cm3且小于或等于1.0e 20/cm3。
84.有源沟槽栅极11从半导体基板的第1主面将n

型源极层13、p型基极层15及n型载流子积蓄层2贯穿，到达n-型漂移层1。
85.栅极沟槽绝缘膜11b是沿从半导体基板的第1主面在深度方向上形成的沟槽的内壁形成的。栅极沟槽绝缘膜11b例如为氧化膜。
86.栅极沟槽电极11a隔着该栅极沟槽绝缘膜11b形成于沟槽的内部。栅极沟槽电极11a的底部隔着栅极沟槽绝缘膜11b与n-型漂移层1相对。栅极沟槽绝缘膜11b与n

型源极层13及p型基极层15接触。栅极沟槽电极11a例如由导电性的多晶硅形成。在对栅极沟槽电极11a施加了栅极驱动电压的情况下，在与栅极沟槽绝缘膜11b接触的p型基极层15形成沟道。
87.哑沟槽栅极12从半导体基板的第1主面将p

型接触层14、p型基极层15及n型载流子积蓄层2贯穿，到达n-型漂移层1。
88.哑沟槽绝缘膜12b是沿从半导体基板的第1主面在深度方向上形成的沟槽的内壁形成的。哑沟槽绝缘膜12b例如为氧化膜。
89.哑沟槽电极12a隔着该哑沟槽绝缘膜12b形成于沟槽的内部。哑沟槽电极12a的底部隔着哑沟槽绝缘膜12b与n-型漂移层1相对。位于哑沟槽电极12a两侧的哑沟槽绝缘膜12b中的至少一侧的哑沟槽绝缘膜12b没有与n

型源极层13接触。哑沟槽电极12a例如由导电性的多晶硅形成。
90.层间绝缘膜4设置于有源沟槽栅极11的栅极沟槽电极11a之上。
91.阻挡金属5形成于半导体基板的第1主面中的没有设置层间绝缘膜4的区域之上及层间绝缘膜4之上。阻挡金属5例如由ti、tin、tisi等包含钛的金属形成。tisi为钛和硅(si)的合金。阻挡金属5与n

型源极层13、p

型接触层14及哑沟槽电极12a进行欧姆接触。阻挡金属5与n

型源极层13、p

型接触层14及哑沟槽电极12a电连接。
92.发射极电极6设置于阻挡金属5之上。优选发射极电极6例如由包含铝和硅的铝合金(al-si类合金)形成。发射极电极6经由阻挡金属5与n

型源极层13、p

型接触层14及哑沟槽电极12a电连接。
93.集电极电极7设置于p型集电极层16之上。集电极电极7与发射极电极6同样地，优选由铝合金形成。集电极电极7与p型集电极层16进行欧姆接触，与该p型集电极层16电连接。
94.图5是表示实施方式1中的半导体装置的igbt区域10的结构的剖视图。图5示出图3所示的线段b-b处的剖面。
95.图5所示的线段b-b处的剖面与图4所示的线段a-a处的剖面的不同点在于，在没有作为半导体基板的第1主面侧的表层而设置n

型源极层13。即，如图3所示，n

型源极层13选择性地设置于p型基极层15的上表面侧。
96.以上，对igbt区域10的构造进行了说明，但该igbt区域10的构造并不限于上述构造。例如，也可以将p

型接触层14和p型基极层15合并而定义为1个p型基极层。
97.也可以将n型载流子积蓄层2和n-型漂移层1合并而定义为1个n型漂移层。n型载流子积蓄层2并不是必备的，也可以在n型载流子积蓄层2的位置设置有n-型漂移层1。
98.也可以将n型缓冲层3和n-型漂移层1合并而定义为1个n型漂移层。而且，也可以将n型载流子积蓄层2、n型缓冲层3和n-型漂移层1合并而定义为1个n型漂移层。另外，n型缓冲层3并不是必备的，也可以在n型缓冲层3的位置设置有n-型漂移层1。
99.阻挡金属5并不是必备的。在没有设置阻挡金属5的情况下，发射极电极6设置于n

型源极层13之上、p

型接触层14之上及哑沟槽电极12a之上，与它们进行欧姆接触。或者，阻挡金属5也可以仅设置于n

型源极层13等n型半导体层之上。也可以将阻挡金属5和发射极电极6合并而定义为1个发射极电极。也可以在哑沟槽电极12a之上的一部分设置有层间绝缘膜4。在该情况下，发射极电极6在哑沟槽电极12a之上的某区域，与该哑沟槽电极12a电连接。
100.发射极电极6也可以由多个金属膜构成，该多个金属膜由铝合金膜及其它金属膜构成。例如，发射极电极6也可以由铝合金膜和镀膜构成。镀膜例如是通过化学镀或电镀形成的。镀膜例如是镍(ni)膜。也可以在彼此相邻的层间绝缘膜4之间等微小区域形成有钨膜。发射极电极6形成为将该钨膜覆盖。由于钨膜的填埋性比镀膜更好，因此形成良好的发射极电极6。
101.集电极电极7也可以由铝合金和镀膜构成。集电极电极7也可以是与发射极电极6不同的结构。
102.(3)二极管区域20的构造
103.图6是表示实施方式1中的半导体装置的二极管区域20的结构的局部放大俯视图。图6放大示出图1所示的半导体装置100、或图2所示的半导体装置101中的区域83。
104.半导体装置100及半导体装置101包含在二极管区域20设置的二极管沟槽栅极21。
105.二极管沟槽栅极21在二极管区域20的一个方向上延伸。实施方式1中的二极管沟槽栅极21在与有源沟槽栅极11及哑沟槽栅极12相同的方向上延伸。
106.二极管沟槽栅极21包含二极管沟槽绝缘膜21b及二极管沟槽电极21a。后面会对二极管沟槽栅极21的剖面构造的详情进行叙述，二极管沟槽绝缘膜21b是沿从半导体基板的
第1主面在深度方向上形成的沟槽的内壁形成的。二极管沟槽电极21a隔着该二极管沟槽绝缘膜21b形成于沟槽的内部。
107.在二极管区域20，作为半导体基板的第1主面侧的表层，选择性地设置有p

型接触层24和p型阳极层25。在实施方式1中，p

型接触层24和p型阳极层25沿二极管沟槽栅极21的延伸方向(长度方向)交替设置。二极管沟槽栅极21设置为横穿上述p

型接触层24和p型阳极层25。p

型接触层24及p型阳极层25设置于彼此相邻的两个二极管沟槽栅极21之间。后面会对p

型接触层24及p型阳极层25的详情进行叙述。
108.图7是表示实施方式1中的半导体装置的二极管区域20的结构的剖视图。图7示出图6所示的线段c-c处的剖面。图8是将图7所示的区域200放大后的剖视图。
109.半导体装置100及半导体装置101在二极管区域20包含p

型接触层24、p型阳极层25、n型载流子积蓄层2、n-型漂移层1、n型缓冲层3、n

型阴极层26、阻挡金属5、发射极电极6及集电极电极7。二极管单元例如与以二极管沟槽栅极21为单位划分出的区域对应。在该情况下，1个二极管单元包含p

型接触层24、p型阳极层25、n型载流子积蓄层2、n-型漂移层1、n型缓冲层3、n

型阴极层26、阻挡金属5、发射极电极6及集电极电极7。
110.n-型漂移层1是作为半导体基板的内层而形成的。二极管区域20的n-型漂移层1与igbt区域10的n-型漂移层1同样地，设置于半导体基板的第1主面和第2主面之间。在二极管区域20中的设置有p

型接触层24的区域，半导体基板的第1主面与p

型接触层24的表面(上表面)对应。该二极管区域20的第1主面与igbt区域10的第1主面连续。二极管区域20的第2主面与n

型阴极层26的表面(下表面)对应。二极管区域20的第2主面与igbt区域10的第2主面连续。在图7所示的剖面中，半导体基板与从p

型接触层24的上表面至n

型阴极层26的下表面为止的范围对应。二极管区域20的n-型漂移层1与igbt区域10的n-型漂移层1同样地，来源于在半导体基板的第1主面侧及第2主面侧形成各构造前的基板的构造。即，二极管区域20及igbt区域10的n-型漂移层1连续一体地构成。换言之，二极管区域20及igbt区域10的n-型漂移层1形成于相同的半导体基板。
111.n型载流子积蓄层2相对于n-型漂移层1设置于半导体基板的第1主面侧。在二极管区域20设置的n型载流子积蓄层2在与设置于igbt区域10的n型载流子积蓄层2相同的面内延伸。例如，二极管区域20的n型载流子积蓄层2的厚度及杂质浓度与igbt区域10的n型载流子积蓄层2的厚度及杂质浓度相同。
112.p型阳极层25相对于n型载流子积蓄层2设置于半导体基板的第1主面侧。p型阳极层25是作为p型杂质包含例如硼或铝等的半导体层。优选该p型杂质的浓度大于或等于1.0e 12/cm3且小于或等于1.0e 19/cm3。p型阳极层25的p型杂质的浓度例如与igbt区域10的p型基极层15的p型杂质的浓度相同。在p型杂质的浓度彼此相同的情况下，p型阳极层25例如与p型基极层15同时形成。或者，例如，也可以是p型阳极层25的p型杂质的浓度比igbt区域10的p型基极层15的p型杂质的浓度低。在p型阳极层25的p型杂质的浓度低的情况下，在二极管动作时注入至二极管区域20的空穴的量减少。因此，二极管动作时的恢复损耗降低。
113.p

型接触层24相对于p型阳极层25设置于半导体基板的第1主面侧。在图7所示的c-c剖面中，p

型接触层24将p型阳极层25的整面覆盖。但是，如图6所示，p

型接触层24选择性地设置于p型阳极层25的上表面侧。换言之，在二极管区域20，p

型接触层24被作为半导体基板的第1主面侧的表层选择性地设置于p型阳极层25的上表面侧。p

型接触层24是作为
p型杂质包含例如硼或铝等的半导体层。p

型接触层24中的p型杂质的浓度比p型阳极层25中的p型杂质的浓度高。优选该p型杂质的浓度大于或等于1.0e 15/cm3且小于或等于1.0e 20/cm3。
114.n型缓冲层3相对于n-型漂移层1设置于半导体基板的第2主面侧。在二极管区域20设置的n型缓冲层3在与设置于igbt区域10的n型缓冲层3相同的面内延伸。例如，二极管区域20的n型缓冲层3的厚度及杂质浓度与igbt区域10的n型缓冲层3的厚度及杂质浓度相同。
115.n

型阴极层26相对于n型缓冲层3设置于半导体基板的第2主面侧。n

型阴极层26的表面(下表面)构成半导体基板的第2主面。n

型阴极层26是作为n型杂质包含例如砷或磷等的半导体层。优选该n型杂质的浓度大于或等于1.0e 16/cm3且小于或等于1.0e 21/cm3。
116.二极管沟槽栅极21从半导体基板的第1主面将p

型接触层24、p型阳极层25及n型载流子积蓄层2贯穿，到达n-型漂移层1。
117.二极管沟槽绝缘膜21b是沿从半导体基板的第1主面在深度方向上形成的沟槽8的内壁形成的。二极管沟槽绝缘膜21b例如为氧化膜。
118.二极管沟槽电极21a隔着该二极管沟槽绝缘膜21b形成于沟槽8的内部。二极管沟槽电极21a的底部隔着二极管沟槽绝缘膜21b与n-型漂移层1相对。二极管沟槽电极21a例如由导电性的多晶硅形成。
119.二极管沟槽绝缘膜21b是沿沟槽8的内壁中的沟槽8的下部侧壁8b和底部8c形成的。该下部侧壁8b位于上部侧壁8a的下方，该上部侧壁8a位于沟槽8的上端侧。沟槽8的上部侧壁8a没有被二极管沟槽绝缘膜21b覆盖。
120.二极管沟槽绝缘膜21b的上端21c位于二极管沟槽电极21a的上表面的下方且位于n型载流子积蓄层2的上方。更优选为，二极管沟槽绝缘膜21b的上端21c位于p

型接触层24的下方。二极管沟槽绝缘膜21b的上端21c与沟槽8的上部侧壁8a的下端及下部侧壁8b的上端对应。p型阳极层25的侧面的一部分没有被二极管沟槽绝缘膜21b覆盖。另一方面，n型载流子积蓄层2的侧面被二极管沟槽绝缘膜21b覆盖。优选从半导体基板的第1主面至二极管沟槽绝缘膜21b的上端21c为止的深度d大于或等于0.5μm。
121.阻挡金属5不仅将p

型接触层24之上及二极管沟槽电极21a之上覆盖，还将沟槽8的上部侧壁8a及二极管沟槽电极21a的侧面覆盖。阻挡金属5与igbt区域10的阻挡金属5同样地，例如由ti、tin、tisi等包含钛的金属形成。阻挡金属5与p

型接触层24及二极管沟槽电极21a进行欧姆接触。而且，阻挡金属5在沟槽8的上部侧壁8a处与p型阳极层25及p

型接触层24的侧面进行欧姆接触。
122.发射极电极6设置于阻挡金属5之上。优选发射极电极6与igbt区域10的发射极电极6同样地，例如由铝合金(al-si类合金)形成。发射极电极6经由阻挡金属5与二极管沟槽电极21a、p

型接触层24及p型阳极层25电连接。
123.集电极电极7设置于n

型阴极层26之上。优选集电极电极7与igbt区域10的集电极电极7同样地，由铝合金形成。集电极电极7与n

型阴极层26进行欧姆接触。
124.图9是表示实施方式1中的半导体装置的二极管区域20的结构的剖视图。图9示出图6所示的线段d-d处的剖面。
125.图9所示的线段d-d处的剖面与图7所示的线段c-c处的剖面的不同点在于，没有设置半导体基板的第1主面侧的p

型接触层24。即，如图6所示，p

型接触层24选择性地设置于p
型阳极层25的上表面侧。在二极管区域20中的没有设置p

型接触层24的区域，半导体基板的第1主面与p型阳极层25的表面(上表面)对应。另外，在图9所示的剖面中，1个二极管单元包含p型阳极层25、n型载流子积蓄层2、n-型漂移层1、n型缓冲层3、n

型阴极层26、阻挡金属5、发射极电极6及集电极电极7。
126.在d-d剖面中，阻挡金属5也与在沟槽8的上部侧壁8a处露出的p型阳极层25的侧面进行欧姆接触。
127.以上，对二极管区域20的构造进行了说明，但二极管区域20的构造并不限于上述构造。例如，也可以将p

型接触层24和p型阳极层25合并而定义为1个p型阳极层。p

型接触层24的p型杂质的浓度可以与igbt区域10的p

型接触层14的p型杂质相同，也可以不同。
128.也可以将n型载流子积蓄层2和n-型漂移层1合并而定义为1个n型漂移层。二极管区域20的n型载流子积蓄层2并不是必备的，也可以在n型载流子积蓄层2的位置设置有n-型漂移层1。即使在igbt区域10设置n型载流子积蓄层2，也不需要设置二极管区域20的n型载流子积蓄层2。
129.也可以将n型缓冲层3和n-型漂移层1合并而定义为1个n型漂移层。而且，也可以将n型载流子积蓄层2、n型缓冲层3和n-型漂移层1合并而定义为1个n型漂移层。另外，n型缓冲层3并不是必备的，也可以在n型缓冲层3的位置设置有n-型漂移层1。
130.n

型阴极层26可以设置于二极管区域20的整体，也可以设置于一部分。虽然省略了图示，但半导体装置100及半导体装置101也可以包含交替地配置有n

型阴极层26和p

型阴极层的半导体层而作为二极管区域20的构成半导体基板的第2主面的半导体层。这样的构造例如是通过在形成有n

型阴极层26的区域的一部分，选择性地注入p型杂质的工序而形成的。将包含交替地配置有n

型阴极层26和p

型阴极层的半导体层的二极管称为rfc(relaxed field of cathode)二极管。
131.阻挡金属5并不是必备的。在没有设置阻挡金属5的情况下，发射极电极6不仅将p型阳极层25之上、p

型接触层24之上及二极管沟槽电极21a之上覆盖，还将沟槽8的上部侧壁8a及二极管沟槽电极21a的侧面覆盖。发射极电极6在沟槽8的上部侧壁8a处与p型阳极层25及p

型接触层24的侧面进行欧姆接触(未图示)。也可以在二极管沟槽电极21a之上的一部分设置有层间绝缘膜4。在该情况下，发射极电极6在二极管沟槽电极21a之上的某区域，与该二极管沟槽电极21a电连接。
132.(4)igbt区域10和二极管区域20的边界部分的构造
133.图10是表示igbt区域10和二极管区域20的边界部分的结构的剖视图。图10示出图1或图2所示的线段e-e处的剖面。
134.在igbt区域10的第2主面侧设置的p型集电极层16设置为从igbt区域10和二极管区域20的边界以距离u1向二极管区域20伸出。与p型集电极层16没有伸出到二极管区域20的构造相比，n

型阴极层26与有源沟槽栅极11的距离扩大。这样的构造在续流二极管动作时，在将栅极驱动电压施加于栅极沟槽电极11a的情况下，也会使从与有源沟槽栅极11相邻地形成的沟道流向n

型阴极层26的电流减少。距离u1例如为100μm。但是，根据半导体装置100或半导体装置101的用途，距离u1也可以是0μm或比100μm小的距离。
135.(5)末端区域30的构造
136.图11是表示igbt区域10和末端区域30的边界部分的结构的剖视图。图11示出图1
或图2所示的线段f-f处的剖面。图12是表示二极管区域20和末端区域30的边界部分的结构的剖视图。图12示出图1所示的线段g-g处的剖面。
137.半导体装置100及半导体装置101在末端区域30包含n-型漂移层1、p型末端阱层31、n

型沟道截断层32、n型缓冲层3、p型末端集电极层16a、层间绝缘膜4、阻挡金属5、发射极电极6、末端电极6a、半绝缘性膜33、末端保护膜34及集电极电极7。
138.末端区域30的n-型漂移层1与igbt区域10及二极管区域20的n-型漂移层1同样地，设置于半导体基板的第1主面和第2主面之间。但是，末端区域30的n-型漂移层1的一部分作为半导体基板的表层露出到第1主面。该末端区域30的第1主面与n-型漂移层1、p型末端阱层31及n

型沟道截断层32的表面对应。即，末端区域30的第1主面与图11中的n-型漂移层1、p型末端阱层31及n

型沟道截断层32的上表面对应。末端区域30的第1主面与igbt区域10或二极管区域20的第1主面连续。末端区域30的第2主面与p型末端集电极层16a的表面对应。即，末端区域30的第2主面与图11中的p型末端集电极层16a的下表面对应。末端区域30的第2主面与igbt区域10或二极管区域20的第2主面连续。末端区域30的n-型漂移层1与igbt区域10及二极管区域20的n-型漂移层1同样地，来源于在半导体基板的第1主面侧或第2主面侧形成各构造前的基板的构造。即，末端区域30、igbt区域10及二极管区域20的n-型漂移层1连续一体地构成。换言之，末端区域30、igbt区域10及二极管区域20的n-型漂移层1形成于相同的半导体基板。
139.p型末端阱层31相对于n-型漂移层1设置于半导体基板的第1主面侧。p型末端阱层31在俯视观察时设置为将单元区域包围。在实施方式1中，3个p型末端阱层31在俯视观察时形成三重的环而将单元区域包围。该3个p型末端阱层31形成flr。p型末端阱层31的个数并不限于3个。p型末端阱层31的个数是根据半导体装置100或半导体装置101的耐压设计而适当选择的。p型末端阱层31是作为p型杂质具有例如硼或铝等的半导体层。该p型杂质的浓度大于或等于1.0e 14/cm3且小于或等于1.0e 19/cm3。
140.n

型沟道截断层32相对于n-型漂移层1设置于半导体基板的第1主面侧。n

型沟道截断层32在俯视观察时设置于p型末端阱层31的更外侧。n

型沟道截断层32设置为将p型末端阱层31包围。
141.n型缓冲层3相对于n-型漂移层1设置于半导体基板的第2主面侧。在末端区域30设置的n型缓冲层3具有与在igbt区域10或二极管区域20设置的n型缓冲层3相同的结构。在末端区域30设置的n型缓冲层3与在igbt区域10或二极管区域20设置的n型缓冲层3连续一体地形成。也可以将n型缓冲层3和n-型漂移层1合并而定义为1个n型漂移层。另外，n型缓冲层3并不是必备的。在n型缓冲层3的位置也可以设置有n-型漂移层1。
142.p型末端集电极层16a相对于n型缓冲层3设置于半导体基板的第2主面侧。p型末端集电极层16a具有与在igbt区域10设置的p型集电极层16相同的结构。p型末端集电极层16a与在igbt区域10设置的p型集电极层16连续地一体形成。也可以将末端区域30的p型末端集电极层16a和igbt区域10的p型集电极层16合并而定义为1个p型集电极层。
143.如图12所示，p型末端集电极层16a设置为从二极管区域20与末端区域30的边界以距离u2向二极管区域20伸出。与p型末端集电极层16a没有伸出到二极管区域20的构造相比，n

型阴极层26与p型末端阱层31的距离扩大。这样的构造防止了p型末端阱层31作为续流二极管的阳极进行动作。距离u2例如为100μm。
144.层间绝缘膜4设置于半导体基板的第1主面之上。层间绝缘膜4具有接触孔。接触孔是与p型末端阱层31及n

型沟道截断层32的位置对应地设置的。p型末端阱层31或n

型沟道截断层32的表面从接触孔露出。
145.阻挡金属5设置于p型末端阱层31之上及n

型沟道截断层32之上。
146.发射极电极6设置为经由阻挡金属5与接近igbt区域10或二极管区域20的p型末端阱层31电连接。末端区域30的发射极电极6与igbt区域10或二极管区域20的发射极电极6连续一体地形成。
147.末端电极6a与发射极电极6分离，设置于发射极电极6的外侧。末端电极6a经由接触孔内的阻挡金属5与p型末端阱层31及n

型沟道截断层32电连接。
148.半绝缘性膜33设置为将发射极电极6和末端电极6a电连接。半绝缘性膜33例如为半绝缘性硅氮化膜(semi-insulating silicon nitride：sin sin)。
149.末端保护膜34将发射极电极6、末端电极6a及半绝缘性膜33覆盖。末端保护膜34例如由聚酰亚胺形成。
150.集电极电极7设置于p型末端集电极层16a之上即半导体基板的第2主面之上。末端区域30的集电极电极7与igbt区域10及二极管区域20的集电极电极7连续一体地形成。
151.(6)半导体装置的制造方法
152.图13至图25是表示实施方式1中的半导体装置的制造方法的图。图13至图19示出形成半导体装置的第1主面侧的构造的工序。图22至图25示出形成半导体装置的第2主面侧的构造的工序。各图示出igbt区域10和二极管区域20的边界部分的剖面，即图1或图2所示的线段e-e处的剖面。
153.图13是表示准备半导体基板的工序的图。在实施方式1中，作为半导体基板，准备包含n型杂质的n型晶片。在该工序中，该半导体基板整体与n-型漂移层1对应。n型杂质的浓度是根据半导体装置100或半导体装置101的耐压规格而适当选择的。例如，在半导体装置的耐压规格为1200v的情况下，n型杂质的浓度被调整为n-型漂移层1的电阻率为40～120ω
·
cm左右。在图13中，示出准备半导体基板整体为n-型漂移层1的n型晶片的工序，但准备半导体基板的工序并不限于此。例如，也可以通过从半导体基板的第1主面或第2主面将n型杂质进行离子注入的工序、利用热处理使该n型杂质扩散的工序，准备包含n-型漂移层1的半导体基板。此外，半导体基板可以是通过fz(floating zone)法制作出的所谓的fz晶片，也可以是通过mcz(magnetic field applied czochralki)法制作出的所谓的mcz晶片。或者，半导体基板也可以是通过升华法或cvd(chemical vapor deposition)制作出的晶片。
154.在半导体基板，与半导体装置100或半导体装置101的结构对应地，预先规定有应该配置igbt单元的igbt区域10、应该配置二极管单元的二极管区域20。虽然在图13没有示出，但在igbt区域10及二极管区域20的周围，预先规定有应该形成耐压保持构造的末端区域30。下面，主要对igbt区域10及二极管区域20的各构造的制造方法进行说明。
155.图14是表示形成n型载流子积蓄层2、p型基极层15和p型阳极层25的工序的图。用于形成n型载流子积蓄层2的n型杂质从半导体基板的第1主面侧被离子注入至n-型漂移层1的表层。n型杂质例如为磷。用于形成p型基极层15及p型阳极层25的p型杂质被离子注入至半导体基板的第1主面。p型杂质例如为硼。在离子注入后实施热处理。通过该热处理使n型杂质及p型杂质扩散，形成n型载流子积蓄层2、p型基极层15及p型阳极层25。
156.在上述离子注入时，在半导体基板的第1主面，形成在规定的区域具有开口的掩模。n型杂质及p型杂质被注入至与掩模的开口对应的区域。该掩模是通过将抗蚀剂涂敷于半导体基板的第1主面的工序、及利用光刻(照相制版)技术在抗蚀剂的规定的区域形成开口的工序形成的。下面，将形成这样的在规定的区域具有开口的掩模的处理称为掩模处理。n型杂质及p型杂质通过掩模处理被注入至规定的区域。其结果，n型载流子积蓄层2、p型基极层15及p型阳极层25选择性地形成于半导体基板的第1主面的面内。
157.在p型基极层15及p型阳极层25的结构彼此相同的情况下，即在它们的深度及p型杂质的浓度相同的情况下，同时对p型杂质进行离子注入。另一方面，在p型基极层15及p型阳极层25的结构彼此不同的情况下，即在它们的深度或p型杂质浓度不同的情况下，通过掩模处理分别将用于p型基极层15的p型杂质、用于p型阳极层25的p型杂质进行离子注入。例如，经由在igbt区域10设置的开口，将用于p型基极层15的p型杂质进行离子注入。经由在二极管区域20设置的开口，将用于p型阳极层25的p型杂质进行离子注入。
158.虽然省略了图示，但作为末端区域30的耐压保持构造而形成具有p型末端阱层31的flr的工序可以在对igbt区域10及二极管区域20进行加工前进行，也可以在将p型杂质向igbt区域10或二极管区域20离子注入时同时进行。例如，在末端区域30的p型末端阱层31的结构与p型阳极层25的结构相同的情况下，用于p型末端阱层31的p型杂质与用于p型阳极层25的p型杂质同时被离子注入。由此，形成深度及p型杂质浓度相同的p型末端阱层31和p型阳极层25。在p型末端阱层31及p型阳极层25的深度或p型杂质的浓度彼此不同的情况下，通过掩模处理分别将用于p型末端阱层31的p型杂质、用于p型阳极层25的p型杂质进行离子注入。在p型末端阱层31及p型阳极层25的结构彼此不同的情况下，同样地，用于p型末端阱层31的p型杂质也可以与用于p型阳极层25的p型杂质同时进行离子注入。但是，在形成p型末端阱层31的区域及形成p型阳极层25的区域中的至少一者的掩模的开口形成网格形状。由于通过该网格形状而使开口率减小，因此对向半导体基板内的p型杂质的注入量进行控制。这里，对p型末端阱层31及p型阳极层25的形成关系进行了叙述，但p型末端阱层31及p型基极层15的形成关系也相同。而且，也可以将用于形成p型末端阱层31、p型基极层15及p型阳极层25的p型杂质同时进行离子注入。n型载流子积蓄层2及p型基极层15形成于igbt区域10，在末端区域30与p型末端阱层31连接。n型载流子积蓄层2及p型阳极层25形成于二极管区域20，在末端区域30与p型末端阱层31连接。
159.图15是表示形成n

型源极层13、p

型接触层14及p

型接触层24的工序的图。用于形成n

型源极层13的n型杂质从半导体基板的第1主面侧被离子注入至p型基极层15的表层。n型杂质例如为砷或磷。此时，以使得n型杂质仅被注入至igbt区域10内的规定的区域的方式配置掩模的开口。通过该掩模处理，n

型源极层13选择性地形成于igbt区域10的p型基极层15的表层。
160.同样地，从半导体基板的第1主面侧将用于形成p

型接触层14及p

型接触层24的p型杂质进行离子注入。p型杂质例如为硼或铝。此时，以使得p型杂质仅被注入至igbt区域10内的规定的区域及二极管区域20内的规定的区域的方式配置掩模的开口。通过该掩模处理，p

型接触层14及p

型接触层24分别选择性地形成于igbt区域10及二极管区域20的p型基极层15的表层。
161.图16是表示形成沟槽8的工序的图。沟槽8是通过使硬掩模用的材料沉积在半导体
基板的第1主面的工序、利用光刻形成在与沟槽8对应的部分包含开口的硬掩模的工序、及经由硬掩模对半导体基板进行蚀刻的工序而形成的。硬掩模例如为sio2等薄膜。
162.igbt区域10的沟槽8从半导体基板的第1主面将p型基极层15及n型载流子积蓄层2贯穿，到达n-型漂移层1。在igbt区域10形成的多个沟槽8中的一部分沟槽进一步将n

型源极层13贯穿，另外，另一部分沟槽进一步将p

型接触层14贯穿。二极管区域20的沟槽8从半导体基板的第1主面将p型阳极层25及n型载流子积蓄层2贯穿，到达n-型漂移层1。作为半导体基板的表层，在设置有p

型接触层24的区域，沟槽8进一步将该p

型接触层24贯穿。
163.在图16中，igbt区域10的沟槽8的间距与二极管区域20的沟槽8的间距相同。但是，igbt区域10的沟槽8的间距也可以与二极管区域20的沟槽8的间距不同。根据掩模处理中的掩模图案而对沟槽8的间距进行适当变更。
164.图17是表示形成氧化膜9的工序的图。半导体基板在包含氧的环境中被加热。氧化膜9形成于沟槽8的内壁及半导体基板的第1主面。在igbt区域10，在将n

型源极层13贯穿的沟槽8的内壁形成的氧化膜9与栅极沟槽绝缘膜11b对应。同样地，在igbt区域10，在将p

型接触层14贯穿的沟槽8的内壁形成的氧化膜9与哑沟槽绝缘膜12b对应。此外，形成于半导体基板的第1主面的氧化膜9在之后的工序被除去。
165.图18是表示形成栅极沟槽电极11a、哑沟槽电极12a及二极管沟槽电极21a的工序的图。通过cvd(chemical vapor deposition)等将掺杂有n型或p型杂质的多晶硅沉积在沟槽8的内部。其结果，栅极沟槽电极11a隔着栅极沟槽绝缘膜11b形成于沟槽8的内部。哑沟槽电极12a隔着哑沟槽绝缘膜12b形成于沟槽8的内部。二极管沟槽电极21a隔着二极管沟槽绝缘膜21b形成于沟槽8的内部。
166.图19是表示形成绝缘材料膜4a的工序的图。绝缘材料膜4a形成于半导体基板的第1主面。绝缘材料膜4a例如包含sio2。
167.图20是表示在igbt区域10形成接触孔的工序的图。在对绝缘材料膜4a实施了掩模处理后，对绝缘材料膜4a及氧化膜9进行蚀刻。蚀刻是通过干蚀刻形成的。干蚀刻在包含碳氟化合物的气体环境中进行。气体例如包含c5f8、c4f8、chf3、cf4、c4f6、c3f8、c2f6等。接触孔形成于igbt区域10的n

型源极层13、p

型接触层14及哑沟槽栅极12的位置，没有形成于二极管区域20。通过该工序，n

型源极层13、p

型接触层14及哑沟槽电极12a露出。在被掩模覆盖的区域，即igbt区域10的有源沟槽栅极11之上残留绝缘材料膜4a，形成层间绝缘膜4。
168.图21是表示在二极管区域20形成接触孔的工序的图。更详细而言，图21示出使二极管区域20的沟槽8的上部侧壁8a露出的工序。在对绝缘材料膜4a实施了掩模处理后，对绝缘材料膜4a及氧化膜9进行蚀刻。此时，已经形成了层间绝缘膜4的igbt区域10的整面被掩模覆盖。蚀刻是通过干蚀刻形成的。干蚀刻在包含碳氟化合物的气体环境中进行。接触孔形成于p

型接触层24及二极管沟槽栅极21的位置处。
169.在对二极管区域20的绝缘材料膜4a进行蚀刻时，也对没有被掩模覆盖的哑沟槽栅极12的二极管沟槽绝缘膜21b的上部进行蚀刻。其结果，沟槽8的上部侧壁8a露出。在沟槽8的上部侧壁8a和二极管沟槽电极21a之间形成间隙。二极管沟槽绝缘膜21b残留在沟槽8的下部侧壁8b和底部8c。
170.图22是表示形成阻挡金属5及发射极电极6的工序的图。阻挡金属5形成于半导体基板的第1主面及层间绝缘膜4之上。另外，阻挡金属5也沉积在沟槽8的上部侧壁8a和二极
管沟槽电极21a之间的间隙。阻挡金属5例如为ti、tin、tisi等包含钛的金属。通过pvd(physical vapor deposition)或cvd对阻挡金属5进行制膜。阻挡金属5与在沟槽8的上部侧壁8a处露出的p型阳极层25及p

型接触层24的各侧面接触。另外，阻挡金属5也与二极管沟槽电极21a的上表面及侧面接触。
171.而且，发射极电极6形成于阻挡金属5之上。发射极电极6例如包含铝硅合金(al-si类合金)。发射极电极6是通过溅射、蒸镀等pvd形成的。另外，作为发射极电极6，也可以在铝硅合金之上通过化学镀或电镀形成镍合金(ni合金)。电镀法能够容易地形成厚的金属膜。由于厚膜的发射极电极6的热容增加，因此发射极电极6的耐热性提高。此外，在铝硅合金之上进一步通过镀敷处理形成镍合金的情况下，该镀敷处理也可以在进行了半导体基板的第2主面侧的加工后实施。
172.图23是表示将半导体基板薄化的工序的图。对半导体基板的第2主面进行研磨，薄化为与半导体装置的设计对应的规定的厚度。研磨后的半导体基板的厚度例如大于或等于80μm且小于或等于200μm。
173.图24是表示形成n型缓冲层3及p型集电极层16的工序的图。用于形成n型缓冲层3的n型杂质从半导体基板的第2主面侧被离子注入至n-型漂移层1的表层。作为n型杂质，例如，可以注入磷，也可以注入质子。或者，例如，也可以注入磷及质子这两者。
174.质子能够以比较低的加速能量从半导体基板的第2主面注入至深的位置处。通过加速能量的变更，可以比较容易地对质子的注入深度进行控制。因此，在一边变更加速能量，一边多次将质子进行离子注入的情况下，与包含磷的n型缓冲层3相比，在半导体基板的厚度方向上形成宽度宽的n型缓冲层3。
175.磷与质子相比，作为n型杂质的激活率高。即使是被薄化后的半导体基板，包含磷的n型缓冲层3也会更可靠地减少由耗尽层的扩大造成的穿通的产生。为了进一步将半导体基板薄化，优选形成包含质子及磷这两者的n型缓冲层3。在该情况下，质子与磷相比，被从半导体基板的第2主面注入至更深的位置处。
176.而且，从半导体基板的第2主面侧将用于形成p型集电极层16的p型杂质进行离子注入。作为p型杂质，例如注入硼。在离子注入后，对半导体基板的第2主面照射激光。通过该激光退火，将注入的硼激活，形成p型集电极层16。
177.在该激光退火时，从半导体基板的第2主面注入至比较浅的位置的n型缓冲层3的磷也同时被激活。另一方面，质子在380℃～420℃左右的比较低的退火温度下被激活。因此，优选在注入了质子后，在该质子的激活的工序之外，不将半导体基板加热到比380℃～420℃高的温度。就激光退火而言，仅将半导体基板的第2主面附近加热到高温。因此，激光退火对于注入质子后的n型杂质或p型杂质的激活是有效的。
178.n型缓冲层3可以形成于igbt区域10、二极管区域20及末端区域30，也可以仅形成于igbt区域10或二极管区域20。在末端区域30也形成p型集电极层16。这里，末端区域30的p型集电极层16与p型末端集电极层16a对应。
179.图25是表示形成n

型阴极层26的工序的图。用于形成n

型阴极层26的n型杂质被离子注入至二极管区域20的半导体基板的第2主面。作为n型杂质，注入磷。以p型集电极层16和n

型阴极层26的边界位于从igbt区域10和二极管区域20的边界向二极管区域20侧离开了距离u1的位置处的方式，通过掩模处理选择性地注入n型杂质。
180.用于形成n

型阴极层26的n型杂质的注入量比p型集电极层16所包含的p型杂质的注入量多。n

型阴极层26的n型杂质被注入至形成有p型集电极层16的区域。即，需要通过该n型杂质的注入，将p型半导体变更为n型半导体。因此，在形成n

型阴极层26的区域的整体注入n型杂质，以使得n型杂质的浓度比p型杂质的浓度高。
181.在图25中，示出从第2主面起的p型集电极层16的深度和n

型阴极层26的深度相同的例子，但p型集电极层16及n

型阴极层26的深度的关系并不限于此。n

型阴极层26的深度大于或等于p型集电极层16的深度。
182.图26是表示形成集电极电极7的工序的图。集电极电极7形成于igbt区域10、二极管区域20及末端区域30的第2主面。集电极电极7也可以遍及半导体基板的第2主面的整面地形成。
183.集电极电极7包含铝硅合金、钛等。集电极电极7是通过溅射、蒸镀等pvd形成的。集电极电极7也可以具有将铝硅合金、钛、镍或金等多个金属层层叠起来的结构。另外，也可以在通过pvd形成的金属膜之上，通过化学镀或电镀进一步形成金属膜而作为集电极电极7。
184.在实施方式1中，通过上述制造工序，在1片半导体基板之上以矩阵状制作多个半导体装置100或多个半导体装置101。多个半导体装置通过激光切割或刀片切割被切分为各个半导体装置。由此，完成半导体装置100或半导体装置101。
185.(7)沟槽的上部侧壁的作用
186.图27是表示二极管沟槽绝缘膜21b的上端21c的位置与二极管的正向电压降(vf)之间的关系的图。即，图27示出从半导体基板的第1主面至二极管沟槽绝缘膜21b的上端21c为止的深度d与正向电压降(vf)的关系。正向电压降(vf)由被标准化后的值表示。
187.图28是表示二极管沟槽绝缘膜21b的上端21c的位置与恢复电流(irr)的关系的图。即，图28示出深度d与恢复电流(irr)的关系。恢复电流(irr)由被标准化后的值表示。
188.图29是表示二极管沟槽绝缘膜21b的上端21c的位置与恢复损耗(err)的关系的图。即，图29示出深度d与恢复损耗(err)的关系。恢复损耗(err)由被标准化后的值表示。
189.如果深度d深，则正向电压降(vf)增加，恢复电流(irr)及恢复损耗(err)降低。例如，d＝0.5μm的情况下的正向电压降(vf)与d＝0μm的情况下的正向电压降(vf)相比，增加6％。另一方面，恢复电流(irr)及恢复损耗(err)降低19％。在d≥0.5μm的情况下，恢复电流(irr)及恢复损耗(err)降低。
190.综上所述，实施方式1中的半导体装置包含半导体基板、第1导电型的第1半导体层、第2导电型的第2半导体层、二极管沟槽栅极21及电极层。在实施方式1中，第1导电型的第1半导体层为p型阳极层25，第2导电型的第2半导体层为包含n型载流子积蓄层2及n-型漂移层1的n型半导体层。实施方式1中的电极层为阻挡金属5。p型阳极层25是作为半导体基板的第1主面侧的表层而设置的。n型载流子积蓄层2及n-型漂移层1设置于p型阳极层25的下方。二极管沟槽栅极21包含二极管沟槽绝缘膜21b、二极管沟槽电极21a。二极管沟槽绝缘膜21b形成于从半导体基板的第1主面将p型阳极层25贯穿而到达n型半导体层(n-型漂移层1)的沟槽8的内壁。二极管沟槽电极21a设置于沟槽8的内部。阻挡金属5将半导体基板的表层覆盖。二极管沟槽绝缘膜21b是沿沟槽8的内壁中的位于上部侧壁8a的下方的下部侧壁8b和底部8c形成的，该上部侧壁8a位于沟槽8的上端侧。阻挡金属5进一步将沟槽8的上部侧壁8a覆盖。p型阳极层25在沟槽8的上部侧壁8a处与阻挡金属5接触。电极层也可以替代阻挡金属
5而为发射极电极6。电极层并不限于阻挡金属5及发射极电极6，是在上部侧壁8a处与p型阳极层25进行欧姆接触的金属层。
191.在这样的结构中，由于p型阳极层25和阻挡金属5的接触面积增加，因此流入至发射极电极6的载流子数量增加。由于p型阳极层25附近的载流子浓度减少，因此ie效应受到抑制。其结果，恢复电流(irr)及恢复损耗(err)降低。在重视晶体管的通断损耗那样的高速用途中，功率损耗即能量损耗也降低。在实施方式1中，示出第1导电型为p型、第2导电型为n型的半导体装置，但也可以是第1导电型为n型，第2导电型为p型。在该情况下，第1导电型的第1半导体层为n型阴极层。
192.另外，在实施方式1中，从半导体基板的第1主面至二极管沟槽绝缘膜21b的上端21c为止的深度d大于或等于0.5μm。
193.通过这样的结构，p型阳极层25附近的载流子浓度进一步减少。恢复电流(irr)的降低效果显著显现出来。
194.另外，在实施方式1中，阻挡金属5是通过cvd法形成的。
195.在这样的制造方法中，阻挡金属5良好地将沟槽8的上部侧壁8a和二极管沟槽电极21a之间的间隙填埋。
196.(实施方式1的变形例1)
197.图30是表示实施方式1的变形例1中的半导体装置的制造方法的图，示出使沟槽8的上部侧壁8a露出的工序。
198.在对层间绝缘膜4的绝缘材料膜4a及氧化膜9进行蚀刻时，在半导体基板的第1主面形成与接触孔的位置对应的凹槽(凹部)。接触孔是通过干蚀刻形成的。凹槽是通过此时的过蚀刻形成的。
199.干蚀刻在包含碳氟化合物的气体环境中进行。气体例如包含c5f8、c4f8、chf3、cf4、c4f6、c3f8、c2f6等。
200.为了使沟槽8的上部侧壁8a露出，并且实现预先规定的凹槽的深度dr，需要使氧化膜9的蚀刻速度比p型阳极层25及p

型接触层24的蚀刻速度高。
201.特别地，为了在比凹槽深的位置处形成二极管沟槽绝缘膜21b的上端21c，优选氧化膜9的蚀刻速度与p型阳极层25或p

型接触层24的蚀刻速度之间的选择比大于或等于11.0。选择比大于或等于11.0的蚀刻条件能够实现rd＝50nm且d≥0.5μm的构造。
202.之后，在凹槽形成阻挡金属5。凹槽使阻挡金属5与p型阳极层25的接触电阻、及阻挡金属5与p

型接触层24的接触电阻减小。在替代阻挡金属5而形成了发射极电极6的情况下，也取得与上述相同的效果。
203.(实施方式1的变形例2)
204.图31至图33是表示实施方式1的变形例2中的半导体装置的制造方法的图。
205.图31示出形成绝缘材料膜4a的工序。形成绝缘材料膜4a的工序与实施方式1相同。
206.图32示出形成接触孔的工序。更详细而言，图32示出形成层间绝缘膜4且使二极管区域20的沟槽8的上部侧壁8a露出的工序。在对绝缘材料膜4a实施了掩模处理后，对绝缘材料膜4a及氧化膜9进行蚀刻。接触孔形成于n

型源极层13、p

型接触层14、p

型接触层24及二极管沟槽栅极21的位置处。通过该工序，n

型源极层13、p

型接触层14、p

型接触层24及二极管沟槽电极21a露出。在被掩模覆盖的区域，即igbt区域10的有源沟槽栅极11之上及哑沟槽
栅极12之上形成层间绝缘膜4。
207.在对绝缘材料膜4a进行蚀刻时，也对没有被掩模覆盖的二极管沟槽栅极21的二极管沟槽绝缘膜21b的上部进行蚀刻。其结果，沟槽8的上部侧壁8a露出。在沟槽8的上部侧壁8a和二极管沟槽电极21a之间形成间隙。二极管沟槽绝缘膜21b残留在沟槽8的下部侧壁8b和底部8c。
208.图33示出形成阻挡金属5及发射极电极6的工序。阻挡金属5形成于半导体基板的第1主面及层间绝缘膜4之上。另外，阻挡金属5也沉积在沟槽8的上部侧壁8a和二极管沟槽电极21a之间的间隙。阻挡金属5与在沟槽8的上部侧壁8a处露出的p型阳极层25及p

型接触层24的侧面接触。另外，阻挡金属5也与二极管沟槽电极21a的上表面及侧面接触。而且，发射极电极6形成于阻挡金属5之上。
209.这样的半导体装置也取得与实施方式1相同的效果。
210.(实施方式1的变形例3)
211.图34至图36是表示实施方式1的变形例3中的半导体装置的制造方法的图。
212.图34示出形成绝缘材料膜4a的工序。形成绝缘材料膜4a的工序与实施方式1相同。
213.图35示出形成接触孔的工序。更详细而言，图35示出形成层间绝缘膜4且使二极管区域20的沟槽8的上部侧壁8a露出的工序。在对绝缘材料膜4a实施了掩模处理后，对绝缘材料膜4a及氧化膜9进行蚀刻。接触孔形成于n

型源极层13、p

型接触层14、p

型接触层24、哑沟槽栅极12及二极管沟槽栅极21的位置处。通过该工序，n

型源极层13、p

型接触层14、p

型接触层24、哑沟槽电极12a及二极管沟槽电极21a露出。在被掩模覆盖的区域，即igbt区域10的有源沟槽栅极11之上形成层间绝缘膜4。
214.在对绝缘材料膜4a进行蚀刻时，也对没有被掩模覆盖的二极管沟槽绝缘膜21b的上部及哑沟槽绝缘膜12b的上部进行蚀刻。其结果，不仅在沟槽8的上部侧壁8a和二极管沟槽电极21a之间形成间隙，在上部侧壁8a和哑沟槽电极12a之间也形成间隙。
215.图36示出形成阻挡金属5及发射极电极6的工序。阻挡金属5形成于半导体基板的第1主面及层间绝缘膜4之上。阻挡金属5不仅沉积在沟槽8的上部侧壁8a和二极管沟槽电极21a之间的间隙，也沉积在上部侧壁8a和哑沟槽电极12a之间的间隙。阻挡金属5与在沟槽8的上部侧壁8a处露出的p型阳极层25及p

型接触层24的侧面接触。另外，阻挡金属5也与二极管沟槽电极21a的上表面及侧面接触。而且，发射极电极6形成于阻挡金属5之上。
216.这样的半导体装置也取得与实施方式1相同的效果。
217.《实施方式2》
218.对实施方式2中的半导体装置及半导体装置的制造方法进行说明。实施方式2为实施方式1的下位概念。在实施方式2中，对与实施方式1相同的结构要素标注相同的参照标号，省略它们的详细说明。
219.图37是表示实施方式2中的半导体装置的二极管区域20的结构的局部放大俯视图。图37放大示出图1所示的半导体装置100、或图2所示的半导体装置101中的区域83。
220.p

型接触层24与实施方式1同样地，选择性地设置于p型阳极层25的上表面侧。但是，在俯视观察时，设置有p

型接触层24的多个接触区域被p型阳极层25包围。
221.图38是表示实施方式2中的半导体装置的二极管区域20的结构的剖视图。图38示出图37所示的线段ca-ca处的剖面。
222.二极管沟槽栅极21在俯视观察时配置于多个接触区域之间。沟槽8的上部侧壁8a配置为没有将该接触区域的p

型接触层24贯穿。即，沟槽8设置为将半导体基板的第1主面处的p型阳极层25贯穿。因此，p

型接触层24在上部侧壁8a处没有露出，仅p型阳极层25在上部侧壁8a处露出。
223.杂质浓度比p型阳极层25高的p

型接触层24在沟槽8的上部侧壁8a处没有与阻挡金属5(或发射极电极6)接触。因此，来自p

型接触层24的空穴的注入量减少。其结果，恢复电流(irr)及恢复损耗(err)降低。
224.《实施方式3》
225.对实施方式3中的半导体装置及半导体装置的制造方法进行说明。实施方式3为实施方式1的下位概念。在实施方式3中，对与实施方式1或2相同的结构要素标注相同的参照标号，省略它们的详细说明。
226.图39是表示实施方式3中的半导体装置的二极管区域20的结构的剖视图。图39示出图6所示的线段c-c处的剖面。
227.沟槽8的上部侧壁8a具有朝向沟槽8的外侧而扩展开的倾斜度。换言之，被彼此相邻的两个二极管沟槽栅极21夹着的台面部具有倾斜面。此外，台面部的倾斜面是通过沟槽8的蚀刻形成的。
228.阻挡金属5也将该倾斜面覆盖。由于上部侧壁8a是倾斜的，因此阻挡金属5容易沉积在该上部侧壁8a。替代阻挡金属5而是直接在上部侧壁8a形成发射极电极6时也是相同的。
229.这样的结构也会取得与实施方式1相同的效果。
230.《实施方式4》
231.对实施方式4中的半导体装置及半导体装置的制造方法进行说明。实施方式4为实施方式1的下位概念。在实施方式4中，对与实施方式1至3中任意者相同的结构要素标注相同的参照标号，省略它们的详细说明。
232.图40是表示实施方式4中的半导体装置的二极管区域20的结构的剖视图。图40示出图6所示的线段c-c处的剖面。
233.在二极管区域20，阻挡金属5设置于p

型接触层24之上及二极管沟槽电极21a的上表面。
234.发射极电极6设置于阻挡金属5之上、及沟槽8的上部侧壁8a和二极管沟槽电极21a的侧面之间的间隙。即，在上部侧壁8a处露出的p型阳极层25直接与发射极电极6进行欧姆接触。另外，该发射极电极6也与二极管沟槽电极21a的侧面接触。换言之，阻挡金属5没有设置于沟槽8的上部侧壁8a和二极管沟槽电极21a的侧面之间的间隙。
235.在发射极电极6由alsi等铝合金形成，并且阻挡金属5由包含钛的金属形成的情况下，发射极电极6与p型阳极层25的接触电阻比阻挡金属5与p型阳极层25的接触电阻小。即，实现发射极电极6和p型阳极层25的良好的欧姆接触。
236.在这样的结构中，除了实施方式1的效果之外，沟槽8的上部侧壁8a处的接触电阻降低。
237.此外，本发明可以将各实施方式自由地组合，对各实施方式适当进行变形、省略。
238.标号的说明
239.1n-型漂移层，2n型载流子积蓄层，3n型缓冲层，4层间绝缘膜，4a绝缘材料膜，5阻挡金属，6发射极电极，6a末端电极，7集电极电极，8沟槽，8a上部侧壁，8b下部侧壁，8c底部，9氧化膜，10igbt区域，11有源沟槽栅极，11a栅极沟槽电极，11b栅极沟槽绝缘膜，12哑沟槽栅极，12a哑沟槽电极，12b哑沟槽绝缘膜，13n

型源极层，14p

型接触层，15p型基极层，16p型集电极层，16a p型末端集电极层，20二极管区域，21二极管沟槽栅极，21a二极管沟槽电极，21b二极管沟槽绝缘膜，21c上端，24p

型接触层，25p型阳极层，26n

型阴极层，30末端区域，31p型末端阱层，32n

型沟道截断层，33半绝缘性膜，34末端保护膜，40焊盘区域，41控制焊盘，41a电流感测焊盘，41b开尔文发射极焊盘，41c栅极焊盘，41d温度感测二极管焊盘，41e温度感测二极管焊盘，100半导体装置，101半导体装置。