开关电路和采样保持电路的制作方法

1.本公开实施例涉及电子电路技术领域，特别涉及一种开关电路和采样保持电路。


背景技术：

2.市面上的采样保持电路大多仅在高速、高线性度、低功耗和低噪声等某一特定的性能方面进行优化设计，无法同时兼顾多方面的共同提升。
3.例如，一些采样保持电路为了追求高速，放弃使用传统的开关电容结构，而采用两级高速运算放大器进行相位调节，实现采样速度的提升。此类电路对运算放大器的速度要求比较高，而要实现高速运算放大器不可避免的消耗大量的功耗。除此之外，运算放大器自身引入的失调电压增加了电路的非线性度，使采样保持电路整体性能下降。
4.又如，另外一些采样传统的采样保持电路结构，为了提升电路速度，通过加大开关管的尺寸，却忽略了开关导通电阻随输入电压的变化，以及开关管过大产生的电荷注入效应对电路线性度的影响，导致速度提升的同时，线性度大大降低，这样的设计可能是得不偿失的。
5.又如，一些采样保持电路为了提升电路的线性度，对采样开关进行优化，在互补金属氧化物半导体(cmos，complementary metal oxide semiconductor)电路中加入双极结型晶体管(bjt，bipolar junction transistor)等晶体管，但不同工艺的使用不易集成，从而造成生产难度。
6.公开内容
7.本公开实施例提供一种开关电路和采样保持电路。
8.第一方面，本公开实施例提供一种开关电路，包括：控制电路和采样开关管；
9.其中，所述控制电路，用于在保持阶段，根据第一时钟信号控制采样开关管关断；在采样阶段，根据所述第一时钟信号控制所述采样开关管导通，使得将输入信号输出；
10.其中，所述控制电路包括：电荷泵电路、电压控制电路和第一电荷泄放电路；
11.其中，所述电荷泵电路用于控制所述采样开关管的栅极和源极之间的电压的变化量小于或等于预设阈值；
12.所述电压控制电路用于在保持阶段，不将所述电荷泵电路的电压加到所述采样开关管的栅极和源极；在采样阶段，将所述电荷泵电路的电压加到所述采样开关管的栅极和源极；
13.所述第一电荷泄放电路用于在保持阶段，进行所述采样开关管和电压控制电路的电荷的对地泄放；在采样阶段，不进行所述采样开关管和电压控制电路的电荷的对地泄放。
14.在一些示例性实施例中，所述电荷泵电路包括：第一开关管、第一电容、第一反相器和第七开关管；
15.其中，所述第一开关管的栅极与所述第一时钟信号的输出端连接，所述第一开关管的源极与电源连接，所述第一开关管的漏极通过所述第一电容与所述第七开关管的漏极连接；
16.所述第一时钟信号的输出端通过所述第一反相器与所述第七开关管的栅极连接，所述第七开关管的源极接地。
17.在一些示例性实施例中，所述电压控制电路包括：第二开关管、第二反相器、第六开关管和第八开关管；
18.其中，所述第一时钟信号的输出端通过所述第二反相器与所述第二开关管的栅极和所述第六开关管的源极连接；所述第一开关管的漏极与所述第二开关管的源极连接，所述第二开关管的漏极与所述第八开关管的栅极和所述采样开关管的栅极连接；
19.所述第一时钟信号的输出端通过所述第一反相器与所述第六开关管的栅极连接，所述第六开关管的漏极与所述第七开关管的漏极和所述第八开关管的漏极连接；
20.所述输入信号的输出端与所述第八开关管的源极和所述采样开关管的源极连接。
21.在一些示例性实施例中，所述第一电荷泄放电路包括：第三开关管、第四开关管和第五开关管；
22.其中，所述第三开关管的源极和所述第五开关管的栅极与电源连接，所述第二开关管的漏极与所述第五开关管的漏极连接；
23.所述第一时钟信号的输出端通过所述第一反相器与所述第三开关管的栅极和所述第四开关管的栅极连接，所述第三开关管的漏极与所述第五开关管的源极和所述第四开关管的源极连接；所述第四开关管的漏极接地。
24.第二方面，本公开实施例提供一种采样保持电路，包括：开关电路和采样电容；
25.其中，所述开关电路包括：控制电路和采样开关管；
26.其中，所述控制电路，用于在保持阶段，根据第一时钟信号控制采样开关管关断；在采样阶段，根据所述第一时钟信号控制所述采样开关管导通，使得将输入信号输出到采样电容；
27.其中，所述采样电容，用于在采样阶段，对所述输入信号进行采样；在保持阶段，输出采样得到的信号；
28.其中，所述控制电路包括：电荷泵电路、电压控制电路和第一电荷泄放电路；
29.其中，所述电荷泵电路用于控制所述采样开关管的栅极和源极之间的电压的变化量小于或等于预设阈值；
30.所述电压控制电路用于在保持阶段，不将所述电荷泵电路的电压加到所述采样开关管的栅极和源极；在采样阶段，将所述电荷泵电路的电压加到所述采样开关管的栅极和源极；
31.所述第一电荷泄放电路用于在保持阶段，进行所述采样开关管和电压控制电路的电荷的对地泄放；在采样阶段，不进行所述采样开关管和电压控制电路的电荷的对地泄放。
32.在一些示例性实施例中，所述电荷泵电路包括：第一开关管、第一电容、第一反相器和第七开关管；
33.其中，所述第一开关管的栅极与所述第一时钟信号的输出端连接，所述第一开关管的源极与电源连接，所述第一开关管的漏极通过所述第一电容与所述第七开关管的漏极连接；
34.所述第一时钟信号的输出端通过所述第一反相器与所述第七开关管的栅极连接，所述第七开关管的源极接地。
35.在一些示例性实施例中，所述电压控制电路包括：第二开关管、第二反相器、第六开关管和第八开关管；
36.其中，所述第一时钟信号的输出端通过所述第二反相器与所述第二开关管的栅极和所述第六开关管的源极连接；所述第一开关管的漏极与所述第二开关管的源极连接，所述第二开关管的漏极与所述第八开关管的栅极和所述采样开关管的栅极连接；
37.所述第一时钟信号的输出端通过所述第一反相器与所述第六开关管的栅极连接，所述第六开关管的漏极与所述第七开关管的漏极和所述第八开关管的漏极连接；
38.所述输入信号的输出端与所述第八开关管的源极和所述采样开关管的源极连接，所述采样开关管的漏极与所述采样电容的一端连接。
39.在一些示例性实施例中，所述第一电荷泄放电路包括：第三开关管、第四开关管和第五开关管；
40.其中，所述第三开关管的源极和所述第五开关管的栅极与电源连接，所述第二开关管的漏极与所述第五开关管的漏极连接；
41.所述第一时钟信号的输出端通过所述第一反相器与所述第三开关管的栅极和所述第四开关管的栅极连接，所述第三开关管的漏极与所述第五开关管的源极和所述第四开关管的源极连接；所述第四开关管的漏极接地。
42.在一些示例性实施例中，还包括：
43.电荷注入消除电路，用于在保持阶段，根据第二时钟信号和第三时钟信号进行所述采样开关管的电荷的对地泄放；在采样阶段，根据所述第二时钟信号和所述第三时钟信号不进行所述采样开关管的电荷的对地泄放。
44.在一些示例性实施例中，所述电荷注入消除电路包括：第十开关管和第十一开关管；
45.其中，所述第十开关管的栅极与所述第二时钟信号的输出端连接，所述第十开关管的源极接地，所述第十开关管的漏极与所述采样电容的一端连接；
46.所述第十一开关管的栅极与所述第三时钟信号的输出端连接，所述第十一开关管的源极与所述采样电容的另一端连接，所述第十一开关管的漏极接地。
47.在一些示例性实施例中，还包括：
48.第二电荷泄放电路，用于在保持阶段结束后的预设时间内，根据第四时钟信号进行所述采样电容上的电荷的对地泄放；在采样阶段，根据第四时钟信号不进行所述采样电容上的电荷的对地泄放。
49.在一些示例性实施例中，所述第二电荷泄放电路包括：第一电阻和第十二开关管；
50.其中，所述第十二开关管的漏极通过所述第一电阻与所述采样电容的另一端连接，所述第十二开关管的栅极与所述第四时钟信号的输出端连接，所述第十二开关管的源极接地。
51.在一些示例性实施例中，还包括：
52.时钟控制电路，用于生成第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号中的至少一个。
53.其中，在保持阶段，所述第一时钟信号为低电平，所述第二时钟信号为高电平，所述第三时钟信号为低电平；在采样阶段，所述第一时钟信号为高电平，所述第二时钟信号为
低电平，所述第三时钟信号为高电平；
54.其中，在保持阶段以及保持阶段结束后的预设时间后，所述第四时钟信号为低电平；在保持阶段结束后的预设时间内，所述第四时钟信号为高电平。
55.在一些示例性实施例中，还包括：
56.前置滤波电路，用于对所述输入信号进行前置滤波处理；
57.后置滤波电路，用于对所述采样电容在保持阶段输出的信号进行后置滤波处理。
58.在一些示例性实施例中，所述前置滤波电路包括：第二电阻和第二电容；所述输入信号的输出端与所述第二电阻的一端连接，所述第二电阻的另一端通过所述第二电容接地，所述第二电阻的另一端与所述开关电路的输入端连接。
59.在一些示例性实施例中，所述后置滤波电路包括：第三电阻和第三电容；所述第三电阻的一端与所述采样电容的另一端连接，所述第三电阻的另一端通过第三电容接地。
60.本公开实施例提供的开关电路，通过控制电路控制采样开关管的栅极和源极之间的电压的变化量小于或等于预设阈值，以及第一电荷泄放电路在保持阶段进行采样开关管和电压控制电路的电荷的对地泄放，从而减小了采样开关管的非线性；并且，通过增大采样开关管的尺寸，即增大采样开关管的宽度和栅极长度的比值即可实现速度的提升；并且，通过减小电源即可实现功耗的降低；从而至少实现了在高速、高线性度和低功耗等多方面的共同提升。
61.本公开实施例提供的采样保持电路，通过开关电路至少实现了在高速、高线性度和低功耗等多方面的共同提升。
62.在一些示例性实施例中，通过电荷注入消除电路在保持阶段进行采样开关管的电荷的对地泄放，提升了采样开关管在输入范围内的平整度，降低了非线性和谐波失真，抵消了采样开关管关闭时引入的电荷注入效应，进一步提升了采样开关管的线性度，从而提升了电路的线性度。
63.在一些示例性实施例中，通过第二电荷泄放电路在保持阶段结束后的预设时间内进行采样电容上的电荷的对地泄放，保证了采样电容上的电荷在保持阶段结束后快速泄放掉，避免了对后续充放电造成的影响，从而进一步提升了电路的线性度。
64.在一些示例性实施例中，通过前置滤波电路和后置滤波电路实现前置滤波和后置滤波，降低了噪声，提高了信噪比。
附图说明
65.附图用来提供对本公开实施例的进一步理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开，并不构成对本公开的限制。通过参考附图对详细示例性实施例进行描述，在附图中：
66.图1为本公开实施例提供的采样开关管随输入信号的变化曲线示意图；
67.图2为本公开一个实施例提供的开关电路的组成框图；
68.图3为本公开实施例提供的控制电路的组成框图；
69.图4为本公开实施例提供的开关电路的连接示意图；
70.图5为本公开另一个实施例提供的采样保持电路的组成框图；
71.图6为本公开实施例提供的采样保持电路的连接示意图；
72.图7为本公开实施例提供的采样电容的采样值的变化曲线示意图；
73.图8为本公开实施例提供的时钟信号的时序示意图。
具体实施方式
74.为使本领域的技术人员更好地理解本公开的技术方案，下面结合附图对本公开提供的开关电路和采样保持电路进行详细描述。
75.在下文中将参考附图更充分地描述示例实施例，但是所述示例实施例可以以不同形式来体现且不应当被解释为限于本文阐述的实施例。反之，提供这些实施例的目的在于使本公开透彻和完整，并将使本领域技术人员充分理解本公开的范围。
76.在不冲突的情况下，本公开各实施例及实施例中的各特征可相互组合。
77.如本文所使用的，术语“和/或”包括至少一个相关列举条目的任何和所有组合。
78.本文所使用的术语仅用于描述特定实施例，且不意欲限制本公开。如本文所使用的，单数形式“一个”和“该”也意欲包括复数形式，除非上下文另外清楚指出。还将理解的是，当本说明书中使用术语“包括”和/或“由
……
制成”时，指定存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加至少一个其它特征、整体、步骤、操作、元件、组件和/或其群组。
79.除非另外限定，否则本文所用的所有术语(包括技术和科学术语)的含义与本领域普通技术人员通常理解的含义相同。还将理解，诸如那些在常用字典中限定的那些术语应当被解释为具有与其在相关技术以及本公开的背景下的含义一致的含义，且将不解释为具有理想化或过度形式上的含义，除非本文明确如此限定。
80.理论上，采样保持电路的采样开关管的导通电阻ron和采样电容cs会形成一个rc低通滤波器，从而限制了采样保持电路的速度，采样保持电路的最高速度为f＝1/2πroncs，通过降低ron和cs可以提升采样保持电路的速度。但是由于采样保持电路会引入一定的噪声，将采样开关管的导通电阻ron产生的热噪声在频段范围内视为均匀分布，可以计算得到，采样保持电路在工作频段内会产生kt/cs的噪声；其中，k为玻尔兹曼常数，t为开尔文温度。因此，为了提升采样保持电路速度，但不引入更多的噪声，一般会减小ron的阻值。
81.传统的互补型金属氧化物半导体(cmos，complementary metal oxide semiconductor)开关管的导通电阻ron的计算公式为：
[0082][0083]
其中，vd为cmos开关管的漏极电压，vs为cmos开关管的源极电压，ec为cmos开关管的源极与漏极之间的电场强度系数，l为cmos开关管的栅极长度，cox为cmos开关管单位面积栅极氧化层的电容，μ
eff
为电子迁移率，w为cmos开关管的宽度，vg为cmos开关管的栅极电压，vto为cmos开关管的源极与衬底同电位时的阈值电压，γ为体效应系数，典型值在0.3～0.4之间，φf为金属表面电势，vsb为衬源电压。
[0084]
通过公式(1)发现，增大cmos开关管的尺寸，即增大的比值，就可以减小cmos开
关管的导通电阻ron。但是，由于cmos开关管关闭后，v
in
为输入信号，因此，导通电阻ron会随着v
in
的变化而变化，在输入范围内表现为ron的不平整，如图1所示，从而引入非线性。除此之外，公式(1)的分母中包含了能引起谐波失真的输入信号的物理量，例如，当存在短沟道效应时由于分母中包含vd时，会引入谐波失真。加之分母中出现的体效应分量也会引入非线性。因此，为了提高采样保持电路的线性度，保证在输入范围内ron的平整度，减小谐波失真和体效应分量引入的非线性至关重要。
[0085]
图2为本公开一个实施例提供的开关电路的组成框图。
[0086]
第一方面，参照图2，本公开一个实施例提供一种开关电路，包括：控制电路201和采样开关管202；
[0087]
其中，控制电路201，用于在保持阶段，根据第一时钟信号clk控制采样开关管关断；在采样阶段，根据第一时钟信号clk控制采样开关管导通，使得将输入信号输出；
[0088]
其中，如图3所示，控制电路201包括：电荷泵电路2011、电压控制电路2012和第一电荷泄放电路2013；
[0089]
其中，电荷泵电路2011用于控制采样开关管202的栅极和源极之间的电压的变化量小于或等于预设阈值；
[0090]
电压控制电路2012用于在保持阶段，不将电荷泵电路2011的电压加到采样开关管的栅极和源极；在采样阶段，将电荷泵电路2011的电压加到采样开关管的栅极和源极；
[0091]
第一电荷泄放电路2013用于在保持阶段，进行采样开关管202和电压控制电路2012的电荷的对地泄放；在采样阶段，不进行采样开关管202和电压控制电路2012的电荷的对地泄放。
[0092]
在一些示例性实施例中，如图4所示，电荷泵电路2011包括：第一开关管m1、第一电容c1、第一反相器n1和第七开关管m7；
[0093]
其中，第一开关管m1的栅极与第一时钟信号clk的输出端连接，第一开关管m1的源极与电源vdd连接，第一开关管m1的漏极通过第一电容c1与第七开关管m7的漏极连接；
[0094]
第一时钟信号clk的输出端通过第一反相器n1与第七开关管m7的栅极连接，第七开关管m7的源极接地。
[0095]
在一些示例性实施例中，如图4所示，电压控制电路2012包括：第二开关管m2、第二反相器n2、第六开关管m6和第八开关管m8；
[0096]
其中，第一时钟信号clk的输出端通过第二反相器n2与第二开关管m2的栅极和第六开关管m6的源极连接；第一开关管m1的漏极与第二开关管m2的源极连接，第二开关管m2的漏极与第八开关管m8的栅极和采样开关管102(也就是图3中的m9)的栅极连接；
[0097]
第一时钟信号clk的输出端通过第一反相器n1与第六开关管m6的栅极连接，第六开关管m6的漏极与第七开关管m7的漏极和第八开关管m8的漏极连接；
[0098]
输入信号vin的输出端与第八开关管m8的源极和采样开关管102的源极连接，采样开关管102的漏极即为开关电路的输出端vout。
[0099]
在一些示例性实施例中，如图4所示，第一电荷泄放电路2013包括：第三开关管m3、第四开关管m4和第五开关管m5；
[0100]
其中，第三开关管m3的源极和第五开关管的栅极与电源连接，第二开关管m2的漏极与第五开关管m5的漏极连接；
[0101]
第一时钟信号clk的输出端通过第一反相器n1与第三开关管m3的栅极和第四开关管m4的栅极连接，第三开关管m3的漏极与第五开关管m5的源极和第四开关管m4的源极连接；第四开关管m4的漏极接地。
[0102]
在一些示例性实施例中，第一开关管m1、第二开关管m2、第三开关管m3、第四开关管m4、第五开关管m5、第六开关管m6、第七开关管m7、第八开关管m8和采样开关管m9为cmos管。
[0103]
在本公开实施例中，在保持阶段，第一时钟信号clk为低电平，第三开关管m3、第四开关管m4、第五开关管m5和第六开关管m6导通，第二开关管m2、第八开关管m8和采样开关管m9关断，第一开关管m1和第七开关管m7导通，第一电容c1的上极板被上拉至电源vdd，第一电容c1的下极板被拉到地，对第一电容c1进行充电，使第一电容c1上的电压接近电源vdd的电压。在采样阶段，第一时钟信号clk为高电平，第一开关管m1和第七开关管m7处于高阻态，第一时钟信号clk经过第一反相器n1将第二开关管m2的栅极电压拉低使第二开关管m2导通，第八开关管m8和采样开关管m9的栅极被拉至第一电容c1的上极板电源vdd，进而使第八开关管m8和采样开关管m9导通，第一电容c1的下极板电压被拉至接近输入信号vin，由于电容两端的电压不会发生突变，第一电容c1的上极板电压变为vdd vin，由于此时不存在放电通路，此时采样开关管m9的栅极电压等于第一电容c1的正向端电压(即上极板电压)，源极电压等于第一电容c1的负向端电压(即下极板电压)，使得采样开关管m9的栅极和源极之间的电压恒定为接近电源电压vdd，此时采样开关管m9的导通电阻为：
[0104][0105]
从公式(2)可以看出，导通电阻与输入信号无关了，提升了采样开关管m9在整个输入范围内的线性度，减小了由于输入信号vin引起的谐波失真。
[0106]
本公开实施例提供的开关电路，通过控制电路控制采样开关管的栅极和源极之间的电压的变化量小于或等于预设阈值，以及第一电荷泄放电路在保持阶段进行采样开关管和电压控制电路的电荷的对地泄放，从而减小了采样开关管的非线性；并且，通过增大采样开关管的尺寸，即增大采样开关管的宽度和栅极长度的比值即可实现速度的提升；并且，通过减小电源即可实现功耗的降低；从而至少实现了在高速、高线性度和低功耗等多方面的共同提升。
[0107]
图5为本公开另一个实施例提供的采样保持电路的组成框图。
[0108]
第二方面，参照图5，本公开另一个实施例提供一种采样保持电路，包括：开关电路501和采样电容502(即图6中的cs)；
[0109]
其中，如图2所示，开关电路501包括：控制电路201和采样开关管102；
[0110]
其中，控制电路201，用于在保持阶段，根据第一时钟信号clk控制采样开关管202关断；在采样阶段，根据第一时钟信号clk控制采样开关管202导通，使得将输入信号vin输出到采样电容502；
[0111]
其中，采样电容502，用于在采样阶段，对输入信号vin进行采样；在保持阶段，输出采样得到的信号；
[0112]
其中，如图3所示，控制电路201包括：电荷泵电路2011、电压控制电路2012和第一电荷泄放电路2013；
[0113]
其中，电荷泵电路2011用于控制采样开关管202的栅极和源极之间的电压的变化量小于或等于预设阈值；
[0114]
电压控制电路2012用于在保持阶段，不将电荷泵电路2011的电压加到采样开关管202的栅极和源极；在采样阶段，将电荷泵电路2011的电压加到采样开关管202的栅极和源极；
[0115]
第一电荷泄放电路2013用于在保持阶段，进行采样开关管202和电压控制电路2012的电荷的对地泄放；在采样阶段，不进行采样开关管202和电压控制电路2012的电荷的对地泄放。
[0116]
在一些示例性实施例中，如图6所示，电荷泵电路2011包括：第一开关管m1、第一电容c1、第一反相器n1和第七开关管m7；
[0117]
其中，第一开关管m1的栅极与第一时钟信号clk的输出端连接，第一开关管m1的源极与电源连接，第一开关管m1的漏极通过第一电容c1与第七开关管m7的漏极连接；
[0118]
第一时钟信号clk的输出端通过第一反相器n1与第七开关管m7的栅极连接，第七开关管m7的源极接地。
[0119]
在一些示例性实施例中，电压控制电路2012包括：第二开关管m2、第二反相器n2、第六开关管m6和第八开关管m8；
[0120]
其中，第一时钟信号clk的输出端通过第二反相器n2与第二开关管m2的栅极和第六开关管m6的源极连接；第一开关管m1的漏极与第二开关管m2的源极连接，第二开关管m2的漏极与第八开关管m8的栅极和采样开关管202(即图6中的m9)的栅极连接；
[0121]
第一时钟信号clk的输出端通过第一反相器n1与第六开关管m6的栅极连接，第六开关管m6的漏极与第七开关管m7的漏极和第八开关管m8的漏极连接；
[0122]
输入信号vin的输出端与第八开关管m8的源极和采样开关管202的源极连接，采样开关管202的漏极与采样电容502的一端连接。
[0123]
在一些示例性实施例中，第一电荷泄放电路2013包括：第三开关管m3、第四开关管m4和第五开关管m5；
[0124]
其中，第三开关管m3的源极和第五开关管m5的栅极与电源连接，第二开关管m2的漏极与第五开关管m5的漏极连接；
[0125]
第一时钟信号clk的输出端通过第一反相器n1与第三开关管m3的栅极和第四开关管m4的栅极连接，第三开关管m3的漏极与第五开关管m5的源极和第四开关管m4的源极连接；第四开关管m4的漏极接地。
[0126]
在一些示例性实施例中，还包括：
[0127]
电荷注入消除电路503，用于在保持阶段，根据第二时钟信号k1和第三时钟信号k2进行采样开关管202的电荷的对地泄放；在采样阶段，根据第二时钟信号k2和第三时钟信号k3不进行采样开关管102的电荷的对地泄放。
[0128]
在一些示例性实施例中，电荷注入消除电路503包括：第十开关管m10和第十一开
关管m11；
[0129]
其中，第十开关管m10的栅极与第二时钟信号k1的输出端连接，第十开关管m10的源极接地，第十开关管m10的漏极与采样电容402的一端连接；
[0130]
第十一开关管m11的栅极与第三时钟信号k2的输出端连接，第十一开关管m11的源极与采样电容502的另一端连接，第十一开关管m11的漏极接地。
[0131]
在本公开实施例中，如图7所示，采样开关管m9关闭时，会存在采样开关管m9沟道中的沟道电荷向采样电容cs注入的情况，称之为电荷注入效应。由于电荷注入效应的存在，会导致实际的采样值在采样开关管m9断开的瞬间降低δve的电压值。在这里，δve大致可以表示为：为了减轻电荷注入效应对采样值的影响，通过电荷注入消除电路来进一步提升电路的线性度。具体的，在采样阶段，第二时钟信号k1为低电平，第三时钟信号k2位高电平，此时第十开关管m10和第十一开关管m11导通，将第十一开关管m11的源极拉到地，使第十一开关管m11的导通电阻不随输入信号vin的变化而变化。由于第十一开关管m11不随整个采样保持电路的采样开关，因此可以使第十一开关管m11的宽度w做到尽量小，减小第十一开关管m11引入的电荷注入效应。在从采样阶段向保持阶段切换时，第二时钟信号k1为高电平，第三时钟信号k2为低电平，采样电容cs的左端被连接到地，一方面提供了采样开关管m9沟道电荷对地的泄放通路，另一方面将采样电容cs连接到固定电位，在节点x的电位等于-vin，从而抵消掉了采样开关管m9的沟道电荷注入效应。
[0132]
在一些示例性实施例中，还包括：
[0133]
第二电荷泄放电路504，用于在保持阶段结束后的预设时间内，根据第四时钟信号k3进行采样电容502上的电荷的对地泄放；在采样阶段，根据第四时钟信号k3不进行采样电容502上的电荷的对地泄放。
[0134]
在一些示例性实施例中，第二电荷泄放电路504包括：第一电阻r2和第十二开关管m12；
[0135]
其中，第十二开关管m12的漏极通过第一电阻r2与采样电容502的另一端连接，第十二开关管m12的栅极与第四时钟信号k3的输出端连接，第十二开关管m12的源极接地。
[0136]
在一些示例性实施例中，第一电阻r2的阻值小于或等于预设阻值，例如，取3到30ω。
[0137]
在本公开实施例中，第二电荷泄放电路504在保持阶段结束后的一个短时间内(即预设时间内)将采样电容502上的电荷通过一个低阻抗电阻，即第一电阻r1对地进行快速泄放，由于在高速采样保持电路中，采样频率很快，采样阶段和保持阶段的切换时间间隔很短，因此，需要在短时间内将采样电容502上的电荷快速泄放掉，从而提升电路的线性度。
[0138]
在一些示例性实施例中，还包括：
[0139]
时钟控制电路505，用于生成第一时钟信号clk、第二时钟信号k1、第三时钟信号k2和第四时钟信号k3中的至少一个
[0140]
其中，如图8所示，在保持阶段，第一时钟信号clk为低电平，第二时钟信号k1为高电平，第三时钟信号k2为低电平；在采样阶段，第一时钟信号clk为高电平，第二时钟信号k1为低电平，第三时钟信号k2为高电平；
[0141]
其中，如图8所示，在保持阶段以及保持阶段结束后的预设时间后，第四时钟信号
k3为低电平；在保持阶段结束后的预设时间内，第四时钟信号k3为高电平。
[0142]
本公开实施例中，时钟控制电路505保证了采样保持电路的有序进行。
[0143]
在一些示例性实施例中，还包括：
[0144]
前置滤波电路506，用于对输入信号vin进行前置滤波处理，以降低输入信号vin的噪声；
[0145]
后置滤波电路507，用于对采样电容402在保持阶段输出的信号进行后置滤波处理。
[0146]
在一些示例性实施例中，前置滤波电路506包括：第二电阻r1和第二电容c2；输入信号vin的输出端与第二电阻r1的一端连接，第二电阻r1的另一端通过第二电容c2接地，第二电阻r1的另一端与开关电路501的输入端连接。
[0147]
在一些示例性实施例中，后置滤波电路507包括：第三电阻r3和第三电容c3；第三电阻r3的一端与采样电容c3的另一端连接，第三电阻r3的另一端通过第三电容c3接地。
[0148]
在一些示例性实施例中，第一开关管m1、第二开关管m2、第三开关管m3、第四开关管m4、第五开关管m5、第六开关管m6、第七开关管m7、第八开关管m8、采样开关管m9、第十开关管m10、第十一开关管m11和第十二开关管m12为cmos管。
[0149]
在本公开实施例中，输入信号经过采样保持电路后不可避免的携带着噪声，在采样保持电路中，由于采样保持电路的带宽越大，引入的噪声频谱范围就越广，携带的噪声能力就会越高，对于处理来说就会越困难，降低采样保持电路整体的性能。因此，通过后置滤波电路滤除掉采样的信号中带宽外的高频噪声对于优化采样保持电路至关重要，有效提升了后续模数转换器(adc，analog to digitalconverter)的精度，减小了转换结果的失真。
[0150]
本公开实施例提供的采样保持电路，通过开关电路至少实现了在高速、高线性度和低功耗等多方面的共同提升。
[0151]
在一些示例性实施例中，通过电荷注入消除电路在保持阶段进行采样开关管的电荷的对地泄放，提升了采样开关管在输入范围内的平整度，降低了非线性和谐波失真，抵消了采样开关管关闭时引入的电荷注入效应，进一步提升了采样开关管的线性度，从而提升了电路的线性度。
[0152]
在一些示例性实施例中，通过第二电荷泄放电路在保持阶段结束后的预设时间内进行采样电容上的电荷的对地泄放，保证了采样电容上的电荷在保持阶段结束后快速泄放掉，避免了对后续充放电造成的影响，从而进一步提升了电路的线性度。
[0153]
在一些示例性实施例中，通过前置滤波电路和后置滤波电路实现前置滤波和后置滤波，降低了噪声，提高了信噪比。
[0154]
本领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、系统、装置中的功能模块/单元可以被实施为软件、固件、硬件及其适当的组合。在硬件实施方式中，在以上描述中提及的功能模块/单元之间的划分不一定对应于物理组件的划分；例如，一个物理组件可以具有多个功能，或者一个功能或步骤可以由若干物理组件合作执行。某些物理组件或所有物理组件可以被实施为由处理器，如中央处理器、数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。这样的软件可以分布在计算机可读介质上，计算机可读介质可以包括计算机存储介质(或非暂时性介质)和通信介质(或暂时性介质)。如本领域普通技术人员公知的，术语计算机存储介质包括
在用于存储信息(诸如计算机可读指令、数据结构、程序模块或其它数据)的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质。计算机存储介质包括但不限于ram、rom、eeprom、闪存或其它存储器技术、cd-rom、数字多功能盘(dvd)或其它光盘存储、磁盒、磁带、磁盘存储或其它磁存储器、或者可以用于存储期望的信息并且可以被计算机访问的任何其它的介质。此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波或其它传输机制之类的调制数据信号中的其它数据，并且可包括任何信息递送介质。
[0155]
本文已经公开了示例实施例，并且虽然采用了具体术语，但它们仅用于并仅应当被解释为一般说明性含义，并且不用于限制的目的。在一些实例中，对本领域技术人员显而易见的是，除非另外明确指出，否则可单独使用与特定实施例相结合描述的特征、特性和/或元素，或可与其它实施例相结合描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离由所附的权利要求阐明的本公开的范围的情况下，可进行各种形式和细节上的改变。