半导体器件的制作方法

半导体器件
1.相关申请的交叉引用
2.本技术要求于2020年11月24日提交的日本专利申请no.2020-194037的优先权，其内容通过引用并入本技术。
技术领域
3.本发明涉及一种利用误差整形机制而提供的半导体器件。


背景技术：

4.例如，非专利文献1(y.-s.shu的“an oversampling sar adc with dac mismatch error shaping achieving 105db sfdr and 101db sndr over 1khz bw in 55nm cmos”)公开了一种adc(模数转换器)，其中通过顺序比较(sar：连续应用寄存器)对下部dac(数模转换器)的参考误差进行失配误差整形(mes)。具体地，在非专利文献1中，通过一阶误差整形来排除下部dac的参考误差。
5.非专利文献2(j.liu的“second-order dac mes for sar adcs”)公开了一种通过二阶误差整形来排除下部dac的参考误差的技术。
6.非专利文献3(w.-h huang的“an amplifier-less calibration-free sar adc achieving,100db sndr for multi-channel ecg acquisition with 667mvpp linear input range”)公开了一种配置，其中2v的参考电压被施加到上部dac并且1.2v的参考电压被施加到下部dac以便扩展输入范围。通过误差整形机制来消除参考电压的误差。


技术实现要素：

7.为了使高电压的输入相适应，例如，以向上部dac提供高电压参考，使用高耐压晶体管。然而，由于高耐压晶体管的响应速度比低耐压晶体管的响应速度慢，因此其转换速度降低，从而导致转换精度下降。
8.本发明是鉴于上述问题而完成的，其目的之一是提供一种在操作电压不同的多个dac被使用时转换精度得到提高的半导体器件。
9.本技术中公开的发明中的典型发明的简要描述如下。一种典型的半导体器件执行模拟输入信号与参考电压的顺序比较以对模拟输入信号进行数字转换。该半导体器件具有上部dac、下部dac以及注入器dac，该上部dac基于预定代码来生成参考电压的高电压区域，该下部dac基于该代码来生成参考电压的低电压区域，该注入器dac具有与下部dac的配置相同的配置并且调节参考电压的低电压区域。
10.本技术中公开的发明中的典型发明所获取的(多个)效果简要描述如下：当操作电压不同的多个dac被使用时，可以提高转换精度。
附图说明
11.图1是示出了根据本发明的第一实施例的半导体器件的示例的配置图；
12.图2是示出了根据本发明的第一实施例的adc的操作的流程图；
13.图3是示出了在采样阶段中每个dac的设置状态的视图；
14.图4是例示了在比较阶段的初始状态下每个dac的设置状态的视图；
15.图5是例示了在比较阶段结束时每个dac的设置状态的视图；
16.图6是示出了根据本发明的第二实施例的半导体器件的示例的配置图；
17.图7是示出了本发明的第二实施例的在比较阶段中每个dac的输出电压的比较的视图；
18.图8是示出了根据本发明的第二实施例的传递函数和包括adc的系统配置的视图；
19.图9是示出了根据本发明的第三实施例的半导体器件的示例的配置图；
20.图10是用于说明根据本发明的第四实施例的作为多通道adc系统的基础的adc的图；
21.图11是例示了根据本发明的第四实施例的多通道adc系统的配置的视图；以及
22.图12是用于说明根据本发明的第五实施例的采样方法的图。
具体实施方式
23.以下，将参考附图详细描述本发明的实施例。注意，在用于描述实施例的整个附图中，具有相同功能的组件由相同的附图标记表示，并且将省略其重复描述。
24.(第一实施例)
25.(半导体器件的配置)
26.图1是示出了根据本发明的第一实施例的半导体器件的示例的配置图。模数转换器(在下文中也称为“adc”)1是对输入的模拟信号进行数字转换并且输出经数字转换的数字信号(在下文中也称为数字代码)的半导体器件。如图1所示，模数转换器(半导体器件)1包括上部dac(数模转换器)10、下部dac 20、注入dac 30、比较器40、顺序比较处理单元50、mes寄存器61和62、选择器71和72、电平移位器75、采样电容80、开关电路sw1、sw2和sw3等。顺便提及，在下文中，模数转换器可以被称为adc。
27.采样电容80是保存(保持)被输入到adc的模拟输入信号的电路。在采样阶段，例如，当采样信号smp变为有效(例如，高电平)时，开关电路sw1和sw2导通，开关电路sw3关断，模拟输入信号被保存在采样电容80中。同时，在比较阶段，例如，当采样信号smp变为无效(例如，低电平)时，开关电路sw3导通，开关电路sw1和sw2关断，被保存在采样电容80中的模拟输入信号被提供给比较器40。
28.上部dac 10、下部dac 20和注入dac 30是数模转换器，该数模转换器基于从顺序比较处理单元50以及mes寄存器61和62输入的(多个)数字代码来生成模拟信号。具体地，上部dac 10、下部dac 20和注入dac 30生成参考电压以用于与被输入到adc 1的模拟输入信号进行比较。
29.上部dac 10基于数字代码的高阶位的信息来生成电压。下部dac 20和注入dac 30基于数字代码的低阶位的信息来生成电压。注入dac 30具有与下部dac 20的配置相同的配置。注入dac 30可以与下部dac 20协作更详细地调节参考电压的电压值。上部dac 10以高电压(例如，3v)参考进行操作。下部dac 20和注入dac 30以恒定电压(例如，1v)进行操作。
30.比较器40是将模拟输入信号与参考电压进行比较的电路。比较器40是以高电压
(例如，3v)进行操作的电路。例如，比较器40针对每个采样周期tcy将模拟输入信号与参考电压进行比较，并且向顺序比较处理单元50输出(多个)比较结果。
31.如图1所示，顺序比较处理单元50基于从比较器40输出的比较结果来执行顺序比较处理，以执行对模拟输入信号的数字转换并且生成作为输出信号的数字代码。顺序比较处理单元50将所生成的数字代码输出到例如上部dac 10、下部dac 20、后续级中的电路(未示出)等。此外，顺序比较处理单元50将所生成的数字代码保存在mes寄存器61和62中。
32.mes寄存器61和62是保存由顺序比较处理单元50生成的数字代码的存储器件。mes寄存器61和62保存在前一采样周期tcy中生成的数字代码和在前二采样周期tcy中生成的数字代码中的每者。这里，假定mes寄存器61保存在前一采样周期tcy中生成的数字代码，并且mes寄存器62保存在前二采样周期tcy中生成的数字代码。
33.因此，当生成当前(目前)采样周期tcy的数字代码时，mes寄存器62中保存的前二采样周期tcy的数字代码被擦除，并且当前采样周期tcy的数字代码被保存(保持)。此时，保存在mes寄存器61中的前一采样周期tcy的数字代码被移动到mes寄存器62，并且当前生成的数字代码被保存在mes寄存器61中。顺便提及，mes寄存器61和62可以只保存对应数字代码的低阶位。顺便提及，mes寄存器62可以保存通过将对应数字代码反转而获取的反转代码或低阶位的反转代码。
34.选择器71是基于采样信号smp来切换被提供给下部dac 20的数字代码的电路。选择器71的输入侧连接到顺序比较处理单元50和mes寄存器61。选择器71的输出侧连接到下部dac 20。
35.选择器72是基于采样信号smp来切换被提供给注入dac 30的数字代码的电路。选择器72的输入侧连接到mes寄存器61和62。选择器72的输出侧连接到注入器dac 30。
36.电平移位器75是将被提供给上部dac 10的数字代码的电压转换为高电压并且提供高电压数字代码的电路。电平移位器75的输入侧连接到顺序比较处理单元50。电平移位器75的输出侧连接到上部dac 10。
37.(a/d转换处理)
38.接下来，将具体描述adc 1中的a/d转换处理。图2是例示根据本发明的第一实施例的adc的操作的流程图。图2包括步骤s10至s40。
39.首先，步骤s10是对输入数据进行采样的采样阶段。图3是例示在采样阶段中每个dac的设置状态的视图。如图3所示，采样信号smp在采样阶段phs变为有效。此时，从顺序比较处理单元50输出的预定初始代码的高阶位(initial codes 1)在上部dac 10中被设置。
40.选择器71选择mes寄存器61。因此，从mes寄存器61提供的前一数字代码的低阶位(dout2
·
z-1
)在下部dac 20中被设置。选择器72选择mes寄存器62。因此，前二数字代码的低阶位的反转代码(-dout2
·
z-2
)在注入dac 30中被设置。
41.然后，在采样阶段phs，开关电路sw1和sw2导通，模拟输入信号被提供给采样电容80，采样电容80被充电。即，采样电容80利用在每个dac中设置的数字代码被充电。
42.当采样信号smp变为无效时，采样阶段phs结束。
43.步骤s20至s40是用于将由每个dac生成的参考电压与模拟输入信号进行比较的比较阶段phc。
44.步骤s20是比较阶段的初始状态。图4是例示在比较阶段的初始状态下每个dac的
设置状态的视图。如图4所示，在比较阶段phc，采样信号smp变为无效并且时钟clk1被提供给比较器40。
45.此时，如在步骤s10中，其中预定初始代码的高阶位(initial codes 1)在上部dac 10中被设置的状态持续。
46.选择器71选择顺序比较处理单元50。因此，从顺序比较处理单元50提供的预定初始代码的低阶位(initial codes 2)在下部dac 20中被设置。选择器72选择mes寄存器61。因此，前一数字代码的低阶位的反转代码(-dout2
·
z-1
)在注入dac 30中被设置。参考电压由从每个dac输出并且被提供给比较器40的模拟输入信号生成。
47.此外，在比较阶段phc，开关电路sw1、sw2关断，开关电路sw3导通。因此，被保存在采样电容80中的模拟输入信号经由开关电路sw2被提供给比较器40。
48.步骤s30是比较阶段phc的前半部分，并且数字代码被设置用于上部dac 10的每一位。
49.当由比较器40进行的比较处理开始时，顺序比较处理单元50基于比较器40的比较结果来对模拟输入信号进行数字转换，并且从最高阶位循序地生成数字代码(输出数据)。例如，数字代码的生成通过检测在模拟输入信号被数字转换时生成的误差(量化误差)并且对检测到的量化误差进行a/d转换来执行。
50.每次顺序比较完成时，顺序比较处理单元50从高阶位侧按一位输出所生成的数字代码。步骤s30被执行，直到数字代码被提供给上部dac 10的每一位。图2示出了其中数字代码被提供给上部dac 10的所有位的状态。即，在步骤s30结束时，上部dac 10变为其中数字数据的高阶位如图2所示被设置(dout1)的状态。
51.进一步地，在步骤s30中，如图2所示，数字数据尚未被提供给下部dac 20。因此，在步骤s30结束时，下部dac 20被维持在其中预定初始代码的低阶位(initial codes 2)被设置的状态。另外，在步骤s30结束时，如图2所示，注入器dac 30被维持在其中前一数字代码的低阶位的反转代码(-dout2
·
z-1
)被设置的状态。
52.步骤s40是比较阶段phc的后半部分，并且数字代码被设置用于下部dac 20的每一位。顺序比较处理单元50基于比较结果来执行顺序比较，并且循序地生成将被提供给下部dac 20的每一位的数字代码。顺序比较处理单元50按一位循序地输出所生成的数字代码并且将其提供给下部dac 20。
53.当对上部dac 10和下部dac 20的数字代码的设置完成时，比较阶段phc结束。
54.图5是例示在比较阶段结束时每个dac的设置状态的视图。在步骤s40结束时，上部dac 10被维持在其中数字数据的高阶位如图5所示被设置的状态(dout1)。此外，在步骤s40结束时，下部dac 20变为其中数字数据的低阶位如图5所示被设置的状态(dout2)。另外，在步骤s40结束时，如图5所示，注入dac 30被维持在其中前一数字代码的低阶位的反转代码(-dout2
·
z-1
)被设置的状态。
55.以这种方式，一个采样周期中的处理被执行。然后，adc 1也在下一采样周期tcy中执行步骤s10至s40，并且继续执行数字转换处理。
56.(本实施例的主要效果)
57.根据本实施例，在注入dac 30中写入的代码在采样阶段phs中被设置为前二数字代码的反转代码，并且在比较阶段phc中被设置为前一数字代码的反转代码。因此，通过一
阶误差整形，消除了注入dac的电容失配。
58.此外，在采样阶段phs，通过将前一数字代码写入下部dac 20，以高电压进行操作的上部dac 10与以低电压进行操作的下部dac20之间的参考误差通过二阶误差整形被消除。
59.此外，下部dac 20的电容失配通过一阶误差整形被消除。这使得可以在操作电压不同的dac被使用时提高转换精度。
60.此外，根据本实施例，将被偏移一次并且被反转的数字代码被写入下部dac 20和注入dac 30。这种配置使得可以通过一阶误差整形来消除参考的稳定误差。
61.(第二实施例)
62.接下来，将描述第二实施例。在上述第一实施例中，因为dac的输出电压的动态范围较大，所以不能将低电压器件用于比较器40。此外，在比较上部dac 10时，数字代码的电平需要通过电平移位器75被电平移位到高电压，从而存在电平移位器75的延迟时间。
63.因此，在本实施例中，上部dac 10的比较由包括子dac和比较器的子adc来执行，并且子adc的比较结果被用作上部dac 10的代码。
64.图6是示出了根据本发明的第二实施例的半导体器件的示例的配置图。图6的adc 1a具有其中子adc 201被添加到与图1的adc 1类似的主adc 101的配置。
65.(主adc)
66.如图6所示，主adc 101包括上部dac 10、下部dac 20、比较器40、顺序比较处理单元50、mes单元160、选择器170、电平移位器75、采样电容80、开关电路sw1、sw2、sw3等。
67.比较器40基于稍后描述的时钟clk12来仅执行与下部dac 20相对应的低电压区域的比较，并且将比较结果输出到顺序比较处理单元50。在本实施例中，比较器40以低电压(例如，1v)进行操作。
68.通过基于从比较器40输出的与下部dac 20相对应的低电压区域的比较结果来执行顺序比较处理，顺序比较处理单元50执行模拟输入信号的数字转换，并且生成数字代码的低阶位。由顺序比较处理单元50生成的数字代码的低阶位与由稍后描述的子adc 201生成的数字代码的高阶位一起被输出。此外，数字代码的低阶位被存储(保存)在mes单元160中。
69.mes单元160由例如图1所示的mes寄存器等配置。mes单元160保存例如在先前(前一)采样周期tcy中生成的数字代码、在当前采样周期tcy中生成的数字代码等。mes单元160将在先前采样周期tcy中生成的数字代码输出到选择器170和稍后描述的子下部dac 220。
70.选择器170是基于采样信号smp来切换被提供给下部dac 20的数字代码(低阶位)的电路。选择器170的输入侧连接到顺序比较处理单元50和mes单元160。选择器170的输出侧连接到下部dac 20。
71.从稍后描述的子adc 201输出的数字代码的高阶位在通过电平移位器75被电平移位到高电压之后被提供给上部dac 10。上部dac 10被设置有扩展dac(extended)以及主dac(main)。该扩展dac是用于吸收由mes单元160注入到下部dac 20中的先前dac输出电压的dac。
72.(子adc)
73.接下来，子adc 201a是执行上部dac 10与低电压参考的比较并且生成数字代码的
高阶位的电路。如图6所示，子dac 201包括子上部dac 210、子下部dac 220、比较器240、顺序比较处理单元250、采样电容280、开关电路sw201、sw202、sw203等。
74.子上部dac 210是与上部dac 110相对应的dac。子下部dac 220是与下部dac 20相对应的dac。子上部dac 210和子下部dac 220以低电压(例如，1v)进行操作。子上部dac 210被设置有扩展dac(未示出)以及主dac。该扩展dac是用于吸收由mes单元160注入到子下部dac 220中的先前dac输出电压的dac。
75.顺便提及，子adc 201可以被配置为不具有子下部dac。在这种情况下，可以不提供子上部dac 210的扩展dac。这使得可以简化子adc 201的电路配置。
76.比较器240基于稍后描述的时钟clk11来仅执行与上部dac 110相对应的高电压区域的比较，并且将比较结果输出到顺序比较处理单元250。比较器240以低电压(例如，1v)进行操作。
77.通过基于从比较器240输出的与子上部dac 210相对应的高电压区域的比较结果来执行顺序比较处理，顺序比较处理单元250执行对模拟输入信号的数字转换，并且生成数字代码的高阶位。由顺序比较处理单元250生成的数字代码的高阶位与由主adc 101生成的数字代码的低阶位一起被输出。此外，数字代码的高阶位被提供给子上部dac 210。此外，数字代码的高阶位经由电平移位器75被提供给上部dac 110。
78.开关电路sw201至sw203分别对应于主adc 101的开关电路sw1至sw3。采样电容280与主adc的采样电容80相对应。
79.(a/d转换处理)
80.接下来，将具体描述adc 1a的a/d转换处理。在采样阶段phs，模拟输入信号被保存在采样电容80和280中。
81.如图6所示，比较阶段phc包括在子adc 201中生成数字代码的高阶位的第一比较阶段phc1和在主adc 101中生成数字代码的低阶位的第二比较阶段phc2。
82.在第一比较阶段phc1，时钟clk11被提供给比较器240，并且针对模拟输入信号的高阶位的数字转换处理被执行。顺序比较处理单元250从最高阶位顺序生成数字代码，并且将每个生成的位的数字代码输出到子上部dac 210和上部dac 110。
83.当针对模拟输入信号的高阶位的数字转换处理完成时，时钟clk11的提供被停止并且第一比较阶段phc1结束。
84.接下来，在第二比较阶段phc2，时钟clk12被提供给比较器40，并且针对模拟输入信号的低阶位的数字转换处理被执行。顺序比较处理单元50从下部dac 20的最高阶位循序地生成数字代码，输出每个生成的位的数字代码，并且使mes单元160保存所输出的数字代码。
85.当针对模拟输入信号的低阶位的数字转换处理完成时，时钟clk12的提供被停止并且第二比较阶段phc2结束。因此，比较阶段phc结束。
86.以这种方式，一个采样周期中的处理被执行。然后，adc 1a也在下一采样周期tcy中执行步骤s10至s40，并且继续执行数字转换处理。
87.图7是示出了本发明的第二实施例的在比较阶段中相应dac的输出电压的比较的视图。首先，在第一比较阶段phc1，从子上部dac 210输出的电压(dacout_c)变为低电压。以这种方式，在子adc 201中，高电压(例如，3v)的输入信号通过低电压的参考被数字转换，并
且数字代码的高阶位被生成。
88.此外，在第二比较阶段phc2，由于与低电压区域相对应的低阶位的数字转换处理在主adc 101中被执行，所以从下部dac 20输出的电压(dacout)是低电压，如图7所示。在主adc 101中，以低电压为参考，对与数字代码的低阶位相对应的低电压的输入信号的数字转换被执行，并且数字代码的低阶位被生成。
89.(传递函数)
90.图8是例示了包括根据本发明的第二实施例的adc的系统配置和传递函数的视图。在图8所示的系统配置中，如果假定输入为“x”并且输出为“y”，则传递函数由图8中的等式(1)至(3)表示。这些等式中的等式(3)中的“(e
d1-z-1ed3
)(1-z-1
)”和“e
ref
(1-z-1
)
2”对应于图8中的“dac 4”和“2z-1-z-2”。然后，这些对应于图6中的下部dac 20和子下部dac 220。
91.以这种方式，提供具有子下部dac 220的子adc 201使得可以提高子adc 201的复制精度。
92.(本实施例的主要效果)
93.根据本实施例，对高阶位进行数字转换的子adc 201和对低阶位进行数字转换的主adc 101是独立的。这种配置使得可以将子adc 201的比较器240的动态范围衰减直到低耐压器件的耐受电压。
94.因此，子上部dac 210可以利用低电压的参考来驱动。因此，子adc 201可以仅由低耐压器件配置。此外，在子adc 201中，在将数字代码提供给子上部dac 210时不需要执行电平移位。这使得可以加速比较处理。
95.子adc 201具有相对较大误差，但该误差被主adc 101的下部dac 20的冗余抑制。此外，由于子下部dac 220作为主adc 101的下部dac 20的副本执行mes操作，所以可以降低子adc 201的误差。
96.此外，根据本实施例，由于主adc 101与下部dac 20进行比较，因此可以减小比较器40的动态范围并且比较器40可以仅由低耐压器件配置。
97.(第三实施例)
98.接下来，将描述第三实施例。本实施例被配置为使得被提供给第二实施例中的adc 1a的上部dac 110的参考电压在高电压(例如，3v)与低电压(例如，1v)之间进行切换。
99.图9是示出了根据本发明的第三实施例的半导体器件的示例的配置图。图9的adc 1b具有其中选择器191、数字乘法电路292和选择器293被添加到图6的adc 1a的配置。
100.在数字乘法电路292中，其输入侧连接到顺序比较处理单元250，其输出侧连接到选择器293。数字乘法电路292是通过以预定倍率(例如，3倍)对顺序比较处理单元250的输出数据(数字代码)进行数字乘法(digitally multiplying)来生成乘法数字代码的电路。数字乘法电路292输出所生成的乘法数字代码。
101.选择器293是用于切换被提供给主adc 101的上部dac 110的数字代码的电路。被提供给主adc 101的上部dac 110的数字代码根据与输出数据相对应的电压值来切换。
102.例如，如果与输出数据相对应的电压值是高电压，则选择器293选择并且输出从顺序比较处理单元250输出的并且未做乘法的数字代码。同时，如果与输出数据相对应的电压值是低电压，则选择器293选择并且输出从数字乘法电路292输出的乘法数字代码。由选择器293选择的数字代码在由电平移位器75对电压电平进行移位之后被提供给上部dac 110。
103.选择器191是切换被提供给上部dac 110的参考电压的电路。被提供给上部dac 110的参考电压根据模拟输入信号的数字转换所需要的转换精度来切换。
104.例如，当需要中等精度的转换精度时，选择器191选择并且输出低电压参考。在这种情况下，上部dac 110和下部dac 20被提供有具有相同电位的参考。
105.同时，当需要高精度的转换精度时，选择器191选择并且输出高电压参考。由选择器293选择的参考被提供给上部dac 110。在这种情况下，如在第一实施例中，上部dac 110被提供有高电压参考，而下部dac 20被提供有低电压参考。
106.根据本实施例，当需要中等精度的转换精度时，相同电压的参考被提供给上部dac 110和下部dac 20，这使得可以高速执行数字转换。同时，当需要高精度的转换精度时，高电压参考被提供给上部dac 110，而低电压参考被提供给下部dac 20，这使得可以提高数字转换的精度。以这种方式，可以向一个adc 1b提供提高数字转换的速度和精度的矛盾特征。
107.(第四实施例)
108.接下来，将描述第四实施例。在本实施例中，将描述使用根据上述实施例的adc的多通道adc系统。这种多通道adc系统被安装在例如mcu(存储器控制单元)、soc(片上系统)等中。
109.首先，将描述作为本实施例的多通道adc系统的基础的adc。图10是用于说明作为根据本发明的第四实施例的多通道adc系统的基础的adc的图。图10a示出了常规δσadc，图10b示出了基础adc。
110.在常规δσadc中，由于通过公共模拟积分器对每个输入信号进行积分会带来通道之间的干扰，因此需要针对每个通道提供δσadc。同时，由于在根据上述实施例中的每个实施例的adc(下文中也称为混合adc)中使用dac型积分器，因此可以在数字区域中处理积分器的输出数据。在混合adc中，可以通过针对每个通道准备用于积分数据的寄存器来防止通道之间的干扰。
111.图11是例示了根据本发明的第四实施例的多通道adc系统的配置的视图。图11a示出了具有2个输入和1个输出的多通道adc系统401。多通道adc系统401被设置有用于选择输入通道的选择器。因此，多通道adc系统401被设置有与一个输入相对应的一个积分寄存器411。顺便提及，多通道adc系统401可以被设置有与两个通道中的每个通道相对应的两个积分寄存器。
112.图11b示出了具有3个输入和3个输出的多通道adc系统451。在图11b的配置中，针对多个输入通道并行地执行a/d转换。因此，多通道adc系统451被设置有与三个输入的每个通道相对应的三个积分寄存器461至463。
113.根据本实施例，多个通道的每个模拟输入信号可以通过一个adc进行数字转换。因此，与δσadc相比，adc的面积可以减小。此外，由于积分寄存器中的数据量较小，所以可以抑制积分寄存器的面积，并且可以抑制功耗的增加。
114.(第五实施例)
115.接下来，将描述第五实施例。在本实施例中，将描述在多通道adc系统中并行执行多个通道的采样的方法。
116.图12是用于说明根据本发明的第五实施例的采样方法的图。图12示出了其中并行执行5个通道(ch1至ch5)的采样的示例。这里，假定ch1至ch3以过采样模式被采样，ch4至
ch5以奈奎斯特模式(nyquist mode)被采样。在过采样模式下，需要周期性地执行采样，而在奈奎斯特模式下，可以根据需要间歇性地执行采样。
117.在该示例中，四个a/d转换序列(对应于图12中的四个块)作为一个组被处理。在过采样模式下，第一a/d转换至第三a/d转换被分配给通道(ch1至ch3)，而在奈奎斯特模式下，第四a/d转换被分配给ch(ch4或ch5)。即，奈奎斯特模式下的a/d转换被分配在过采样模式下的a/d转换之间。
118.过采样模式下的a/d转换需要较大的初始延迟以获取正常的输出结果。这是因为，需要大量a/d转换来填充数字滤波器的所有抽头。通常，每次切换通道时，都需要等待较大的初始延迟。
119.相反，在本实施例中，由于a/d转换总是连续执行，所以不会出现初始响应的等待时间。此外，以奈奎斯特模式操作的a/d转换器要求根据需要来间歇性地操作。然而，通过如图12所示分配通道，实现这种操作的系统可以被构造。
120.以上，已经基于实施例具体描述了由本发明的发明人做出的发明。然而，不用说，本发明不限于上述实施例，在不脱离本发明范围的情况下可以进行各种修改和变更。