一种基于FPGA的高速Delay-FxLMS滤波器设计方法

技术特征：
1.一种基于fpga的高速delay-fxlms滤波器设计方法，其特征在于，包括以下步骤：首先进行df-dfxlms直接型延迟滤波-x最小均方算法滤波器设计，df-dfxlms滤波器用于音频主动降噪；然后进行tf-rdfxlms转置型重定时滤波-x最小均方算法滤波器设计，tf-rdfxlms滤波器用于高吞吐量实现音频主动降噪；最后进行hs-tf-rdfxlms硬件共享转置形式重定时滤波-x最小均方算法滤波器设计，hs-tf-rdfxlms滤波器用于低功耗和硬件复杂度实现音频主动降噪。2.根据权利要求1所述的一种基于fpga的高速delay-fxlms滤波器设计方法，其特征在于，所述df-dfxlms滤波器具体包括：第一自适应滤波模块，用于实现用于实现n个权值系数与n个输入信号乘法运算，df-dfxlms滤波器迭代运算公式是y(n)＝x(n)w
t
(n)；y(n)、x(n)、w(n)分别表示为自适应滤波器输出、输入参考信号、滤波器系数向量；第一误差计算模块，用于实现输出信号与噪声信号减法运算，df-dfxlms滤波器误差计算迭代运算公式是e(n-m)＝d(n-m)-y
s
(n-m)；e(n-m)、d(n-m)、y
s
(n-m)分别表示延迟误差信号、延迟噪声信号、延迟输出信号；n、m分别表示变量、延迟量；第一权值更新模块，由n个进位加法器组成，用来更新n个权值系数，df-dfxlms滤波器权值更新迭代运算公式是w(n 1)＝w(n)-2μe(n-m)x
′
(n-m)μ、x
′
(n-m)分别步长因子、延迟次级路径信号；第一次级路径模块，采用lms算法fir滤波器进行模型的自适应辨识，来修正lms算法的误差梯度估计值，df-dfxlms滤波器次级路径迭代运算公式是x'(n)＝s(n)*x(n)；其中s(n)表示次级信号，*表示卷积运算，x'(n)表示滤波后的输入信号。3.根据权利要求1或2所述的一种基于fpga的高速delay-fxlms滤波器设计方法，其特征在于，所述tf-rdfxlms滤波器，为了减小自适应滤波器中寄存器数量，同时最小化重定时电路中的时钟周期，将寄存器最小化应用到电路设计中；在重定时中实现节点v的输出边所需要的寄存器数目关系式为：w
r
(e)表示重定时后的图g
r
中边e的数量，rv、v分别表示在重定时中实现节点v的输出边所需要的寄存器数目、节点；在重定时后的电路中，总寄存器的代价关系式为：cost＝∑rv。4.根据权利要求3所述的一种基于fpga的高速delay-fxlms滤波器设计方法，其特征在于，所述重定时电路，将一个电路g映射到一个重定时的电路g
r
，边的权重计算关系式为：w
r
(e)＝w(e) r(v)-r(u)其中r(v)是图中每个节点v的值，w(e)是原始图g中边的e的权重，w
r
(e)是重定时后的图g
r
中边e的数量；对于重定时图的可行性来说，w
r
(e)≥0对于g
r
中的所有边e都是必须保持成立的；令e
1,2
代表从g1到g2的一条边，而e
2,1
代表从g2到g1的一条边；从g1到g2的每条边都增加k个延时为：
类似地，从从g1到g2的每条边e
2,1
都减去k个延时为：将上述过程结合起来并考虑割集的所有边可得：其中k是重定时电路中延时量，取值范围是0≤k≤1。5.根据权利要求4所述的一种基于fpga的高速delay-fxlms滤波器设计方法，其特征在于，所述的df-dfxlms自适应滤波器重定时分为三个过程，这三个过程具有一定的先后顺序：
①
过程对fir滤波器模块进行重定时操作，由于在误差信号输入端和期望信号输出增加了m个延迟单元，其中的0.25m个延时单元映射到fir滤波器，另外的0.25m个延时单元映射到滤波器的输出端，经过一轮重定时操作，该自适应滤波器的fir电路的关键路径为一个乘法器的延时；
②
和
③
过程要对权值更新模块和次级路径模块进行重定时操作，将滤波器输入信号的0.25m个延时单元分别映射到权值更新部分和次级路径部分，使整个电路的关键路径为一个乘法器。经过重定时后dfxlms自适应滤波器延时单元从m减小到0.5m，关键路径从减小到t
mult
t
add
，t
mult
、t
add
分别表示一个乘法器运行所需时间、一个加法器运行所需时间。6.根据权利要求5所述的一种基于fpga的高速delay-fxlms滤波器设计方法，其特征在于，所述的tf-rdfxlms pm结构主要由三个加法器、三个乘法器、六个寄存器、三个开关和一个门组成，采用脉动阵列设计结构，整个电路的结构对称，在pm结构中，滤波器权值是局部更新，可以通过添加更多pm模块来增加tf-rdfxlms滤波器的阶数，但不会改变滤波器关键路径的大小。7.根据权利要求6所述的一种基于fpga的高速delay-fxlms滤波器设计方法，其特征在于，所述hs-tf-rdfxlms滤波器具体包括：第二自适应滤波模块，用于完成滤波计算，该模块采用fir结构，因为fir滤波器具有具有收敛速度快、稳态误差小等特点；第二误差计算模块，主要由一个转置型fir滤波器加上一个减法器构成，其中乘法部分负责计算n个权系数和n个相应的输入样本值的乘法运算；第二权值更新模块，主要硬件结构主要取决于自适应滤波算法的选择，由n个进位加法器组成，用来更新n个权值系数，其中收敛因子是2的负整数次幂，用相应的乘法运算移位来实现，可以大大地减少运算量和延时；第二次级路径模块，主要作用是修正lms算法的误差梯度估计值，一般采用基于lms算法的fir滤波器进行模型的自适应辨识。8.根据权利要求7所述的一种基于fpga的高速delay-fxlms滤波器设计方法，其特征在于，所述的hs-tf-rdfxlms架构将抽头合并为:4tapx,pm(0)、pm(1)、pm(2)和pm(3)四个抽头合并为一个资源4tap0，将pm(4)、pm(5)、pm(6)和pm(7)四个抽头合并为一个资源4tap1；
系统分为两组，其中第一组安排4tap0执行时钟周期0、2、4、6，第二组安排4tap1执行时钟周期1、3、5、7，采用硬件共享的方式实现自适应滤波器电路设计，在确保时钟速度的同时节约硬件资源，从而实现速度/面积权衡；e(n-2)＝d(n-2)-y
s
(n-2)＝d(n-2)-s(n)*[w
t
(n-2)x(n-2)]＝d(n-2)-w
t
(n-2)x
′
(n-2)其中：d(n-2)为加入自适应延迟后主要噪声信号；s(n)表示次级路径估计信号；*表示卷积运算；y'(n-2)＝s(n)*y(n-2)表示滤波后输出信号。第n时刻横向滤波器的权系数是w(n)＝[w
l
(n),
…
,w2(n),w1(n)]
t
第n时刻参考输入信号是x(n)＝[x(n),
…
,x(n-l 2),x(n-l 1)]
t
则误差传感器接收到的信号改写为：根据最陡下降法原理递推滤波器系数，通过计算瞬时均方误差来替代计算均方误差是：梯度是所得瞬时均方误差来替代计算均方误差是：w(n 1)＝w(n)-2μe(n-2)x
′
(n-2)hs-tf-rdfxlms算法步长界限是：其中：μ为收敛系数；λ
max
为滤波-x信号自相关矩阵的最大特征值。9.根据权利要求8所述的一种基于fpga的高速delay-fxlms滤波器设计方法，其特征在于，根据最陡下降法原理递推滤波器系数，具体步骤包括：步骤1.从待求的最小化函数的最优值参数得一个初始猜测开始；步骤2.求解函数在该点相对于这些参数的梯度；步骤3.以步骤2中所得梯度的反方向移动一步进行参数更新，这对应于代价函数在当前点沿最陡下降方向上的一步；步骤4.重复步骤2和步骤3，直至参数有显著变化为止。10.根据权利要求8所述的一种基于fpga的高速delay-fxlms滤波器设计方法，其特征在于，所述延时分解算法的步骤具体为：步骤1.对fir滤波器模块进行延时分解，误差信号输出端和期望信号输出的m个延迟单元，将其中的0.25m个延迟单元映射到fir滤波器，另外的0.25m个延迟单元映射到滤波器的输出端；步骤2.对权值更新模块进行延时分解，将滤波器输入信号的0.25m个延迟单元映射到权值更新部分；步骤3.对次级路径模块进行延时分解，将滤波器输入信号的0.25m个延迟单元映射到次级路径部分。

技术总结
本发明请求保护一种基于FPGA的高速Delay-FxLMS滤波器设计方法。主要包括三个部分：(1)DF-DFxLMS滤波器设计(2)TF-RDFxLMS滤波器设计(3)HS-TF-RDFxLMS滤波器设计。本发明的创新点在于采用延时分解算法来解决时延量增加和输出滞后导致滤波器收敛性下降问题，然后对自适应滤波模块和次级路径模块进行转置操作进一步减小关键路径来提高系统的时钟速度，通过优化电路子模块来减小整个电路寄存器数量；最后在关键路径不变前提下，采用硬件共享思想实现TF-RDFxLMS滤波器的面积/速度权衡。实验结果表明，该文提出的算法收敛速度是DFxLMS算法的3.5倍,关键路径缩短了其HS-TF-RDFxLMS滤波器时钟速度相比于TF-RDFxLMS滤波器降低了4％，但LUT和FF的资源分别节约了10％和28％。和FF的资源分别节约了10％和28％。和FF的资源分别节约了10％和28％。


技术研发人员：袁军 袁财政 孟祥胜 赵强 李军 王巍 王冠宇 李勤
受保护的技术使用者：重庆邮电大学
技术研发日：2022.02.09
技术公布日：2022/5/20