半导体器件和方法与流程

1.本公开总体涉及半导体技术领域，更具体地涉及半导体器件和方法。


背景技术：

2.半导体器件用于各种电子应用(例如，个人计算机、手机、数码相机和其他电子设备)中。半导体器件通常通过以下步骤来制造：在半导体衬底上方顺序地沉积绝缘或电介质材料层、导电材料层和半导体材料层，并使用光刻对各种材料层进行图案化以在其上形成电路元件和组件。
3.半导体工业通过不断减小最小特征尺寸来不断提高各种电子元件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多元件集成到给定区域中。


技术实现要素：

4.根据本技术的一方面，提供一种半导体器件，包括：从衬底延伸的多个鳍结构，所述多个鳍结构具有多个第一鳍结构和多个第二鳍结构；多个隔离区域，位于所述衬底上并且被布置在所述多个鳍结构之间；多个栅极结构，位于所述多个隔离区域上；多个外延结构，位于所述多个第一鳍结构上；以及多个接触件结构，位于所述多个外延结构上，其中所述多个第一鳍结构、所述多个栅极结构、所述多个外延结构和所述多个接触件结构是一个或多个谐振器的元件。
5.根据本技术的另一方面，提供一种半导体器件，包括：衬底，具有第一表面和第二表面；隔离结构，位于所述衬底的所述第一表面上方；多个栅极结构，位于所述隔离结构上方；谐振器，包括多个第一鳍结构、至少一个外延结构和接触件结构，所述多个第一鳍结构位于所述衬底的所述第一表面上，所述至少一个外延结构位于所述第一鳍结构上，所述接触件结构位于所述至少一个外延结构上；以及至少一个第二鳍结构，位于所述衬底的所述第一表面上，并且所述至少一个第二鳍结构被布置在所述多个第一鳍结构中的两个第一鳍结构之间，所述至少一个第二鳍结构没有外延结构。
6.根据本技术的另一方面，提供一种制备半导体器件的方法，包括：形成从衬底延伸的多个鳍结构，所述鳍结构具有多个第一鳍结构和多个第二鳍结构；形成多个隔离区域，所述多个隔离区域位于所述衬底上并且被布置在所述多个鳍结构之间；在所述多个隔离区域上形成多个栅极结构；在所述多个第一鳍结构上生长多个外延结构，所述多个第二鳍结构没有外延结构；以及在所述多个外延结构上形成多个接触件结构，其中所述多个第一鳍结构、所述多个栅极结构、所述多个外延结构和所述多个接触件结构是一个或多个谐振器的元件。
附图说明
7.当结合附图阅读下面的具体实施方式时，得以从下面的具体实施方式中最佳地理解本公开的各方面。要注意的是，根据行业的标准做法，各种特征不是按比例绘制的。事实
上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
8.图1以三维视图图示了根据一些实施例的finfet的示例。
9.图2、图3a、图3b、图4、图5、图6、图7、图8a、图8b、图9a、图9b、图10a、图10b、图10c、图10d、图10e、图11a、图11b、图12a、图12b、图13a、图13b、图14a、图14b、图14c、图15a、图15b、图16a、图16b、图17是根据一些实施例的finfet的制造中的中间阶段的横截面图。
10.图18a、图18b、图18c、图19a、图19b、图20a、图20b、图21a、图21b、图22、图23、图24和图25图示了根据一些实施例的半导体器件的各种配置的顶视图和横截面图。
11.图26和图27图示了根据一些实施例的半导体器件的各种配置的顶视图。
具体实施方式
12.下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下面描述了元件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在随后的描述中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
13.此外，为了便于描述，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以描述图中图示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意图涵盖器件在使用或操作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所使用的空间相关描述符同样可被相应地解释。
14.在具体阐述图示的实施例之前，将概括阐述本公开实施例的某些有利特征和方面。概括地说，本公开是一种使用鳍结构来制造谐振器的器件及其形成方法，该谐振器可以用作电路中的频率源。在一些实施例中，器件产生的频率由鳍材料和鳍间距确定。器件设计允许将这种结构更好地集成到互补金属氧化物半导体(cmos)工艺流程中。所公开的实施例允许器件在一种结构中产生不止一种频率，同时还简化了工艺并且不需要特殊封装。
15.本文讨论的实施例将提供示例以使得能够制造或使用本公开的主题，并且本领域普通技术人员将容易理解在保持在不同实施例的预期范围内的同时可以进行的修改。在各种视图和说明性实施例中，相同的附图标记用于表示相同的组件。尽管方法实施例可能被讨论为按特定顺序执行，但是其他方法实施例可以按任何逻辑顺序执行。
16.图1以三维视图图示了根据一些实施例的finfet的示例。finfet包括衬底50(例如，半导体衬底)上的鳍52。隔离区域56被布置在衬底50中，并且鳍52突出得高于相邻隔离区域56且从相邻隔离区域56之间突出。尽管隔离区域56被描述/图示为与衬底50是单独的，但是如本文所使用的，术语“衬底”可用于仅指半导体衬底或可用于指包括隔离区域的半导体衬底。此外，尽管鳍52被图示为单一的、与衬底50连续的材料，但是鳍52和/或衬底50可以包括单一材料或多种材料。在此上下文中，鳍52是指在相邻隔离区域56之间延伸的部分。
17.栅极电介质层92沿着鳍52的侧壁并位于鳍52的顶表面上方，并且栅极电极94位于栅极电介质层92上方。源极/漏极区域82被布置在鳍52的相对侧(相对于栅极电介质层92和
栅极电极94而言)。图1进一步图示了在后面的图中使用的参考横截面。横截面a-a沿着栅极电极94的纵长轴并且在例如与finfet的源极/漏极区域82之间的电流的方向垂直的方向上。横截面b-b垂直于横截面a-a并且沿着鳍52的纵长轴并且在例如finfet的源极/漏极区域82之间的电流的方向上。横截面c-c平行于横截面a-a，并且延伸穿过finfet的源极/漏极区域。为了清楚起见，随后的图参考了这些参考横截面。
18.本文讨论的一些实施例是在使用后栅极工艺形成的finfet的上下文中讨论的。在其他实施例中，可以使用先栅极工艺。此外，一些实施例考虑在平面器件中使用的各方面，平面器件例如是平面fet、纳米结构(例如，纳米片、纳米线、栅极环绕等)场效应晶体管(nsfet)等。
19.图2至图17是根据一些实施例的finfet的制造中的中间阶段的截面图。图2、图3a、图3b、图4、图5、图6和图7图示了图1中图示的参考横截面a-a，但图示出多个鳍/finfet。图8a、图9a、图10a、图11a、图12a、图13a、图14a、图15a和图16a是沿着图1中图示的参考横截面a-a图示的，并且图8b、图9b、图10b、图11b、图12b、图13b、图14b、图14c、图15b和图16b是沿着图1中图示的类似横截面b-b图示的，但图示出多个鳍/finfet。图10c、图10d、图10e和图17是沿着图1中图示的参考横截面c-c图示的，但图示出多个鳍/finfet。
20.在图2中，提供了衬底50。衬底50可以是半导体衬底，例如体半导体、绝缘体上半导体(soi)衬底等，其可以被掺杂(例如，利用p型或n型掺杂剂)或未被掺杂。衬底50可以是晶圆，例如硅晶圆。通常，soi衬底是形成在绝缘体层上的一层半导体材料。绝缘体层可以是例如埋置氧化物(box)层、氧化硅层等。绝缘体层被布置在衬底(通常为硅或玻璃衬底)上。也可以使用其他衬底，例如多层衬底或梯度衬底。在某些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷化镓砷、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷化镓铟砷；或其组合。
21.衬底50具有n型区域50n和p型区域50p。n型区域50n可用于形成n型器件，例如nmos晶体管，例如n型finfet。p型区域50p可用于形成p型器件，例如pmos晶体管，例如p型finfet。n型区域50n可以与p型区域50p物理分离(如分隔符51所图示的)，并且可以在n型区域50n和p型区域50p之间布置任意数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)。
22.在图3a和图3b中，鳍52形成在衬底50中。鳍52是半导体条。在一些实施例中，鳍52可以通过在衬底50中蚀刻沟槽来在衬底50中形成。蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻(rie)、中性束蚀刻(nbe)等，或其组合。蚀刻可以是各向异性的。
23.鳍可以通过任何合适的方法被图案化得到。例如，可以使用一种或多种光刻工艺(包括双重图案化或多重图案化工艺)来图案化得到鳍52。通常，双重图案化或多重图案化工艺结合了光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，牺牲层形成在衬底上方并且使用光刻工艺被图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔物。然后去除牺牲层，然后可以使用剩余的间隔物来图案化得到鳍。在一些实施例中，掩模(或其他层)可以保留在鳍52上。
24.如图3b中图示的，衬底50具有器件区域50n/p(例如，n型区域50n和p型区域50p所在的区域)和谐振器器件区域50r。器件区域50n/p可以是用于形成逻辑器件、存储器件、输
入/输出器件等的区域。谐振器器件区域50r可用于形成谐振器器件。器件区域50n/p可以与谐振器器件区域50r物理分离(如分隔符53所图示的)，并且可以在这两个区域之间布置任意数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)。尽管未在每个步骤中示出谐振器器件区域50r，但是通过相同的工艺同时形成器件区域50n/p和谐振器器件区域50r。
25.如图3b中图示的，在谐振器器件区域50r中，可以通过鳍切割工艺去除一些鳍。在一些实施例中，鳍切割工艺包括：掩蔽希望保留的鳍52，而蚀刻暴露的鳍52。在一些实施例中，可以使用光致抗蚀剂和/或其他掩膜(未示出)来实现掩蔽。例如，可以在鳍52上方形成光致抗蚀剂并且光致抗蚀剂被图案化以暴露要去除的鳍。然后可以执行蚀刻工艺以去除暴露的鳍52。蚀刻可以是任何可接受的蚀刻工艺，例如rie、nbe等或其组合。蚀刻可以是各向异性的或各向同性的。在蚀刻之后，可以去除光致抗蚀剂。
26.在图4中，绝缘材料54形成在衬底50上方和相邻鳍52之间。绝缘材料54可以是氧化物(例如氧化硅)、氮化物等或其组合，并且可以通过高密度等离子体化学气相沉积(hdp-cvd)、可流动cvd(fcvd)(例如，在远程等离子体系统中沉积基于cvd的材料并进行后固化以使其转化为另一种材料，例如氧化物)等或其组合来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在图示的实施例中，绝缘材料54是通过fcvd工艺形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。在一个实施例中，绝缘材料54被形成为使得多余的绝缘材料54覆盖鳍52。尽管绝缘材料54被图示为单层，但是一些实施例可以利用多层。例如，在一些实施例中，可以首先沿着衬底50和鳍52的表面形成衬里(未示出)。此后，可以在衬里上方形成填充材料，例如上面讨论的那些。
27.在图5中，对绝缘材料54应用去除工艺以去除鳍52上方的多余绝缘材料54。在一些实施例中，可以利用平坦化工艺，例如化学机械抛光(cmp)、回蚀工艺、其组合等。平坦化工艺暴露鳍52，使得在平坦化工艺完成后鳍52与绝缘材料54的顶表面是齐平的。在掩模保留在鳍52上的实施例中，平坦化工艺可以暴露掩模或去除掩模，使得在平坦化工艺完成后掩模或鳍52的顶表面分别与绝缘材料54的顶表面是齐平的。
28.在图6中，绝缘材料54被凹陷以形成浅沟槽隔离(sti)区域56。绝缘材料54被凹陷，使得n型区域50n和p型区域50p中的鳍52的上部从相邻sti区域56之间突出。此外，sti区域56的顶表面可以具有平坦表面(如图示)、凸出表面、凹入表面(例如凹陷)或其组合。sti区域56的顶表面可以通过适当的蚀刻形成为平坦的、凸出的和/或凹入的。可以使用可接受的蚀刻工艺使sti区域56凹陷，例如对绝缘材料54的材料有选择性的蚀刻工艺(例如，以比鳍52的材料更快的速率蚀刻绝缘材料54的材料)。例如，可以使用氧化物去除，该氧化物去除使用例如稀氢氟(dhf)酸。
29.关于图2至图6描述的工艺只是如何可以形成鳍52的一个示例。在一些实施例中，鳍可以通过外延生长工艺形成。例如，可以在衬底50的顶表面上方形成电介质层，并且可以蚀刻贯通电介质层而得到沟槽，从而暴露下面的衬底50。可以在沟槽中外延生长同质外延结构，并且电介质层可以被凹陷，使得同质外延结构从电介质层突出以形成鳍。此外，在一些实施例中，异质外延结构可用于鳍52。例如，图5中的鳍52可以被凹陷，并且不同于鳍52的材料可以在凹陷的鳍52上方外延生长。在这样的实施例中，鳍52包括凹陷材料以及被布置在凹陷材料上方的外延生长材料。在更进一步的实施例中，可以在衬底50的顶表面上方形
成电介质层，并且可以蚀刻贯通电介质层而得到沟槽。然后可以使用不同于衬底50的材料在沟槽中外延生长异质外延结构，并且电介质层可以被凹陷，使得异质外延结构从电介质层突出以形成鳍52。在同质外延或异质外延结构被外延生长的一些实施例中，外延生长材料可以在生长期间被原位掺杂，这可以避免之前和/或随后的注入，尽管原位掺杂和注入掺杂可以一起使用。
30.更进一步地，在n型区域50n(例如，nmos区)中外延生长与p型区域50p(例如，pmos区)中的材料不同的材料可能是有利的。在各种实施例中，鳍52的上部可以由硅-锗(si
x
ge
1-x
，其中x可以在0到1的范围内)、碳化硅、纯或基本上纯的锗、iii-v族化合物半导体、ii-vi族化合物半导体等形成。例如，可用于形成iii-v族化合物半导体的材料包括但不限于砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、砷化铟铝、锑化镓、锑化铝、磷化铝、磷化镓等。
31.进一步在图6中，可以在鳍52和/或衬底50中形成适当的阱(未示出)。在一些实施例中，可以在n型区域50n中形成p阱，并且可以在p型区域50p中形成n阱。在一些实施例中，在n型区域50n和p型区域50p两者中都形成p阱或n阱。
32.在具有不同阱类型的实施例中，n型区域50n和p型区域50p的不同注入步骤可以使用光致抗蚀剂和/或其他掩模(未示出)来实现。例如，可以在n型区域50n中的鳍52和sti区域56上方形成光致抗蚀剂。光致抗蚀剂被图案化以暴露衬底50的p型区域50p。光致抗蚀剂可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术被图案化。一旦光致抗蚀剂被图案化，就在p型区域50p中执行n型杂质注入，并且光致抗蚀剂可以充当掩模以基本上防止n型杂质注入到n型区域50n中。n型杂质可以是注入该区域中的磷、砷、锑等，其浓度等于或小于10
18
cm-3
，例如在约10
16
cm-3
和约10
18
cm-3
之间。在注入之后，去除光致抗蚀剂，例如通过可接受的灰化工艺。
33.在对p型区域50p注入之后，在p型区域50p中的鳍52和sti区域56上方形成光致抗蚀剂。光致抗蚀剂被图案化以暴露衬底50的n型区域50n。光致抗蚀剂可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术被图案化。一旦光致抗蚀剂被图案化，就可以在n型区域50n中执行p型杂质注入，并且光致抗蚀剂可以充当掩模以基本上防止p型杂质注入到p型区域50p中。p型杂质可以是注入该区域中的硼、氟化硼、铟等，其浓度等于或小于10
18
cm-3
，例如在约10
16
cm-3
和约10
18
cm-3
之间。在注入之后，可以去除光致抗蚀剂，例如通过可接受的灰化工艺。
34.在对n型区域50n和p型区域50p注入之后，可以执行退火以修复注入损伤并激活注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长期间被原位掺杂，这可以避免注入，尽管原位掺杂和注入掺杂可以一起使用。
35.在图7中，在鳍52上形成伪电介质层60。伪电介质层60可以是例如氧化硅、氮化硅、其组合等，并且可以根据可接受的技术进行沉积或热生长。在伪电介质层60上方形成伪栅极层62，并且在伪栅极层62上方形成掩模层64。伪栅极层62可以沉积在伪电介质层60上方，然后例如通过cmp被平坦化。掩膜层64可以沉积在伪栅极层62上方。伪栅极层62可以是导电或非导电材料并且可以选自包括以下项的组：非晶硅、多晶硅(polysilicon)、多晶硅-锗(多晶硅锗)、金属氮化物、金属硅化物、金属氧化物和金属。可以通过物理气相沉积(pvd)、cvd、溅射沉积或用于沉积所选材料的其他技术来沉积伪栅极层62。伪栅极层62可以由对于
对隔离区域(例如sti区域56)和/或伪电介质层60的蚀刻具有高蚀刻选择性的其他材料制成。掩模层64可以包括一层或多层例如氮化硅、氮氧化硅等。在该示例中，跨越n型区域50n和p型区域50p形成单个伪栅极层62和单个掩模层64。要注意的是，仅出于说明的目的，伪电介质层60被示出为仅覆盖鳍52。在一些实施例中，伪电介质层60可以被沉积为使得伪电介质层60覆盖sti区域56，在sti区域上方并且在伪栅极层62和sti区域56之间延伸。
36.图8a至图16b图示了实施例器件的制造中的各种附加步骤。图8a至图16b图示了n型区域50n和p型区域50p中的任一者中的特征。例如，图8a至图16b图示的结构既可适用于n型区域50n又可适用于p型区域50p。n型区域50n和p型区域50p的结构差异(如果有的话)在每幅图所附随的文字说明中描述。
37.在图8a和图8b中，可以使用可接受的光刻和蚀刻技术对掩模层64(参见图7)进行图案化以形成掩模74。然后可以将掩模74的图案转移到伪栅极层62。在一些实施例(未图示)中，掩模74的图案也可以通过用于形成伪栅极72的可接受的蚀刻技术转移到伪电介质层60。伪栅极72覆盖鳍52的相应沟道区域58。掩模74的图案可以用于将每个伪栅极72与相邻伪栅极物理分离。伪栅极72还可以具有长度方向，其基本上垂直于相应鳍52的长度方向。
38.进一步在图8a和图8b中，栅极密封间隔物80可以在伪栅极72、掩模74和/或鳍52的暴露表面上形成。热氧化或沉积然后各向异性蚀刻可以形成栅极密封间隔物80。栅极密封间隔物80可以由氧化硅、氮化硅、氧氮化硅等形成。
39.在形成栅极密封间隔物80之后，可以执行针对轻掺杂源极/漏极(ldd)区域(未明确示出)的注入。在具有不同器件类型的实施例中，类似于上面在图6中讨论的注入，可以在n型区域50n上方形成诸如光致抗蚀剂之类的掩模，而暴露p型区域50p，并且适当类型(例如，p型)的杂质可以被注入到p型区域50p中的暴露的鳍52中。然后可以去除掩模。随后，可以在p型区域50p上方形成诸如光致抗蚀剂之类的掩模，而暴露n型区域50n，并且适当类型的杂质(例如，n型)可以被注入到n型区域50n中的暴露的鳍52中。然后可以去除掩模。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。轻掺杂源极/漏极区域可具有约10
15
cm-3
至约10
19
cm-3
的杂质浓度。退火可用于修复注入损伤并激活注入的杂质。
40.在图9a和图9b中，沿着伪栅极72和掩模74的侧壁在栅极密封间隔物80上形成栅极间隔物86。栅极间隔物86可以通过共形地沉积绝缘材料并随后各向异性蚀刻绝缘材料来形成。栅极间隔物86的绝缘材料可以是氧化硅、氮化硅、氮氧化硅、碳氮化硅、其组合等。
41.需要注意的是，以上的公开内容概括地描述了形成间隔物和ldd区域的工艺。可以使用其他工艺和顺序。例如，可以使用更少或更多的间隔物，可以使用不同的步骤顺序(例如，在形成栅极间隔物86之前可以不蚀刻栅极密封间隔物80，产生“l形”栅极密封间隔物)，间隔物可以被形成和被去除，等等。此外，可以使用不同的结构和步骤来形成n型器件和p型器件。例如，可以在形成栅极密封间隔物80之前形成用于n型器件的ldd区域，而用于p型器件的ldd区域可以在形成栅极密封间隔物80之后形成。
42.在图10a和图10b中，外延源极/漏极区域82形成在鳍52中。外延源极/漏极区域82形成在鳍52中，使得每个伪栅极72被布置在相应的相邻的一对外延源极/漏极区域82之间。在一些实施例中，外延源极/漏极区域82可以延伸到鳍52中，并且也可以穿透鳍52。在一些实施例中，栅极间隔物86用于将外延源极/漏极区域82与伪栅极72分隔适当的横向距离，使
得外延源极/漏极区域82不会使所得finfet的随后形成的栅极短路。可以选择外延源极/漏极区域82的材料以在相应沟道区域58中施加应力，从而改善性能。
43.n型区域50n中的外延源极/漏极区域82可以通过以下步骤来形成：掩蔽p型区域50p并且蚀刻n型区域50n中的鳍52的源极/漏极区域以在鳍52中形成凹槽。然后，在凹槽中外延生长n型区域50n中的外延源极/漏极区域82。外延源极/漏极区域82可以包括任何可接受的材料，例如适用于n型finfet的材料。例如，如果鳍52是硅，则n型区域50n中的外延源极/漏极区域82可以包括在沟道区域58中施加拉伸应变的材料，例如硅、碳化硅、掺杂磷的碳化硅、磷化硅等。n型区域50n中的外延源极/漏极区域82可以具有从鳍52的相应表面凸起的表面并且可以具有小平面。
44.p型区域50p中的外延源极/漏极区域82可以通过以下步骤来形成：掩蔽n型区域50n并且蚀刻p型区域50p中的鳍52的源极/漏极区域以在鳍52中形成凹槽。然后，在凹槽中外延生长p型区域50p中的外延源极/漏极区域82。外延源极/漏极区域82可以包括任何可接受的材料，例如适用于p型finfet的材料。例如，如果鳍52是硅，则p型区域50p中的外延源极/漏极区域82可以包括在沟道区域58中施加压缩应变的材料，例如硅锗、掺杂硼的硅-锗、锗、锗锡等。p型区域50p中的外延源极/漏极区域82可以具有从鳍52的相应表面凸起的表面并且可以具有小平面。
45.外延源极/漏极区域82和/或鳍52可以注入掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂源极/漏极区域的工艺，然后是退火。源极/漏极区域可具有介于约10
19
cm-3
与约10
21
cm-3
之间的杂质浓度。源极/漏极区域的n型和/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，外延源极/漏极区域82可以在生长期间被原位掺杂。
46.由于用于在n型区域50n和p型区域50p中形成外延源极/漏极区域82的外延工艺，外延源极/漏极区域的上表面具有横向向外扩展超出鳍52的侧壁的小平面。在一些实施例中，这些小平面导致相同finfet的相邻源极/漏极区域82合并，如图10d所图示的。在其他实施例中，在完成外延工艺之后，相邻源极/漏极区域82保持分离，如图10c和图10e所图示的。在图10c和图10d中图示的实施例中，栅极间隔物86被形成为覆盖鳍52的在sti区域56上方延伸的侧壁的一部分，从而阻止外延生长。在一些其他实施例中，可以调整用于形成栅极间隔物86的间隔物蚀刻以去除间隔物材料以允许外延生长区域延伸至sti区域56的表面。
47.在图11a和图11b中，第一层间电介质(ild)88沉积在图10a和图10b中图示的结构上方。第一ild 88可以由电介质材料形成，并且可以通过任何合适的方法沉积，这些方法例如是cvd、等离子体增强cvd(pecvd)或fcvd。电介质材料可包括磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、掺杂硼的磷硅酸盐玻璃(bpsg)、未掺杂的硅酸盐玻璃(usg)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触件蚀刻停止层(cesl)87被布置在第一ild 88与外延源极/漏极区域82、掩模74和栅极间隔物86之间。cesl 87可以包括具有比上覆的第一ild 88的材料低的蚀刻速率的电介质材料，例如氮化硅、氧化硅、氧氮化硅等。
48.在图12a和图12b中，可以执行平坦化工艺，例如cmp，以使第一ild 88的顶表面与伪栅极72或掩模74的顶表面齐平。平坦化工艺也可以去除伪栅极72上的掩模74，以及可以去除栅极密封间隔物80和栅极间隔物86沿掩模74的侧壁的部分。在平坦化工艺之后，伪栅极72、栅极密封间隔物80、栅极间隔物86和第一ild 88的顶表面是齐平的。因此，伪栅极72
的顶表面被暴露而穿过第一ild 88。在一些实施例中，掩模74可以保留，在这种情况下，平坦化工艺使第一ild 88的顶表面与掩模74的顶表面齐平。
49.在图13a和图13b中，伪栅极72和掩模74(如果存在)在(一个或多个)蚀刻步骤中被去除，使得形成凹槽90。也可以去除伪电介质层60在凹槽90中的部分。在一些实施例中，仅去除伪栅极72，而伪电介质层60保留并被暴露于凹槽90。在一些实施例中，从管芯的第一区域(例如，核心逻辑区域)中的凹槽90去除伪电介质层60，并保留在管芯的第二区域(例如，输入/输出区域)中的凹槽90中的伪电介质层60。在一些实施例中，通过各向异性干法蚀刻工艺去除伪栅极72。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，该反应气体选择性地蚀刻伪栅极72而几乎不蚀刻第一ild 88或栅极间隔物86。每个凹槽90暴露和/或覆盖相应鳍52的沟道区域58。每个沟道区域58被布置在相邻的一对外延源极/漏极区域82之间。在去除期间，伪电介质层60可以用作伪栅极72被蚀刻时的蚀刻停止层。然后可以在去除伪栅极72之后选择性地去除伪电介质层60。
50.在图14a和图14b中，形成用于替代栅极的栅极电介质层92和栅极电极94。图14c图示了图14b的区域89的详细视图。栅极电介质层92沉积在凹槽90中，例如在鳍52的顶表面和侧壁上以及在栅极密封间隔物80/栅极间隔物86的侧壁上。栅极电介质层92也可以形成在第一ild 88的顶表面上。在一些实施例中，栅极电介质层92包括一层或多层电介质层，例如一层或多层氧化硅、氮化硅、金属氧化物、金属硅酸盐等。例如，在一些实施例中，栅极电介质层92包括通过热或化学氧化形成的氧化硅界面层和上覆的高k电介质材料，例如铪、铝、锆、镧、锰、钡、钛、铅及其组合的金属氧化物或硅酸盐。栅极电介质层92可以包括k值大于约7.0的电介质层。栅极电介质层92的形成方法可以包括分子束沉积(mbd)、ald、pecvd等。在伪栅极电介质60的部分保留在凹槽90中的实施例中，栅极电介质层92包括伪栅极电介质60的材料(例如，sio2)。
51.栅极电极94分别沉积在栅极电介质层92上方，并填充凹槽90的剩余部分。栅极电极94可以包括含金属材料，例如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合或其多层。例如，尽管图14b中图示了单层栅极电极94，但是栅极电极94可以包括任意数量的衬里层94a、任意数量的功函数调谐层94b和填充材料94c，如图14c所图示的。在填充凹槽90之后，可以执行平坦化工艺，例如cmp，以去除栅极电介质层92和栅极电极94的材料的多余部分，这些多余部分位于ild 88的顶表面上方。栅极电极94和栅极电介质层92的材料的剩余部分因此形成所得finfet的替代栅极。栅极电极94和栅极电介质层92可以统称为“栅极叠层”。栅极和栅极叠层可以沿着鳍52的沟道区域58的侧壁延伸。
52.n型区域50n和p型区域50p中的栅极电介质层92的形成可以同时发生，使得每个区域中的栅极电介质层92由相同的材料形成，并且栅极电极94的形成可以同时发生，使得每个区域中的栅极电极94由相同的材料形成。在一些实施例中，每个区域中的栅极电介质层92可以通过不同的工艺形成，使得栅极电介质层92可以是不同的材料，和/或每个区域中的栅极电极94可以通过不同的工艺形成，使得栅极电极94可以是不同的材料。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。
53.在图15a和图15b中，栅极掩模96形成在栅极叠层(包括栅极电介质层92和对应的栅极电极94)上方，并且栅极掩模可以被布置在栅极间隔物86的相对部分之间。在一些实施例中，形成栅极掩模96包括：使栅极叠层凹陷，使得在栅极叠层的正上方并且在栅极间隔物
86的相对部分之间形成凹槽。包括一层或多层电介质材料(例如，氮化硅、氮氧化硅等)的栅极掩模96填充在凹槽中，然后进行平坦化工艺以去除电介质材料在第一ild 88上方延伸的多余部分。栅极掩模96是可选的并且在一些实施例中可以省略。在这样的实施例中，栅极叠层可以保持与第一ild 88的顶表面齐平。
54.此外，如图15a和图15b中图示的，第二ild 108沉积在第一ild 88上方。在一些实施例中，第二ild 108是通过可流动cvd方法形成的可流动膜。在一些实施例中，第二ild 108由诸如psg、bsg、bpsg、usg等的电介质材料形成，并且可以通过诸如cvd和pecvd之类的任何合适的方法来沉积。随后形成的栅极接触件110(图16a和图16b)穿透第二ild 108和栅极掩模96(如果存在)以接触凹陷的栅极电极94的顶表面。
55.在图16a和图16b中，根据一些实施例，栅极接触件110和源极/漏极接触件112被形成为穿过第二ild 108和第一ild 88。用于源极/漏极接触件112的开口被形成为穿过第一ild 88和第二ild 108，并且用于栅极接触件110的开口被形成为穿过第二ild 108和栅极掩模96(如果有的话)。可以使用可接受的光刻和蚀刻技术来形成开口。在开口中形成衬里(未示出)以及导电材料，衬里例如是扩散阻挡层、粘合层等。衬里可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行平坦化工艺，例如cmp，以从ild 108的表面去除多余的材料。剩余的衬里和导电材料在开口中形成源极/漏极接触件112和栅极接触件110。可以执行退火工艺以在外延源极/漏极区域82和源极/漏极接触件112之间的界面处形成硅化物。源极/漏极接触件112实体地并且电地耦合到外延源极/漏极区域82，并且栅极接触件110实体地并且电地耦合到栅极电极106。源极/漏极接触件112和栅极接触件110可以在不同的工艺中形成或者可以在相同的工艺中形成。尽管源极/漏极接触件112和栅极接触件110被示出为形成在相同的横截面中，但是应当理解，源极/漏极接触件112和栅极接触件110中的每一个可以形成在不同的横截面中，这可以避免接触件的短路。
56.图17图示了类似于图3b和图10c的横截面图并且图示了对图16a和图16b的结构的进一步处理。在图17中，第三ild 114沉积在第二ild 108上方。在一些实施例中，第三ild 108类似于第二ild 108并且在此不再重复描述。过孔116和金属化图案118形成在第三ild 114中并且电连接到源极/漏极接触件112。过孔116和金属化图案118通过例如镶嵌工艺形成。如图17中图示的，对于区域50n/p和50r，ild、过孔和金属化图案被形成为相同的。这种设计允许将这种结构完全集成到cmos工艺流程中。
57.图18a至图25图示了根据一些实施例的半导体器件的各种配置的顶视图和横截面图。
58.图18a图示了根据本公开的一些实施例的半导体器件210的顶视图。图18b图示了根据本公开的一些实施例的半导体器件210沿着图18a中的横截面线18b-18b的横截面图。图18c图示了根据本公开的一些实施例的半导体器件210沿着图18a中的横截面线18c-18c的横截面图。参考图18a至图18c，半导体器件210包括衬底50、多个鳍结构52、隔离区域56、多个栅极结构94、多个外延结构82(有时称为源极/漏极结构82)和多个接触件结构112。这些结构之前已经描述过，并且在此不再重复描述。关于本实施例的与前述实施例的细节类似的细节在此不再赘述。
59.在一些实施例中，鳍结构52具有多个第一鳍结构52a和多个第二鳍结构52b。在一
些实施例中，多个第一鳍结构52a和多个第二鳍结构52b以交替图案布置，其中至少一个第二鳍结构52b将第一鳍结构52a彼此分离。每个第一鳍结构52a具有形成在第一鳍结构52a上的外延结构82，并且每个第二鳍结构52b在其上未形成有外延结构82。在一些实施例中，第二鳍结构52b分离和隔离第一鳍结构52a上的外延结构82并且可以被称为隔离鳍结构52b。在一些实施例中，每个外延结构82具有形成在其上的至少一个接触件结构112。每个接触件结构112电连接到至少一个外延结构82。根据本公开的一些实施例，半导体器件210包括多个谐振器217。在图示的实施例中，每个外延结构82仅位于单个第一鳍结构52a上，尽管在其他实施例中，外延结构82可以合并和形成在多个第一鳍结构52a上(参见例如图19a和图19b)。外延结构82位于相邻栅极结构94之间，其中栅极结构94在垂直于鳍结构52的方向上延伸。栅极结构94可以是如上所述的替代栅极结构94或伪栅极结构72。
60.在一些实施例中，至少一个第二鳍结构52b被布置在两个第一鳍结构52a之间。在一些实施例中，四个第二鳍结构52b被布置在两个第一鳍结构52a之间。在一些实施例中，谐振器217的输出频率可以由第一鳍结构52a的数量、第一鳍结构52a的材料成分以及第一鳍结构52a之间的第二鳍结构52b的数量确定。
61.在图18a至图21b中图示的实施例中，谐振器217的输出频率可以由单个合并外延结构82下的第一鳍结构52a的数量和第二鳍结构52b的数量来配置。此外，在这些实施例中，第一鳍结构52a的材料成分可以被配置为调谐谐振器217的输出频率。在图18a-图18c的实施例中，谐振器217被配置为其中每个外延结构位于单个第一鳍结构52a上并且每个第一鳍结构52a被四个第二鳍结构52b隔开。
62.图19a图示了根据一些实施例的半导体器件212的顶视图，并且图19b图示了根据一些实施例的半导体器件212沿着图19a中的横截面线19b-19b的横截面图。关于本实施例的与前述实施例的细节类似的细节在此不再赘述。
63.在图19a-图19b的实施例中，谐振器217被配置为其中每个外延结构位于两个相邻第一鳍结构52a上并且每对的第一鳍结构52a被单个第二鳍结构52b隔开。外延结构82位于相邻栅极结构94之间，其中栅极结构94在垂直于鳍结构52的方向上延伸。栅极结构94可以是如上所述的替代栅极结构94或伪栅极结构72。
64.图20a图示了根据一些实施例的半导体器件214的顶视图，并且图20b图示了根据一些实施例的半导体器件214沿着图20a中的横截面线20b-20b的横截面图。关于本实施例的与前述实施例的细节类似的细节在此不再赘述。
65.在图20a-图20b的实施例中，谐振器217被配置为其中每个外延结构位于两个相邻第一鳍结构52a上并且每对的第一鳍结构52a被三个第二鳍结构52b隔开。外延结构82位于相邻栅极结构94之间，其中栅极结构94在垂直于鳍结构52的方向上延伸。栅极结构94可以是如上所述的替代栅极结构94或伪栅极结构72。
66.图21a图示了根据一些实施例的半导体器件216的顶视图，并且图21b图示了根据一些实施例的半导体器件216沿着图21a中的横截面线21b-21b的横截面图。关于本实施例的与前述实施例的细节类似的细节在此不再赘述。
67.在图21a-图21b的实施例中，谐振器217被配置为其中每个外延结构位于三个相邻第一鳍结构52a上并且每组的第一鳍结构52a被四个第二鳍结构52b隔开。外延结构82位于相邻栅极结构94之间，其中栅极结构94在垂直于鳍结构52的方向上延伸。栅极结构94可以
是如上所述的替代栅极结构94或伪栅极结构72。
68.在谐振器217的各种配置中，谐振器217的输出频率可以由单个合并外延结构82下的第一鳍结构52a的数量和第二鳍结构52b的数量来配置。此外，在这些实施例中，第一鳍结构52a的材料成分可以被配置为调谐谐振器217的输出频率。
69.图22图示了根据一些实施例的半导体器件220的横截面图。在此实施例中，半导体器件220具有成组在一起的鳍结构52，使得半导体器件220中存在多个鳍间距。例如，一组第一或第二鳍结构52a或52b可具有内部距离d2，而每个鳍组与相邻鳍组相隔距离d1。关于本实施例的与前述实施例的细节类似的细节在此不再赘述。
70.在图22的实施例中，谐振器217被配置为其中每个外延结构位于一组两个相邻第一鳍结构52a上并且每组第一鳍结构52a被两组第二鳍结构52b隔开。在一些实施例中，第一鳍结构52a组内的每个第一鳍结构52a相隔距离d2。在一些实施例中，第二鳍结构52b组内的每个第二鳍结构52b相隔距离d2。在一些实施例中，距离d2在从1nm到200nm的范围内。在一些实施例中，每组第一鳍结构52a与最近的鳍组(第一或第二鳍)相隔距离d1。在一些实施例中，距离d1在从1nm到200nm的范围内。在一些实施例中，d1不同于d2。在一些实施例中，d1小于d2，而在其他实施例中，d1大于d2。
71.在谐振器217的各种配置中，谐振器217的输出频率可由单个合并外延结构82下的第一鳍结构52a的数量、距离d2、距离d1、d1与d2的比率、或其组合来配置。
72.图23图示了根据一些实施例的半导体器件222的横截面图。该实施例类似于图22的实施例，并且还包括多个内部鳍间距和连接到单个接触件结构112的多个外延结构82。关于本实施例的与前述实施例的细节类似的细节在此不再赘述。
73.在图23的实施例中，谐振器217被配置为其中每个外延结构位于一组三个相邻第一鳍结构52a上。该组中的至少两个第一鳍结构52a相隔距离d2。此外，至少两个第一鳍结构52a相隔距离d3，该距离d3不同于d2。在一些实施例中，距离d3在从1nm到200nm的范围内。在一些实施例中，d3不同于d2。在一些实施例中，d2小于d3，而在其他实施例中，d2大于d3。
74.在一些实施例中，该组中的至少一个第一鳍结构52a与最近的第二鳍结构52b相隔距离d4。在一些实施例中，距离d4在从1nm到200nm的范围内。在一些实施例中，d1不同于d4。在一些实施例中，d1小于d4，而在其他实施例中，d1大于d4。
75.在谐振器217的各种配置中，谐振器217的输出频率可由单个合并外延结构82下的第一鳍结构52a的数量、单个接触件结构112下的外延结构82的数量、距离d2、距离d1、距离d3、距离d4、d1与d2的比率、d3与d2的比率、d1与d4的比率、或其组合来配置。
76.图24和25图示了根据一些实施例的半导体器件224和226的横截面图。该实施例类似于图22的实施例并且还包括具有梯度材料成分的鳍结构。关于本实施例的与前述实施例的细节类似的细节在此不再赘述。
77.在图24和图25的实施例中，至少一个第一鳍结构52a具有梯度浓度材料成分。在一些实施例中，至少一个第一鳍结构52a具有梯度化合物半导体材料成分。在一些实施例中，至少一个第一鳍结构52a具有sige材料的梯度成分并且可以是si
1-x
ge
x
的材料成分，0《x《1。在图24中，当从至少一个第一鳍结构52a的顶部到该至少一个第一鳍结构52a的底部时，x值增加。在一些实施例中，x值从0.01增加到0.99。在图25中，当从至少一个第一鳍结构52a的顶部到该至少一个第一鳍结构52a的底部时，x值减小。在一些实施例中，x值从0.99减小到
0.01。
78.在谐振器217的各种配置中，谐振器217的输出频率可由单个合并外延结构82下的第一鳍结构52a的数量、单个接触件结构112下的外延结构82的数量、至少一个第一鳍结构52a的材料的梯度浓度、至少一个第一鳍结构52a的材料的梯度浓度的方向、或其组合来配置。
79.图26和27图示了操作谐振器217以产生输出频率的示例电路配置的顶视图。在每个示例中，外部接触件结构112(例如，位于图26和图27的顶视图的顶部和底部的接触件结构112)交替耦合到不同的输入电压vin。在一些实施例中，输入电压vin是交流(ac)信号。例如，在一实施例中，外部接触件结构112的一半耦合到正vin(例如， 1/2vin)，而外部接触件结构112的另一半耦合到负vin(例如，-1/2vin)。在每个示例中，栅极结构中的一个或多个耦合到栅极电压vg。在图26中，内部的一对接触件结构112的左侧耦合在一起以形成输出信号(例如，输出频率)，并且内部的一对接触件结构的右侧耦合到低电压，例如地。在图26的实施例中，每个外延结构82和接触件结构112位于多个第一鳍结构52a上，并且在每组第一鳍结构52a之间存在多个第二鳍结构52b。
80.图27是最小谐振器配置。在图27中，内部的一对接触件结构112耦合在一起并形成输出信号(例如，输出频率)。在图27的实施例中，在每个第一鳍结构52a之间没有第二鳍结构52b并且每个外延结构82仅位于单个第一鳍结构52a上。
81.在图26和27这两者中，输入信号vin和栅极电压vg基于鳍结构的共振在鳍结构中产生振动。在一些实施例中，这种振动导致鳍中的电容变化和载流子移动，并产生高频感测电流。在一些实施例中，鳍结构的谐振频率与材料特性(例如，杨氏模量、质量密度、几何形状等，或其组合)有关。
82.作为示例，栅极结构94与第一鳍结构52a和处于二者间的栅极电介质创建了电容器。因此，当栅极电压vg施加到栅极时，静电力可以挤压电介质，进而挤压第一鳍结构52a。作为栅极电压vg的一系列规则电压脉冲可以在鳍结构52a中产生周期性脉冲。通过以各种配置方式将一系列第一鳍结构52a和第二鳍结构52b间隔开并将它们全部与栅极结构94连接，谐振器217可以在从兆赫兹到千兆赫兹范围的各种频率下谐振。
83.所公开的finfet实施例还可应用于纳米结构器件，例如纳米结构(例如，纳米片、纳米线、栅极环绕等)场效应晶体管(nsfet)。在nsfet实施例中，通过图案化沟道层和牺牲层的交替层的叠层形成的纳米结构来替代鳍。可以以与上述实施例类似的方式形成伪栅极叠层和源极/漏极区域。在去除伪栅极叠层后，可以部分或全部去除沟道区域中的牺牲层。可以以与上述实施例类似的方式形成替代栅极结构，替代栅极结构可以部分或完全填充去除牺牲层留下的开口，并且替代栅极结构可以部分或完全包围nsfet器件的沟道区域中的沟道层。可以以与上述实施例类似的方式形成ild和与替代栅极结构和源极/漏极区域相接触的接触件。可以如美国专利申请公开no.2016/0365414中公开的那样形成纳米结构器件，该专利申请通过引用整体并入本文。
84.本文公开的实施例可以获得优点。所公开的器件和方法包括使用鳍结构来制造可用作电路中的频率源的谐振器。在一些实施例中，器件产生的频率由鳍材料和鳍间距确定。器件设计允许将这种结构更好地集成到互补金属氧化物半导体(cmos)工艺流程中。所公开的实施例允许器件在一种结构中产生不止一种频率，同时还简化了工艺并且不需要特殊封
装。
85.实施例包括一种半导体器件，该半导体器件包括从衬底延伸的多个鳍结构，多个鳍结构具有多个第一鳍结构和多个第二鳍结构。半导体器件还包括位于衬底上并且被布置在多个鳍结构之间的多个隔离区域。该器件还包括位于多个隔离区域上的多个栅极结构。该器件还包括位于多个第一鳍结构上的多个外延结构。该器件还包括位于多个外延结构上的多个接触件结构，其中多个第一鳍结构、多个栅极结构、多个外延结构和多个接触件结构是一个或多个谐振器的元件。
86.实施例可以包括以下特征中的一个或多个。在半导体器件中，一个或多个谐振器之一包括一个接触件结构、一个外延结构和一个第一鳍结构。在多个第一鳍结构中的两个第一鳍结构之间布置有多个第二鳍结构中的至少一个第二鳍结构。在多个第一鳍结构中的两个第一鳍结构之间布置有多个第二鳍结构。一个或多个谐振器之一包括一个接触件结构、多个外延结构和多个第一鳍结构。多个栅极结构中的至少一个栅极结构在多个外延结构之间延伸、多个第一鳍结构和多个第二鳍结构以交替图案布置，多个第二鳍结构中的至少一个第二鳍结构将多个第一鳍结构中的两个第一鳍结构隔开。每个第一鳍结构包括从该第一鳍结构的顶部到该第一鳍结构的底部的梯度材料成分。多个第一鳍结构中的一个第一鳍结构具有面向第一方向的第一侧壁和面向第二方向的第二侧壁，第二方向与第一方向相反，第一侧壁与在第一方向上最近的鳍结构相隔第一距离，第二侧壁与在第二方向上最近的鳍结构相隔第二距离，第二距离不同于第一距离。在第一方向上最近的鳍结构是第一鳍结构，并且其中在第二方向上最近的鳍结构是第二鳍结构。
87.实施例包括一种半导体器件，该半导体器件包括具有第一表面和第二表面的衬底。半导体器件还包括位于衬底的第一表面上方的隔离结构。该器件还包括位于隔离结构上方的多个栅极结构。该器件还包括谐振器，该谐振器包括多个第一鳍结构、至少一个外延结构和接触件结构，多个第一鳍结构位于衬底的第一表面上，至少一个外延结构位于第一鳍结构上，接触件结构位于至少一个外延结构上。该器件还包括位于衬底的第一表面上的至少一个第二鳍结构，并且该至少一个第二鳍结构被布置在多个第一鳍结构中的两个第一鳍结构之间，该至少一个第二鳍结构没有外延结构。
88.实施例可以包括以下特征中的一个或多个。在半导体器件中，谐振器的输出频率基于第一鳍结构的间距和第一鳍结构的材料成分。在第一鳍结构中的两个第一鳍结构之间布置有多个第二鳍结构，其中这两个第一鳍结构之间没有第一鳍结构。每个第一鳍结构包括化合物半导体材料。每个第一鳍结构包括从该第一鳍结构的顶部到该第一鳍结构的底部的梯度材料成分。多个第一鳍结构中的一个第一鳍结构具有面向第一方向的第一侧壁和面向第二方向的第二侧壁，第二方向与第一方向相反，第一侧壁与在第一方向上最近的鳍结构相隔第一距离，第二侧壁与在第二方向上最近的鳍结构相隔第二距离，第二距离不同于第一距离。
89.实施例包括一种方法，该方法包括形成从衬底延伸的多个鳍结构，这些鳍结构具有多个第一鳍结构和多个第二鳍结构。该方法还包括形成位于衬底上并且被布置在多个鳍结构之间的多个隔离区域。该方法还包括在隔离区域上形成多个栅极结构。该方法还包括在多个第一鳍结构上生长多个外延结构，多个第二鳍结构没有外延结构。该方法还包括在多个外延结构上形成多个接触件结构，其中多个第一鳍结构、多个栅极结构、多个外延结构
和多个接触件结构是一个或多个谐振器的元件。
90.实施例可以包括以下特征中的一个或多个。在该方法中，至少一个第一鳍结构的材料是si
1-x
ge
x
，0《x《1。从至少一个第一鳍结构的顶部到该至少一个第一鳍结构的底部，x值增大。从至少一个第一鳍结构的顶部到该至少一个第一鳍结构的底部，x值减小。在第一鳍结构中的两个第一鳍结构之间布置有多个第二鳍结构，其中这两个第一鳍结构之间没有第一鳍结构。
91.以下提供一些示例。
92.示例1.一种半导体器件，包括：
93.从衬底延伸的多个鳍结构，所述多个鳍结构具有多个第一鳍结构和多个第二鳍结构；
94.多个隔离区域，位于所述衬底上并且被布置在所述多个鳍结构之间；
95.多个栅极结构，位于所述多个隔离区域上；
96.多个外延结构，位于所述多个第一鳍结构上；以及
97.多个接触件结构，位于所述多个外延结构上，其中所述多个第一鳍结构、所述多个栅极结构、所述多个外延结构和所述多个接触件结构是一个或多个谐振器的元件。
98.示例2.如示例1所述的半导体器件，其中所述一个或多个谐振器之一包括一个接触件结构、一个外延结构和一个第一鳍结构。
99.示例3.如示例1所述的半导体器件，其中所述一个或多个谐振器之一包括一个接触件结构、多个外延结构和多个第一鳍结构。
100.示例4.如示例2所述的半导体器件，其中在所述多个第一鳍结构中的两个第一鳍结构之间布置有所述多个第二鳍结构中的至少一个第二鳍结构。
101.示例5.如示例4所述的半导体器件，其中在所述多个第一鳍结构中的两个第一鳍结构之间布置有多个第二鳍结构。
102.示例6.如示例1所述的半导体器件，其中所述多个栅极结构中的至少一个栅极结构在所述多个外延结构之间延伸，所述多个第二鳍结构和所述多个第一鳍结构以交替图案布置，所述多个第二鳍结构中的至少一个第二鳍结构将所述多个第一鳍结构中的两个第一鳍结构隔开。
103.示例7.如权利要求1所述的半导体器件，其中每个第一鳍结构包括从该第一鳍结构的顶部到该第一鳍结构的底部的梯度材料成分。
104.示例8.如示例1所述的半导体器件，其中所述多个第一鳍结构中的一个第一鳍结构具有面向第一方向的第一侧壁和面向第二方向的第二侧壁，所述第二方向与所述第一方向相反，所述第一侧壁与在所述第一方向上最近的鳍结构相隔第一距离，所述第二侧壁与在所述第二方向上最近的鳍结构相隔第二距离，所述第二距离不同于所述第一距离。
105.示例9.如示例8所述的半导体器件，其中在所述第一方向上所述最近的鳍结构是第一鳍结构，并且其中在所述第二方向上所述最近的鳍结构是第二鳍结构。
106.示例10.一种半导体器件，包括：
107.衬底，具有第一表面和第二表面；
108.隔离结构，位于所述衬底的所述第一表面上方；
109.多个栅极结构，位于所述隔离结构上方；
110.谐振器，包括多个第一鳍结构、至少一个外延结构和接触件结构，所述多个第一鳍结构位于所述衬底的所述第一表面上，所述至少一个外延结构位于所述第一鳍结构上，所述接触件结构位于所述至少一个外延结构上；以及
111.至少一个第二鳍结构，位于所述衬底的所述第一表面上，并且所述至少一个第二鳍结构被布置在所述多个第一鳍结构中的两个第一鳍结构之间，所述至少一个第二鳍结构没有外延结构。
112.示例11.如示例10所述的半导体器件，其中所述谐振器的输出频率基于所述第一鳍结构的间距和所述第一鳍结构的材料成分。
113.示例12.如示例10所述的半导体器件，其中在所述第一鳍结构中的两个第一鳍结构之间布置有多个第二鳍结构，其中所述两个第一鳍结构之间没有第一鳍结构。
114.示例13.如示例10所述的半导体器件，其中每个第一鳍结构包括化合物半导体材料。
115.示例14.如示例10所述的半导体器件，其中每个第一鳍结构包括从该第一鳍结构的顶部到该第一鳍结构的底部的梯度材料成分。
116.示例15.如示例10所述的半导体器件，其中所述多个第一鳍结构中的一个第一鳍结构具有面向第一方向的第一侧壁和面向第二方向的第二侧壁，所述第二方向与所述第一方向相反，所述第一侧壁与在所述第一方向上最近的鳍结构相隔第一距离，所述第二侧壁与在所述第二方向上最近的鳍结构相隔第二距离，所述第二距离不同于所述第一距离。
117.示例16.一种制备半导体器件的方法，包括：
118.形成从衬底延伸的多个鳍结构，所述鳍结构具有多个第一鳍结构和多个第二鳍结构；
119.形成多个隔离区域，所述多个隔离区域位于所述衬底上并且被布置在所述多个鳍结构之间；
120.在所述多个隔离区域上形成多个栅极结构；
121.在所述多个第一鳍结构上生长多个外延结构，所述多个第二鳍结构没有外延结构；以及
122.在所述多个外延结构上形成多个接触件结构，其中所述多个第一鳍结构、所述多个栅极结构、所述多个外延结构和所述多个接触件结构是一个或多个谐振器的元件。
123.示例17.如示例16所述的方法，其中至少一个第一鳍结构的材料是si
1-x
ge
x
，0《x《1。
124.示例18.如示例17所述的方法，其中从所述至少一个第一鳍结构的顶部到所述至少一个第一鳍结构的底部，所述x值增大。
125.示例19.如示例17所述的方法，其中从所述至少一个第一鳍结构的顶部到所述至少一个第一鳍结构的底部，所述x值减小。
126.示例20.如示例16所述的方法，其中在所述第一鳍结构中的两个第一鳍结构之间布置有多个第二鳍结构，其中所述两个第一鳍结构之间没有第一鳍结构。
127.以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基
础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。