半导体装置及半导体装置的制作方法与流程

1.本发明涉及半导体装置的领域，特别是涉及一种高电子迁移率晶体管及其制作方法。


背景技术：

2.在半导体技术中，iii-v族的半导体化合物可用于形成各种集成电路装置，例如：高功率场效晶体管、高频晶体管或高电子迁移率晶体管(high electron mobility transistor,hemt)。hemt是属于具有二维电子气(two dimensional electron gas,2deg)层的一种场效晶体管，其2deg层会邻近于能隙不同的两种材料之间的接合面(亦即，异质接合面)。由于hemt并非使用掺杂区域作为晶体管的载流子通道，而是使用2-deg层作为晶体管的载流子通道，因此相较于现有的金属氧化物半导体场效晶体管(mosfet)，hemt具有多种吸引人的特性，例如：高电子迁移率及以高频率传输信号的能力。针对现有的hemt，仍需要进一步降低其栅极漏电流及导通电阻(r
on
)，并提升转移电导(gm)，以符合目前业界的需求。


技术实现要素：

3.有鉴于此，有必要提出一种改良的高电子迁移率晶体管，以满足目前业界对于高电子迁移率晶体管的需求。
4.根据本发明的一实施例，揭露了一种半导体装置，包括基底、半导体通道层、半导体阻障层、栅极盖层、介电层、及栅极电极。半导体通道层设置于基底之上，半导体阻障层设置于半导体通道层之上。栅极盖层设置于半导体阻障层之上，介电层顺向性的覆盖住栅极盖层且围绕栅极盖层的周边。栅极电极设置于介电层之上，且覆盖栅极盖层的至少一侧壁。
5.根据本发明的一实施例，揭露了一种半导体装置的制作方法，包括以下步骤。首先，提供基底。形成半导体通道层于基底之上。形成半导体阻障层于半导体通道层之上。形成栅极盖层于半导体阻障层之上。形成介电层，以顺向性的覆盖住栅极盖层及半导体阻障层。形成栅极电极于介电层之上，其中栅极电极覆盖栅极盖层的至少一侧壁。
6.为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合所附的附图，作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制者。
附图说明
7.图1是本发明一实施例所绘示的半导体装置的剖面示意图；
8.图2是本发明一实施例沿着图1切线a-a’所绘示的半导体装置的俯视示意图；
9.图3是本发明一变化型实施例所绘示的半导体装置的剖面示意图；
10.图4是本发明一变化型实施例所绘示的半导体装置的剖面示意图；
11.图5是本发明一变化型实施例所绘示的半导体装置的剖面示意图；
12.图6是本发明一变化型实施例所绘示的半导体装置的剖面示意图；
13.图7是本发明一变化型实施例所绘示的半导体装置的剖面示意图；
14.图8是本发明一实施例的半导体装置的i
ds-v
ds
电性表现的示意图；
15.图9是本发明一实施例的半导体装置的转移电导(gm)的电性表现的示意图；
16.图10是本发明一实施例的半导体装置的栅极漏电流的电性表现的示意图。
17.主要元件符号说明
18.100-1 半导体装置
19.100-2 半导体装置
20.100-3 半导体装置
21.100-4 半导体装置
22.100-5 半导体装置
23.100-6 半导体装置
24.102 基底
25.104 缓冲层
26.106 半导体通道层
27.107 二维电子气
28.108 半导体阻障层
29.110 栅极盖层
30.110t 顶面
31.110s 侧壁
32.112 介电层
33.120 栅极电极
34.122 源极电极
35.124 漏极电极
36.130 层间介电层
37.132 主体部
38.132b 底面
39.134 第一延伸部
40.134b 底面
41.136 第二延伸部
42.136b 底面
43.140 导电插塞
44.a 垂直延伸部
45.b 水平延伸部
46.c1 曲线
47.c2 曲线
48.c3 曲线
49.c4 曲线
50.c5 曲线
51.c6 曲线
52.c7 曲线
53.c8 曲线
54.l1 长度
55.l2 长度
56.l2-1 长度
57.l2-2 长度
58.l2-3 长度
59.t1 厚度
60.t2 厚度
具体实施方式
61.通过参考下文中的详细说明并同时结合附图，本技术领域的技术人员可理解本发明的内容。需注意的是，考虑到附图的简洁性，并为了使本技术领域的技术人员能容易了解，附图中的特定元件并非依照实际比例绘制。此外，附图中各元件的数量及尺寸仅作为示意，并非用来限制本发明的范围。
62.本发明说明书与附上的权利要求中会使用某些词汇来指称特定元件。本领域的技术人员应理解，半导体元件制造商可能会以不同的名称来指称相同的元件。本文并不意在区分那些功能相同但名称不同的元件。在权利要求书与下文说明书中，「包含」、「包括」及「具有」等词为开放式用语，因此其应被解释为「含有但不限定为
…
」的意思。
63.说明书与权利要求中所使用的序数例如「第一」、「第二」等制作工艺用词，以修饰请求项制作工艺元件，其本身并不代表该元件有任何之前的序数，也不代表某一元件与另一元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一请求元件得以和另一具有相同命名的请求元件能作出清楚区分。
64.在说明书及与权利要求中当中所提及的「耦接」、「耦合」、「电连接」一词，除非另有说明，包含任何直接及间接的电气连接手段。举例而言，若文中描述一第一元件耦接于一第二元件，则代表该第一元件可直接电气连接于该第二元件，或通过其他元件或连接手段间接地电气连接至该第二元件。
65.另外，针对本发明中所提及的空间相关的叙述词汇，例如：「在...之下」，「低」，「下」，「上方」，「之上」，「下」，「顶」，「底」和类似词汇时，为便于叙述，其用法均在于描述附图中一个元件或特征与另一个(或多个)元件或特征的相对关系。除了附图中所显示的摆向外，这些空间相关词汇也用来描述半导体装置在使用中以及操作时的可能摆向。随着半导体装置的摆向的不同(旋转90度或其它方位)，用以描述其摆向的空间相关叙述亦应通过类似的方式予以解释。
66.尽管本发明制作工艺所描述的数值范围与参数为约略值，在具体实施例中所描述的数值尽可能的精准描述。然而，由于测量过程必然会产生些许测量偏差，因此通过这些测量过程所获得的数值本质上必然会包括些许误差。此外，在下文中，术语「约」通常是指在给定数值或范围的10％、5％、1％或0.5％内。或者，术语「约」是指在所属技术领域中具有通常技术者可接受制作工艺平均的标准偏差内。本文所揭露制作工艺所有的数值范围、数量、
值、与百分比，其可用于描述例如材料的重量、期间、温度、操作条件、数量比例及其类似的描述，且应被理解为受到术语「约」的修饰。据此，除非有相反的指示，本发明及申请专利范围所阐述的数值参数是约略数，其可视需要而变化，或至少应根据所揭露的有意义的位数数字并且使用通常的进位方式，以解读各个数值参数。下文中，范围可表示为从一端点至另一端点，或是在两个端点之间。除非特别声明，否则本发明中的所有范围都包含端点。
67.在不脱离本发明的精神下，下文所描述的不同实施例中的技术特征彼此间可以被置换、重组、混合，以构成其他的实施例。
68.本发明是关于一种半导体装置，其包括高电子迁移率晶体管(hemt)。hemt可以作为电压转换器应用制作工艺功率切换晶体管。相较于硅功率晶体管，由于iii-v hemt具有较宽的能带间隙，因此具有低导通电阻(on-state resistance)与低切换损失的特征。在本发明中，「iii-v族半导体(group iii-v semiconductor)」是指包含至少一iii族元素与至少一v族元素的化合物半导体，其中，iii族元素可以是硼(b)、铝(al)、镓(ga)或铟(in)，而v族元素可以是氮(n)、磷(p)、砷(as)或锑(sb)。进一步而言，「iii-v族半导体」可以包括：氮化镓(gan)、磷化铟(inp)、砷化铝(alas)、砷化镓(gaas)、氮化铝镓(algan)、氮化铟铝镓(inalgan)、氮化铟镓(ingan)、其类似物或上述化合物的组合，但不限于此。此外，「iii族-氮化物半导体」是指包含氮与至少一iii族元素的化合物半导体，例如：gan、氮化铝(aln)、氮化铟(inn)、algan、ingan、inalgan、其类似物或上述化合物的组合，但不限于此。
69.图1是根据本发明一实施例所绘示的半导体装置的剖面示意图。参考图1，半导体装置100-1会至少包括基底102、半导体通道层106、半导体阻障层108、栅极盖层110、介电层112、以及栅极电极120，其中，半导体通道层106会被设置于基底102之上。半导体阻障层108会被设置于半导体通道层106之上。栅极盖层110会被设置于半导体阻障层108上。介电层112会顺向性的覆盖住栅极盖层110且围绕栅极盖层110的周边。栅极电极120会设置于介电层112之上且覆盖栅极盖层110的至少一侧壁110s。进一步而言，根据本发明一实施例，基底102和半导体通道层106之间另外可以包括缓冲层104，其可用于降低基底102和半导体通道层106之间的漏电流、或降低基底102和半导体通道层106之间应力累积或晶格不匹配的程度。根据本发明一实施例，半导体装置100-1可以另外包括层间介电层130、源极电极122及漏极电极124。其中，栅极电极120、源极电极122及漏极电极124可以被设置于层间介电层130中，且源极电极122及漏极电极124会分别设置于栅极电极120的两侧。根据本发明一实施例，二维电子气(2-dimensional electron gas,2-deg)107可以被产生于半导体通道层106和半导体阻障层108的接面。通过设置栅极盖层110，其下方对应的半导体通道层106中则不会产生二维电子气107，使得部分二维电子气107被截断。
70.根据本发明一实施例，上述基底102可以是块硅基板、碳化硅(sic)基板、蓝宝石(sapphire)基板、绝缘层上覆硅(silicon on insulator，soi)基板或绝缘层上覆锗(germanium on insulator，goi)基板，但不限定于此，且可以通过任何合适的方式形成基底102上的各堆叠层，例如可通过分子束外延(molecular-beam epitaxy,mbe)、金属有机化学气相沉积(metal organic chemical vapor deposition,mocvd)、氢化物气相外延(hydride vapor phase epitaxy,hvpe)、原子层沉积(atomic layer deposition,ald)或其他合适的方式，以形成设置于基底102上的缓冲层104、半导体通道层106、半导体阻障层108、及栅极盖层110。
71.其中，缓冲层104可能包括多个子半导体，且其整体的电阻值会高于基底102上其他层的电阻值。具体而言，缓冲层104中的部分元素的比例，例如金属元素，会由基底102往半导体通道层106的方向逐渐改变。举例而言，对于基底102和半导体通道层106分别为硅基板和gan层的情形，缓冲层104可以是组成比例渐变的氮化铝镓(al
x
ga
(1-x)
n)，且顺着基底102往半导体通道层106的方向，所述x值会以连续或阶梯变化方式自0.9降低至0.15；或者缓冲层104也可为多层超晶格(superlattice)结构。
72.半导体通道层106可包含一层或多层iii-v族半导体层，iii-v族半导体层的成份可以是gan、algan、ingan或inalgan，但不限定于此。此外，半导体通道层106也可以是被掺杂的一层或多层iii-v族半导体层，例如是p型的iii-v族半导体层。对于p型的iii-v族半导体层而言，其掺质可以是c、fe、mg或zn，或不限定于此。
73.半导体阻障层108可包含一层或多层iii-v族半导体层，且其组成会不同于半导体通道层106的iii-v族半导体。举例来说，半导体阻障层108可包含aln、alyga
(1-y)
n(0＜y＜1)或其组合。根据一实施例，半导体通道层106可以是未经掺杂的gan层，而半导体阻障层108可以是algan层。由于半导体通道层106和半导体阻障层108间具有不连续的能隙，通过将半导体通道层106和半导体阻障层108互相堆叠设置，电子会因压电效应(piezoelectric effect)而被聚集于半导体通道层106和半导体阻障层108之间的异质接面，因而产生高电子迁移率的薄层，亦即二维电子气。
74.栅极盖层110也可以是被掺杂的一层或多层iii-v族半导体层，且栅极盖层110的组成可不同于下方的半导体阻障层108，例如是p型的iii-v族半导体层。对于p型的iii-v族半导体层而言，其掺质可以是c、fe、mg或zn，但不限定于此。根据一实施例，栅极盖层110可以是p型的gan层。
75.根据本发明一实施例，介电层112可顺向性的覆盖栅极盖层110。介电层112除了可以顺向性的覆盖栅极盖层110的顶面110t和侧面110s之外，还可以进一步顺向性的覆盖半导体阻障层108的顶面，但不限定于此。介电层112的组成可以包括介电材料，例如是介电常数大于4的高介电常数材料。高介电常数材料可以选自氧化铪(hafnium oxide，hfo2)、硅酸铪氧化合物(hafnium silicon oxide，hfsio4)、硅酸铪氮氧化合物(hafnium silicon oxynitride，hfsion)、氧化铝(aluminum oxide，al2o3)、氧化镧(lanthanum oxide，la2o3)、氧化钽(tantalum oxide，ta2o5)、氧化钇(yttrium oxide，y2o3)、氧化锆(zirconium oxide，zro2)、钛酸锶(strontium titanate oxide，srtio3)、硅酸锆氧化合物(zirconium silicon oxide，zrsio4)、锆酸铪(hafnium zirconium oxide，hfzro4)、锶铋钽氧化物(strontium bismuth tantalate,srbi2ta2o9(sbt))、锆钛酸铅(lead zirconate titanate,pbzr
x
ti
1-x
o3(pzt))、钛酸钡锶(barium strontium titanate,ba
x
sr
1-x
tio3(bst))、或其组合所组成制作工艺群组
76.介电层112的厚度t2可薄于栅极盖层110的厚度t1。根据本发明一实施例，可以利用全面性沉积制作工艺(blanket deposition)，使得介电层112顺向性的覆盖栅极盖层110及半导体阻障层108的表面。
77.根据本发明一实施例，层间介电层130会被设置于介电层112之上，且层间介电层130的底面可低于栅极盖层110的顶面110t，而层间介电层130的顶面可高于栅极盖层110的顶面110t。通过设置介电层130，可以使得介电层112被设置于层间介电层130和栅极盖层
110的侧壁110s之间，或使得介电层112被设置于层间介电层130和半导体阻障层108之间。根据本发明一实施例，可以经由一道或多道蚀刻制作工艺，经由蚀穿层间介电层130，以于层间介电层130中形成栅极接触洞；或进一步蚀穿介电层112，以于层间介电层130中形成被设置于栅极接触洞两侧的源极接触洞及漏极接触洞。其中，栅极接触洞可以暴露出位于栅极盖层110的侧面110s的介电层112，且栅极接触洞可用于容纳栅极电极120。源极接触洞及漏极接触洞可以暴露出半导体阻障层108或半导体通道层106，且源极接触洞及漏极接触洞可分别用于容纳源极电极122及漏极电极124。
78.根据本发明一实施例，栅极电极120会被设置于栅极盖层110之上，使得介电层112被夹设于栅极电极120和栅极盖层110之间。栅极电极120的长度l2可以大于栅极盖层110的长度l1。由于介电层112会被设置于栅极电极120和栅极盖层110之间，使得栅极电极120、介电层112、及栅极盖层110可构成电容结构，因此可以避免栅极电极120和栅极盖层110之间产生漏电流。进一步而言，栅极电极120可以包括主体部132及设置于主体部132的侧边的至少一延伸部，例如第一延伸部134及第二延伸部136。主体部132可以具有长度l2-1且被设置于栅极盖层110的正上方，第一延伸部134及第二延伸部136可以被分别设置于主体部132的两侧。第一延伸部134及第二延伸部136可分别具有长度相同或相异的长度l2-2、l2-3。根据本发明一实施例，栅极电极120的一部分(例如主体部132)的底面可高于栅极盖层110的顶面110t，而栅极电极120的其他部分(例如第一延伸部134、第二延伸部136)的底面可低于栅极盖层110的顶面110t，使得主体部132的底面132b可同时高于第一延伸部134的底面134b及第二延伸部136的底面136b。
79.根据一实施例，源极电极122及漏极电极124会电连接至半导体阻障层108和半导体通道层106。其中，根据本发明一实施例，当操作半导体装置100-1时，源极电极122可电连接至较低电压的外部电压(例如0v)，而漏极电极124可电连接至较高电压的外部电压(例如200v)，但不限定于此。通过对源极电极122及漏极电极124施予适当的偏压，可以让电流流入或流出半导体装置100-1。此外，通过对栅极电极120施予适当的偏压，可以控制通道区域的导通程度，而让电流得以在源极电极122及漏极电极124之间流通。其中，上述栅极电极120、源极电极122、及漏极电极124可以是单层或多层结构，且其组成可以包括al、cu、w、au、pt、ti、多晶硅等低阻值的半导体、金属或合金，但不限定于此。此外，源极电极122及漏极电极124可以和其下方的半导体通道层106构成欧姆接触。
80.图2是本发明一实施例沿着图1切线a-a’所绘示的半导体装置的俯视示意图。参照图2，半导体装置100-1中的栅极盖层110的四周可以被介电层112环绕，且介电层112的四周可以进一步被栅极电极120环绕。
81.除了上述实施例外，本发明也包括半导体装置的其他变化型实施例。为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明制作工艺各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
82.图3是根据本发明一变化型实施例所绘示的半导体装置的剖面示意图。如图3所示，半导体装置100-2的结构类似图1实施例所示的半导体装置100-1的结构，主要差异在于，半导体装置100-2中的第一延伸部134的长度l2-2会小于第二延伸部136的长度l2-3。因此，第一延伸部134及第二延伸部136可以分别对下方的半导体阻障层108及半导体通道层
106展现不同的电场分布控制能力。
83.图4是根据本发明一变化型实施例所绘示的半导体装置的剖面示意图。如图4所示，半导体装置100-3的结构类似图1实施例所示的半导体装置100-1的结构，其中，半导体装置100-3中的漏极电极124和栅极电极120之间的距离会大于源极电极122和栅极电极120之间的距离。相较于源极电极122，由于漏极电极124会电连接至较高电压的外部电压，因此当半导体装置100-2中的第一延伸部134的长度l2-2大于第二延伸部136的长度l2-3时，可以更有效的降低第一延伸部134下方半导体阻障层108及半导体通道层106中的电场集中的情形。
84.图5是根据本发明一变化型实施例所绘示的半导体装置的剖面示意图。如图5所示，半导体装置100-4的结构类似图4实施例所示的半导体装置100-3的结构，其中，半导体装置100-4中的介电层112或栅极盖层110会自栅极电极120的一侧边突出。因此，栅极电极120的电极延伸部仅包括第一延伸部134，而不存在第二延伸部。对于源极电极122是电连接至较低电压的外部电压的情形，由于源极电极122和栅极电极120之间的半导体阻障层108及半导体通道层106仅有轻微的电场集中的情形，因此可以不需在源极电极122和栅极电极120之间设置电极延伸部。
85.图6是根据本发明一变化型实施例所绘示的半导体装置的剖面示意图。如图6所示，半导体装置100-5的结构类似图1实施例所示的半导体装置100-1的结构，主要差异在于，半导体装置100-5中的栅极电极120可顺向性的覆盖住下方的介电层112，因此栅极电极120的整体可被层间介电层130覆盖。可以在层间介电层130中设置导电插塞140，使得导电插塞140可以电连接至栅极电极120。
86.图7是根据本发明一变化型实施例所绘示的半导体装置的剖面示意图。如图7所示，半导体装置100-6的结构类似图6实施例所示的半导体装置100-5的结构，主要差异在于，半导体装置100-6中的栅极电极120的第一延伸部134和第二延伸部136各自可包括垂直延伸部a及水平延伸部b，且垂直延伸部a及水平延伸部b可顺向性的覆盖住下方的介电层112。水平延伸部b可自垂直延伸部a的下部侧面延伸出，并往远离栅极盖层110的方向延伸，例如是往漏极电极124或源极电极122的方向延伸。其中，水平延伸部b的顶面可以低于垂直延伸部a的顶面，且水平延伸部b可覆盖半导体阻障层108及介电层112，并顺向性的覆盖住介电层112。
87.根据本发明的实施例，上述半导体装置100-1、100-2、100-3、100-4、100-5、100-6的制作方法至少包括下列步骤：提供基底102；形成半导体通道层106于基底102之上；形成半导体阻障层108于半导体通道层106之上；形成栅极盖层110于半导体阻障层108之上；形成介电层112顺向性的覆盖住栅极盖层110及半导体阻障层108；以及形成栅极电极120于介电层112之上，其中栅极电极120覆盖栅极盖层110的至少一侧壁110s。
88.下文是进一步说明本发明实施例的半导体装置的电性表现。根据上述实施例所揭露的半导体装置100-1、100-2、100-3、100-4、100-5、100-6，由于栅极电极120和栅极盖层110之间设有介电层112，因此可有效降低栅极漏电流。此外，由于栅极电极120的第一延伸部134或第二延伸部136和下方的半导体阻障层108之间设置有介电层112，但第一延伸部134或第二延伸部136、136和半导体阻障层108之间未设置栅极盖层110，因此第一延伸部134或第二延伸部136可被视为是场板(field plate)，而用于控制或调整半导体阻障层108
和半导体通道层106中的电场分布。通过设置第一延伸部134或第二延伸部136，除了可以降低半导体装置100-1、100-2、100-3、100-4、100-5、100-6导通电阻(r
on
)，还可以增进转移电导(gm)，因而提升了半导体装置100-1、100-2、100-3、100-4、100-5、100-6的电性表现。
89.图8是本发明一实施例的半导体装置的i
ds-v
ds
电性表现。根据本发明一实施例，可以调整图1所示的半导体装置100-1中的栅极电极120及栅极盖层110的长度，并测量相应的i
ds-v
ds
电性表现。如图8所示，针对固定长度的栅极电极120，例如2μm，将栅极盖层110的长度分别设定为2μm、1.25μm、0.5μm，其相应的i
ds-v
ds
曲线是对应曲线c1、曲线c2、及曲线c3。如图8所示，当栅极电极120覆盖住栅极盖层110的顶面和侧面时(对应曲线c2、曲线c3)，其导通电阻会小于栅极电极120未覆盖住栅极盖层110的侧面(对应曲线c1)的情形，因而在相同v
ds
时，可展现出较大的i
ds
。此外，当进一步增长栅极盖层110的电极延伸部时(对应曲线c3)，其相应半导体装置100-1的导通电阻会小于长度较短的电极延伸部(对应曲线c2)的半导体装置100-1，因而在相同v
ds
时，可具有较大的i
ds
。
90.图9是本发明一实施例的半导体装置的转移电导(gm)的电性表现。根据本发明一实施例，可以调整图1所示的半导体装置100-1中的栅极电极120及栅极盖层110的长度，并测量相应的转移电导表现。如图9所示，针对固定长度的栅极电极120，例如2μm，将栅极盖层110的长度分别设定为2μm、1.25μm、0.5μm，其相应的转移电导曲线为曲线c4、曲线c5、及曲线c6。如图9所示，当栅极电极120覆盖住栅极盖层110的顶面和侧面时(对应曲线c5、曲线c6)，其转移电导会大于栅极电极120未覆盖住栅极盖层110的侧面(对应曲线c4)的情形，使得半导体装置100-1的载流子通道更易于被开关。此外，当增长栅极盖层110的电极延伸部时(对应曲线c6)，其半导体装置100-1的转移电导会大于长度较短的电极延伸部(对应曲线c5)的半导体装置100-1，使得半导体装置100-1的载流子通道更易于被开关。
91.图10是本发明一实施例的半导体装置的栅极漏电流的电性表现。如图10所示，根据本发明一实施例，针对图1所示的半导体装置100-1，当半导体装置100-1中存在介电层112时(对应曲线c8)，其栅极漏电流会小于未设置介电层112(对应曲线c7)的情形，使得半导体装置100-1的电性表现得以提升。
92.以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。