单开关芯片电路、多开关芯片驱动系统及电子系统的制作方法

1.本技术涉及开关芯片技术领域，特别涉及一种单开关芯片电路、多开关芯片驱动系统及电子系统。


背景技术：

2.开关芯片(晶体管)的开关过程非常快，导通和关断时间通常仅有几十到几百ns，对寄生参数非常敏感。开关过程中所形成的振荡以及电压/电流过冲，会降低电力电子系统的电磁兼容性，增加额外的损耗，会加速器件老化，在严重情况下，可能会损坏器件，并影响到电力电子系统的安全稳定运行。
3.针对开关过程中的栅极振荡和电压电流过冲现象，目前的通用做法其一是在器件封装电路外的栅极驱动电路上调整栅极配置，比如选择较大的栅极驱动电阻，抑制振荡以及电压电流过冲，但是这种一般是在外部电路将多个开关芯片作为一个整体进行抑制，无法将抑制振荡的效果单独施加到每个开关芯片上。其二是在开关芯片内就把仅一个的栅极电阻做得较大，这样抑制振荡的效果能直接作用到每个开关芯片上。
4.但是，由于开关芯片的输入电容和输出电容不同，开关芯片损耗不同，开关芯片状态的应力也不同，因此对开关芯片而言的栅极导通电阻和关断电阻均是一样的数值(只有一个栅极电阻)，无法将导通关断这两个状态解耦。
5.申请内容
6.本技术实施例提供一种单开关芯片电路、多开关芯片驱动系统及电子系统，可将抑制振荡及电压电流过冲的效果单独施加到单个晶体管上，同时可实现开关芯片导通和关断状态的解耦。
7.第一方面，提供了一种单开关芯片电路，包括晶体管及栅极内阻电路；栅极内阻电路的一端与所述晶体管的栅极电连接、另一端用于与栅极驱动器电连接，所述栅极内阻电路包括并联连接的第一并联内阻电路与第二并联内阻电路；其中，所述第一并联内阻电路的一端及所述第二并联内阻电路的一端均与所述晶体管的栅极电连接；所述第一并联内阻电路的另一端及所述第二并联内阻电路的另一端均用于与所述栅极驱动器电连接；当栅极驱动器输出高电平时，所述第一并联内阻电路导通，所述第二并联内阻电路导通；当栅极驱动器输出低电平时，所述第一并联内阻电路断开，所述第二并联内阻电路导通。
8.一些实施例中，所述第一并联内阻电路包括二极管及第一电阻；所述二极管的正极用于与栅极驱动器电连接，所述二极管的负极与第一电阻的一端电连接，所述第一电阻的另一端与所述晶体管的栅极电连接
9.一些实施例中，所述二极管包括用于与栅极驱动器电连接的正极引线，与所述正极引线电连接的p型半导体，与所述p型半导体电连接的pn结，与所述pn结电连接的n型半导体，及与所述n型半导体电连接的负极引线，所述负极引线与所述第一电阻的一端电连接。
10.一些实施例中，当栅极驱动器输出高电平时，所述二极管导通；当栅极驱动器输出低电平时，所述二极管断开。
11.一些实施例中，所述第二并联内阻电路包括第二电阻；所述第二电阻的一端用于与所述二极管的正极、栅极驱动器电连接，所述第二电阻的另一端与所述第一电阻的另一端、所述晶体管的栅极电连接。
12.一些实施例中，当栅极驱动器输出高电平或低电平时，所述第二电阻均导通。
13.一些实施例中，所述晶体管包括mos管或igbt管。
14.第二方面，提供了一种多开关芯片驱动系统，包括栅极驱动电路，及与所述栅极驱动电路电连接的多个上述所述的单开关芯片电路。
15.一些实施例中，多个所述第一并联内阻电路中的第一电阻的阻值均相等，多个所述第二并联内阻电路中的第二电阻的阻值均相等。
16.第三方面，提供了一种电子系统，包括上述所述的多开关芯片驱动系统。
17.本技术提供的技术方案带来的有益效果包括：该单开关芯片电路的栅极内阻电路有两个并联电路，第一并联内阻电路和第二并联内阻电路，当栅极驱动器输出高电平时，第一并联内阻电路导通，所述第二并联内阻电路导通；当栅极驱动器输出低电平时，第一并联内阻电路断开，所述第二并联内阻电路导通；因此，在每个单开关芯片电路内部均设置有一栅极内阻电路，可以将抑制振荡及电压电流过冲的效果单独施加到单个晶体管上；同时在栅极驱动器驱动晶体管导通或断开的过程中，第一并联内阻电路导通和断开的情况不一样，因此栅极内阻电路的导通和断开的阻值不一样，可以实现导通关断这两个状态解耦。
附图说明
18.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
19.图1为本技术提供的多开关芯片驱动系统的结构框图；
20.图2为本技术提供的多开关芯片驱动系统的电路示意图；
21.图3为本技术提供的多开关芯片驱动系统的结构示意图。
22.图中：100、单开关芯片电路；110、晶体管；120、栅极内阻电路；121、第一并联内阻电路；122、第二并联内阻电路；200、栅极驱动器。
具体实施方式
23.为使本技术实施例的目的、技术方案和优点更加清楚，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本技术的一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本技术保护的范围。
24.参见图1所示，本技术实施例提供了一种单开关芯片电路100，包括晶体管110及栅极内阻电路120；栅极内阻电路120的一端与所述晶体管110的栅极电连接、另一端用于与栅极驱动器200电连接，所述栅极内阻电路120包括并联连接的第一并联内阻电路121与第二并联内阻电路122；其中，所述第一并联内阻电路121的一端及所述第二并联内阻电路122的一端均与所述晶体管110的栅极电连接；所述第一并联内阻电路121的另一端及所述第二并
联内阻电路122的另一端均用于与所述栅极驱动器200电连接；当栅极驱动器200输出高电平时，所述第一并联内阻电路121导通，所述第二并联内阻电路122导通；当栅极驱动器200输出低电平时，所述第一并联内阻电路121断开，所述第二并联内阻电路122导通。
25.需要说明的是，参见图3所示，一个单开关芯片电路100，其包括栅极焊盘金属，通过栅极焊盘金属与栅极驱动器200等外部驱动电路相连，其内部则通过栅极互联线与元胞结构上的栅极相连，在芯片制造中，晶圆经扩散光刻蚀刻等工艺后，已形成数亿个元胞结构，而这些元胞结构要与栅极驱动器200等外部驱动电路相连，则需要在晶体管110内进行布线，然后淀积金属，使得晶体管110内电路与外部驱动电路连通，因此外部驱动电路通过栅极焊盘金属，再经过第一并联内阻电路121及第二并联内阻电路122抵达晶体管110的元胞结构上的栅极。
26.具体的，在本技术实施例中，该单开关芯片电路的栅极内阻电路120有两个并联电路，第一并联内阻电路121和第二并联内阻电路122，当栅极驱动器200输出高电平时，所述第一并联内阻电路121导通，所述第二并联内阻电路122导通；当栅极驱动器200输出低电平时，所述第一并联内阻电路121断开，所述第二并联内阻电路122导通；因此，在每个单开关芯片电路内部均设置有一栅极内阻电路120，可以将抑制振荡及电压电流过冲的效果单独施加到每个晶体管110上；同时在栅极驱动器200驱动晶体管110导通或断开的过程中，第一并联内阻电路121导通和断开的情况不一样，因此栅极内阻电路120的导通和断开的阻值不一样，可以实现导通关断这两个状态解耦。
27.同时参见图2所示，可选的，所述第一并联内阻电路121包括二极管d及第一电阻r1；所述二极管d的正极用于与栅极驱动器200电连接，所述二极管d的负极与第一电阻r1的一端电连接，所述第一电阻r1的另一端与所述晶体管110的栅极电连接。可选的，所述二极管d包括用于与栅极驱动器200电连接的正极引线，与所述正极引线电连接的p型半导体，与所述p型半导体电连接的pn结，与所述pn结电连接的n型半导体，及与所述n型半导体电连接的负极引线，所述负极引线与所述第一电阻的一端电连接。可选的，当栅极驱动器200输出高电平时，所述二极管d导通；当栅极驱动器200输出低电平时，所述二极管d断开。
28.p型半导体也称为空穴型半导体，即空穴浓度远大于自由电子浓度的杂质半导体；n型半导体也称为电子型半导体，即自由电子浓度远大于空穴浓度的杂质半导体；pn结的一侧掺杂成p型半导体，另一侧参杂成n型半导体，中间二者相连的接触面称为pn结。
29.具体的，在本技术实施例中，当栅极驱动器200输出高电平时，二极管d正向偏置，因此第一并联内阻电路121导通，此时，第一并联内阻电路121的阻值为r1。当栅极驱动器200输出低电平时，二极管d反向偏置，因此第一电阻r1的通路被阻断，此时第一并联内阻电路121断开。
30.可选的，所述第二并联内阻电路122包括第二电阻r2；所述第二电阻r2的一端用于与所述二极管的正极、栅极驱动器200电连接，所述第二电阻r2的另一端与所述第一电阻r1的另一端、所述晶体管110的栅极电连接。可选的，当栅极驱动器200输出高电平或低电平时，所述第二电阻r2均导通。
31.二极管d和第一电阻r1组成的第一并联内阻电路121与第二电阻r2组成的第二并联内阻电路122之间设置有绝缘体。
32.具体的，在本技术实施例中，当栅极驱动器200输出高电平或低电平时，由于第二
并联内阻电路122只包括第二电阻r2，因此第二并联内部电路均导通。
33.因此，当栅极驱动器200输出高电平时，二极管d正向偏置，第一并联内阻电路121导通，第二并联内部电路导通，栅极内阻电路120的阻值为第一并联内阻电路121与第二并联内阻电路122的并联电阻阻值，此时栅极驱动器200驱动晶体管110导通；当栅极驱动器200输出低电平时，二极管d反向偏置，第一并联内阻电路121断开，第二并联内部电路导通，栅极内阻电路120的阻值为第二并联内阻电路122的阻值r2，此时栅极驱动器200驱动晶体管110断开。
34.可选的，所述晶体管110包括mos管或igbt管。本技术附图中显示的为平面mos结构，但本技术的晶体管110可设置为mos管或igbt管，只要涉及连接晶体管110的栅极即可。
35.本技术实施例还提供了一种多开关芯片驱动系统，包括栅极驱动电路，及与所述栅极驱动电路电连接的多个上述所述的单开关芯片电路。
36.当栅极驱动器200输出高电平时，二极管d正向偏置，第一并联内阻电路121导通，第二并联内部电路导通，栅极内阻电路120的阻值为第一并联内阻电路121与第二并联内阻电路122的并联电阻阻值，此时栅极驱动器200驱动晶体管110导通；当栅极驱动器200输出低电平时，二极管d反向偏置，第一并联内阻电路121断开，第二并联内部电路导通，栅极内阻电路120的阻值为第二并联内阻电路122的阻值r2，此时栅极驱动器200驱动晶体管110断开；而现有技术中，晶体管110内就把仅一个的栅极电阻，无论导通或断开，电阻阻值都是一样的；因此，在每个单开关芯片电路内部均设置有一栅极内阻电路120，可以将抑制振荡及电压电流过冲的效果单独施加到单个晶体管110上；同时在栅极驱动器200驱动晶体管110导通或断开的过程中，第一并联内阻电路121导通和断开的情况不一样，因此栅极内阻电路120的导通和断开的阻值不一样，可以实现导通关断这两个状态解耦。
37.可选的，为了便于模块化制作多开关芯片驱动系统，提高生产效率，多个所述第一并联内阻电路121中的第一电阻的阻值均相等，多个所述第二并联内阻电路122中的第二电阻的阻值均相等。
38.本技术实施例还提供了一种电子系统，包括上述所述的多个开关芯片驱动系统。
39.在本技术的描述中，需要说明的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本技术中的具体含义。
40.需要说明的是，在本技术中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
41.以上所述仅是本技术的具体实施方式，使本领域技术人员能够理解或实现本技术。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本技术的精神或范围的情况下，在其它实施例中实现。因此，本技术将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。