半导体器件结构和滤波器的制作方法

1.本发明涉及半导体制造技术领域，具体涉及一种半导体器件结构和滤波器。


背景技术：

2.诸如滤波器等各种电路中均需要采用电感器，一种常见的滤波器如图1所示，在每条并联谐振支路中，每个并联谐振器1a至1d均需要连接电感器2a至2d后接地，以提高滤波性能。
3.目前电感器通常在印制电路板中实现，如图2所示，例如可以在印制电路板3中制备电感器，在衬底4a和4b中制备谐振器，衬底4a和4b与印制电路板3电连接，印制电路板3可以包括多层，图2中示出了4层印制电路板层m1至m4，可以在印制电路板层m1至m4中形成电感器。然而，大量的电感器需要占用多层印制电路板的空间，从而使得封装尺寸加大。


技术实现要素：

4.有鉴于此，本发明实施例提供了一种半导体器件结构和滤波器，以解决现有技术中半导体器件结构封装尺寸大的问题。
5.根据第一方面，本发明实施例提供了一种半导体器件结构，包括：第一衬底，所述第一衬底上形成有至少一个半导体器件；第二衬底，与所述第一衬底键合连接，所述第一衬底与所述第二衬底之间形成有空腔，所述第二衬底朝向所述第一衬底的一侧形成有至少一层第一电感层，每层所述第一电感层中形成有至少一个第一电感器，并且所述第一电感器形成在所述空腔内或所述第二衬底上，所述半导体器件与所述第一电感器电连接。
6.可选地，所述第一衬底朝向所述第二衬底的一侧形成有凹陷部，所述半导体器件形成在所述凹陷部内或所述第一衬底上；和/或所述第二衬底朝向所述第一衬底的一侧形成有凹陷部，所述第一电感层形成在所述凹陷部内或所述第二衬底上；和/或所述第一衬底与所述第二衬底之间的键合层使得所述第一衬底与所述第二衬底之间形成所述空腔。
7.可选地，所述第二衬底内掺杂有金属元素。
8.可选地，所述第二衬底内形成有至少一个导电通孔，所述导电通孔的一端与所述第一电感器电连接，所述导电通孔的另一端与外部电连接。
9.可选地，所述第一电感器为螺旋状导电线圈。
10.可选地，所述半导体器件结构还包括：至少一个第三衬底，最靠近所述第二衬底的第三衬底与所述第二衬底键合连接，且各个相邻的第三衬底之间键合连接，各个相邻的第三衬底之间以及最靠近所述第二衬底的第三衬底与所述第二衬底之间均形成有至少一层第二电感层，每层所述第二电感层中形成有至少一个第二电感器，并且最靠近所述第二衬底的第三衬底与所述第二衬底之间的第二电感器与所述第一电感器或者所述半导体器件电连接。
11.可选地，各个所述第三衬底内均形成有至少一个导电通孔，相邻的第三衬底之间的第二电感器的两端分别与相邻的第三衬底内的导电通孔电连接；或者最靠近所述第二衬
底的第三衬底与所述第二衬底之间的第二电感器的一端与所述第二衬底内的导电通孔电连接，另一端与最靠近所述第二衬底的第三衬底内的导电通孔电连接；或者最远离所述第二衬底的第三衬底内的导电通孔的一端与内侧的第二电感器电连接，另一端与外部电连接。
12.可选地，所述第二电感器为螺旋状导电线圈。
13.可选地，至少一个所述第三衬底内掺杂有金属元素。
14.可选地，所述外部为印制电路板。
15.可选地，所述半导体器件为谐振器。
16.根据第二方面，本发明实施例提供了一种滤波器，包括上述第一方面中任一项所述的半导体器件结构。
17.根据本发明实施例的半导体器件结构和滤波器，通过在第一衬底与第二衬底之间的空腔内形成电感器或是在第二衬底上形成电感器，而无需在印制电路板上形成电感器，从而可以减少印制电路板的层数，进而减小封装尺寸。
18.进一步地，根据本发明实施例的半导体器件结构通过在第一衬底和/或第二衬底上形成凹陷部，从而可以在凹陷部所形成的空腔内形成电感器，可以进一步减小封装尺寸。
附图说明
19.通过参考附图会更加清楚的理解本发明的特征和优点，附图是示意性的而不应理解为对本发明进行任何限制，在附图中：
20.图1示出了滤波器的电路结构示意图；
21.图2示出了现有技术中实现电感器的电路结构示意图；
22.图3示出了根据本发明实施例的半导体器件结构的示意图；
23.图4示出了根据本发明实施例的半导体器件结构中电感器的俯视示意图；
24.图5示出了根据本发明另一实施例的半导体器件结构的示意图；
25.图6示出了根据本发明又一实施例的半导体器件结构的一种可选实施方式的示意图；
26.图7示出了根据本发明又一实施例的半导体器件结构的另一种可选实施方式的示意图；
27.图8示出了根据本发明再一实施例的半导体器件结构的示意图。
具体实施方式
28.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
29.图3示出了根据本发明实施例的半导体器件结构，该半导体器件结构可以包括第一衬底11和第二衬底12，其中第一衬底11上形成有半导体器件14，本领域技术人员应当理解，第一衬底11上可以形成多个半导体器件14，多个半导体器件14可以是相同的半导体器件，也可以是不同的半导体器件。在本发明实施例的半导体器件结构中，第一衬底11和第二
衬底12之间通过键合层13键合连接，例如可以通过金-金键合工艺，从而第一衬底11与第二衬底12之间形成有空腔。在图3的示例中，第二衬底12朝向第一衬底11的一侧形成凹陷部，从而在第一衬底11与第二衬底12之间形成空腔，此时第二衬底12上形成的第一电感层15形成在该凹陷部内或是形成在第二衬底12上。本领域技术人员应当理解，本发明并不限于此，在一种可选实施方式中，可以在第一衬底11朝向第二衬底12的一侧形成有凹陷部，从而在第一衬底11与第二衬底12之间形成空腔，此时半导体器件14形成在该凹陷部内或是第一衬底11上；在另一种可选实施方式中，可以在第一衬底11和第二衬底12的相对侧均形成凹陷部，从而在第一衬底11与第二衬底12之间形成空腔；在又一种可选实施方式中，无需在第一衬底11和第二衬底12上形成凹陷部，通过设置足够高度的键合层13，也可以在第一衬底11与第二衬底12之间形成足够高度的空腔，以容纳第一衬底11和第二衬底12的相对侧上所形成的器件。
30.继续如图3所示，第二衬底12朝向第一衬底11的一侧形成有第一电感层15，在图3的示例中仅示出了一层第一电感层15，第一电感层15中形成有第一电感器，本领域技术人员应当理解，当需要更多电感器时，也可以形成多层第一电感层15，每层第一电感层15中均形成有第一电感器。可以采用多种方式来制备多层第一电感层，在一种可选实施方式中，首先在第二衬底12上沉积第一金属层，刻蚀出所需形状以形成电感器，然后在第一金属层上再沉积一层绝缘层，并在该绝缘层上刻蚀形成通孔，在绝缘层上沉积第二金属层，刻蚀第二金属层至所需形状以形成电感器，第一金属层和第二金属层的连接结构通过在绝缘层上的通孔实现。在另一种可选实施方式中，首先在第二衬底12上刻蚀一较深沟槽和间隔设置的一较浅沟槽，沟槽形状为所需电感器形状，然后填充金属层，从而可以在第二衬底12的不同深度处形成多层电感器。第二衬底12上的第一电感器形成在第一衬底11与第二衬底12之间的空腔内或第二衬底12上，并且半导体器件14与第一电感器相互电连接，在图3的示例中，半导体器件14与第一电感器通过导电柱16电连接。在一种可选实施方式中，可以采用键合工艺来形成导电柱16，例如金-金键合工艺；在另一种可选实施方式中，可以采用电镀工艺来形成导电柱16。
31.本发明实施例的半导体器件结构，通过在第一衬底与第二衬底之间的空腔内形成电感器或是在第二衬底上形成电感器，而无需在印制电路板上形成电感器，从而可以减少印制电路板的层数，进而减小封装尺寸。
32.进一步地，本发明实施例的半导体器件结构通过在第一衬底和/或第二衬底上形成凹陷部，从而可以在凹陷部所形成的空腔内形成电感器，可以进一步减小封装尺寸。
33.在本发明实施例的一种可选实施方式中，可以在第二衬底12内掺杂金属元素，以屏蔽外界信号对于电感器和半导体器件的干扰。
34.在本发明实施例的一种可选实施方式中，如图3所示，第二衬底12内形成有一个或多个导电通孔17，导电通孔17的一端与第一电感层15中的第一电感器电连接，导电通孔17的另一端与外部电连接，在图3的示例中，与印制电路板18电连接。
35.在本发明实施例的一种可选实施方式中，第一电感层15中的第一电感器为螺旋状导电线圈，图4示出了第一电感器的俯视图，第一电感器的两端分别与导电柱16和导电通孔17电连接，从而在半导体器件14与印制电路板18之间串联第一电感器。第一电感器的形状并不限于图4所示的形状，第一电感器也可以是圆弧状线条构成的螺旋状导电线圈，或是其
他规则或不规则形状的线条构成的螺旋状导电线圈。在本实施例中，可以通过改变导电线圈的宽度、长度、厚度、绕线圈数、材料等来调节第一电感器的电感值。当第一电感层15为多层时，可以通过使各层第一电感层中的第一电感器串联连接以增大电感值。
36.图5示出了根据本发明另一实施例的半导体器件结构，与图3所示的实施例的不同之处在于，第一衬底11上形成的半导体器件为谐振器，并且第二衬底12朝向第一衬底11的一侧形成有多层第一电感层。如图5所示，该谐振器可以包括第一电极21、位于第一电极21上的压电层22、以及位于压电层22上的第二电极23，谐振器形成在第一衬底11的谐振器腔体24上。在图5的示例中，第一衬底11上形成有2个谐振器，本领域技术人员应当理解，更多或更少的谐振器都是可行的。在图5的示例中，导电柱16的一端与谐振器的第一电极21连接，在其他可选实施方式中，导电柱16的一端也可以与谐振器的第二电极23连接。在图5的示例中，第二衬底12朝向第一衬底11的一侧形成有三层第一电感层，即第一电感层15a至15c，本领域技术人员应当理解，更多或更少的第一电感层都是可行的。导电柱16的另一端与第一电感层15c电连接，在图5的示例中，第一衬底11上形成有2个谐振器，相应的，第一电感层15a至15c的每层上可以分别形成2个第一电感器，以分别与第一衬底11上的2个谐振器电连接，即各个第一电感层中形成的第一电感器的数量可以等于第一衬底11上形成的半导体器件的数量。在本发明实施例的其他可选实施例中，第一衬底11上的各个半导体器件所连接的电感值可以是不同的，因此，各个第一电感层中形成的第一电感器的数量不必都相同，部分第一电感层中形成的第一电感器的数量可以小于第一衬底11上形成的半导体器件的数量。
37.图6和图7示出了根据本发明另一实施例的半导体器件结构，与图5所示的实施例的不同之处在于，图6和图7中的半导体器件结构还包括第三衬底31，第三衬底31与第二衬底12通过键合层(图中未示出)键合连接，第三衬底31与第二衬底12之间形成有2层第二电感层32，本领域技术人员应当理解，更多或更少的第二电感层都是可行的。类似地，每层第二电感层32中形成有至少一个第二电感器，且第二电感器可以与第一电感器电连接或是与第一衬底11上的半导体器件电连接，例如第二电感器通过一连接结构与半导体器件电连接。
38.具体而言，第三衬底31与第二衬底12之间形成有空腔，第二电感层32形成在该空腔内。在一种可选实施方式中，如图6所示，第三衬底31朝向第二衬底12的一侧形成有凹陷部，从而形成该空腔，第二电感层32形成在该凹陷部内或第三衬底31上。在另一种可选实施方式中，如图7所示，第二衬底12朝向第三衬底31的一侧形成有凹陷部，从而形成该空腔，第二电感层32形成在该凹陷部内或第二衬底12上。在其他可选实施方式中，第三衬底31与第二衬底12之间所形成的空腔的高度即键合层的高度。第二电感层32的第二电感器的一端与第二衬底12内的导电通孔17电连接，另一端与第三衬底31内的导电通孔33电连接，进而与外部电连接，在图6和图7的示例中，与印制电路板18电连接。需要说明的是，在图6和图7的示例中，第二电感层32的第二电感器与第一电感层的第一电感器电连接，然而本发明并不限于此，第二电感层32的第二电感器也可以通过导电通孔直接与第一衬底11上的半导体器件电连接，例如第二电感层32通过导电通孔17与导电柱16电连接。
39.本实施例的半导体器件结构，通过设置第三衬底，并在第三衬底与第二衬底之间形成至少一层第二电感层，从而能够提供更多电感器，或是通过电感器之间的串联连接以
提供更大的电感值。
40.类似地，在本发明实施例的一种可选实施方式中，可以在第三衬底31内掺杂金属元素，以屏蔽外界信号对于电感器和半导体器件的干扰。
41.类似地，在本发明实施例的一种可选实施方式中，第二电感层32中的第二电感器为螺旋状导电线圈，第二电感器的形状并不限于图4所示的形状，第二电感器同样也可以是圆弧状线条构成的螺旋状导电线圈，或是其他规则或不规则形状的线条构成的螺旋状导电线圈。可以通过改变导电线圈的宽度、长度、厚度、绕线圈数、材料等来调节第二电感器的电感值。当第二电感层32为多层时，可以通过使各层第二电感层中的第二电感器串联连接以增大电感值。
42.图8示出了根据本发明另一实施例的半导体器件结构，与图6和图7所示的实施例的不同之处在于，图8中的半导体器件结构包括两个第三衬底31a和31b，其中靠近第二衬底12的第三衬底31a与第二衬底12键合连接，相邻的第三衬底31a和31b之间键合连接，靠近第二衬底12的第三衬底31a与第二衬底12之间以及相邻的第三衬底31a和31b之间均形成有至少一层第二电感层32a和32b，每层第二电感层32a中形成有至少一个第二电感器，每层第二电感层32b中也形成有至少一个第二电感器，并且靠近第二衬底12的第三衬底31a与第二衬底12之间的第二电感器与第一电感器电连接。在图8的示例中，第二电感层32b与第二电感层32a电连接，然而本发明并不限于此，第二电感层32b可以与第一电感层15a至15c电连接，或是与第一衬底11上的半导体器件电连接；同样地，第二电感层32a也可以直接与第一衬底11上的半导体器件电连接。
43.类似于图6和图7所示的实施例，第三衬底31a与第二衬底12之间形成有空腔，第二电感层32a形成在该空腔内；第三衬底31b与第三衬底31a之间形成有空腔，第二电感层32b形成在该空腔内。空腔即可以通过第三衬底31a和31b中形成凹陷部来形成，也可以仅通过第三衬底31a与第二衬底12之间以及第三衬底31b与第三衬底31a之间的键合层来形成。第三衬底31a内形成有至少一个导电通孔33a，第三衬底31b内形成有至少一个导电通孔33b，第三衬底31a和31b之间的第二电感器的两端分别与第三衬底31a和31b内的导电通孔33a和33b电连接；靠近第二衬底12的第三衬底31a与第二衬底12之间的第二电感器的一端与第二衬底12内的导电通孔17电连接，另一端与靠近第二衬底12的第三衬底31a内的导电通孔33a电连接；远离第二衬底12的第三衬底31b内的导电通孔33b的一端与内侧的第二电感器电连接，另一端与外部电连接，在图8的示例中，与印制电路板18电连接。
44.本实施例的半导体器件结构，通过设置两个第三衬底，并在第三衬底与第二衬底之间、以及相邻第三衬底形成至少一层第二电感层，从而能够提供更多电感器，或是通过电感器之间的串联连接以提供更大的电感值。
45.进一步地，本发明实施例的半导体器件结构还可以包括更多个第三衬底，其中最靠近第二衬底的第三衬底与第二衬底键合连接，且各个相邻的第三衬底之间键合连接，各个相邻的第三衬底之间以及最靠近第二衬底的第三衬底与第二衬底之间均形成有至少一层第二电感层，每层第二电感层中形成有至少一个第二电感器，并且最靠近第二衬底的第三衬底与第二衬底之间的第二电感器与第一电感器电连接。
46.更具体地，各个第三衬底内均形成有至少一个导电通孔，相邻的第三衬底之间的第二电感器的两端分别与相邻的第三衬底内的导电通孔电连接；最靠近第二衬底的第三衬
底与第二衬底之间的第二电感器的一端与第二衬底内的导电通孔电连接，另一端与最靠近第二衬底的第三衬底内的导电通孔电连接；最远离第二衬底的第三衬底内的导电通孔的一端与内侧的第二电感器电连接，另一端与外部电连接，更进一步地，与印制电路板电连接。
47.进一步地，本发明实施例还提供了一种滤波器，该滤波器可以采用如上文所述的本发明实施例的半导体器件结构。
48.本发明实施例的滤波器中的半导体器件结构的具体细节可以对应参阅图3至图8所示的实施例中对应的相关描述和效果进行理解，此处不再赘述。
49.虽然结合附图描述了本发明的实施例，但是本领域技术人员可以在不脱离本发明的精神和范围的情况下作出各种修改和变型，这样的修改和变型均落入由所附权利要求所限定的范围之内。