驱动扫描电路及显示面板的制作方法

1.本发明涉及显示技术领域，具体涉及一种驱动扫描电路及显示面板。


背景技术：

2.对于常见的显示面板来说，由左右两侧的goa(gate driver on array)单元共同驱动横向的扫描线，所述扫描线串接多个像素，所述扫描线上带有电阻电容的负载。举例来说，在双侧驱动架构中，为了驱动所有的goa，电路两侧对称布置相同数量的时钟(ck)走线，其中单侧边框需要布置偶数条(如2n)条时钟走线，致使单侧边框需要的布线面积较大，不符合窄边框面板的要求。


技术实现要素：

3.本发明提供一种驱动扫描电路及显示面板，用于改善现有技术实现窄边框面板的问题。
4.为解决上述问题，本发明的一第一方面提供一种驱动扫描电路，包括：偶数条信号线，被配置分成奇数组信号线及偶数组信号线；及多级扫描子电路，每级扫描子电路包括一组件，所述组件耦接于所述奇数组信号线与所述偶数组信号线之间，所述组件包括一寄存部及一下拉部，所述寄存部与所述下拉部之间耦接一负载；设于所述负载的同侧的所述寄存部和所述下拉部交替排列，在所述负载的一侧的任意两个相隔n级的所述寄存部相互级联，n为所述偶数条信号线的总数的一半。从而，通过分开且交替设置的寄存部及下拉部，将信号线有效分散到负载两侧，单侧信号线数量减半，可大幅缩减边框宽度，以便利用单驱的配置实现驱动扫描电路。
5.根据本发明的一实施例，在同一个所述组件中，所述寄存部及所述下拉部中的一者耦接于所述负载与所述奇数组信号线中的一信号线之间，所述寄存部及所述下拉部中的另一者耦接于所述负载与所述偶数组信号线中的一信号线之间。从而，将信号线有效分散到负载两侧，同一个所述组件中的所述寄存部及所述下拉部各自耦接位于不同侧的所述奇数组信号线及所述偶数组信号线，可大幅缩减边框宽度。
6.根据本发明的一实施例，在所述负载的一侧相邻的所述寄存部及所述下拉部耦接同一组信号线中的不同信号线。从而，可降低在所述负载的一侧相邻的所述寄存部及所述下拉部的接线占用面积，可大幅缩减边框宽度。
7.根据本发明的一实施例，所述偶数条信号线的数量为2n，n为正整数；所述多级扫描子电路包括第n级扫描子电路，n为正整数，所述第n级扫描子电路中的所述寄存部耦接第i条信号线，所述第n级扫描子电路中的所述下拉部耦接第j条信号线；若n为2n的整数倍，i＝2n，否则，i＝mod(n,2n)；若(n n-1)为2n的整数倍，j＝2n，否则，j＝mod(n n-1,2n)。从而，有利于适用不同驱动扫描电路，在不影响面板像素充电的情况下实现驱动扫描电路的改进。
8.根据本发明的一实施例，所述偶数条信号线的数量为2n，n为正整数；所述多级扫
描子电路包括第n级扫描子电路，n为正整数；若n≤n，则所述第n级扫描子电路中的所述寄存部输入一预设开启信号；若n》n，则所述第n级扫描子电路中的所述寄存部输出一开启信号到第(n n)级扫描子电路中的所述寄存部。从而，有利于适用不同驱动扫描电路，在不影响面板像素充电的情况下实现驱动扫描电路的改进。
9.根据本发明的一实施例，所述寄存部包括的晶体管数量大于所述下拉部包括的晶体管数量。从而，所述下拉部包括的晶体管数量少于所述寄存部包括的晶体管数量，有效精简所述下拉部的电路架构，在不影响面板像素充电的情况下实现驱动扫描电路的改进。
10.根据本发明的一实施例，所述下拉部包括一下拉晶体管，所述下拉晶体管的一控制端耦接一脉冲端口，所述下拉晶体管的一第一端耦接一扫描输入端口，所述下拉晶体管的一第二端耦接一低位端口，所述负载耦接于所述下拉部的所述扫描输入端口与所述寄存部的一扫描输出端口之间。从而，有效精简所述下拉部的电路架构，利用所述寄存部的所述扫描输出端口与所述下拉部的所述扫描输入端口共同驱动所述负载，在不影响面板像素充电的情况下实现驱动扫描电路的改进。
11.根据本发明的一实施例，所述偶数条信号线的数量为2n，n为正整数；所述偶数条信号线输送偶数个脉冲信号，在一输送配置中，依序相邻的两个脉冲信号中的在后一个所述脉冲信号比在前一个所述脉冲信号延迟一个时间单位，每个所述脉冲信号被配置成占空比为(n-1)/2n的脉冲宽度调制信号。从而，配合此种信号时序，下拉级联所连接的寄存部都是奇数级或者偶数级，因此相互级联的寄存部可以放在所述负载的同一侧，并在面板的同一侧提供一半数量的信号线配置，有利于实现窄边框面板。
12.根据本发明的一实施例，在所述负载同侧相邻的寄存部和下拉部集成配置。从而，可以把所述寄存部和下拉部在版图上混合绘制，这样可以大幅压缩边框宽度，经混合排版后，所述寄存部的宽度可缩小，加上单侧信号走线数量的减少，缩小后的寄存部宽度的节省量可以达到原本寄存部宽度的30％，可适用于液晶显示面板。
13.为解决上述问题，本发明的一第二方面提供一种显示面板，包括如上所述的驱动扫描电路。
14.本发明的驱动扫描电路及显示面板，每级扫描子电路包括所述组件，所述组件耦接于所述奇数组信号线与所述偶数组信号线之间，所述组件包括所述寄存部及所述下拉部，所述寄存部与所述下拉部之间耦接所述负载；设于所述负载的同侧的所述寄存部和所述下拉部交替排列，在所述负载的一侧的任意两个相隔n级的所述寄存部相互级联，n为所述偶数条信号线的总数的一半。从而，信号线有效分散到负载两侧，单侧信号线数量减半，单侧布线所需面积缩小，可大幅缩减边框宽度、降低功率消耗及降低延迟，利用单驱的配置实现驱动扫描电路，在不影响面板像素充电的情况下实现电路的改进。
附图说明
15.为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
16.图1为本发明实施例的驱动扫描电路的电路示意图。
17.图2为本发明实施例的寄存部的电路示意图。
18.图3为本发明实施例的下拉部的电路示意图。
19.图4为8ck架构的脉冲波形与级联关系的时序示意图。
20.图5为一示例性的移位寄存器的框图。
21.图6为单级移位寄存器的启动与重启(start-reset)的波形对应关系图。
22.图7为本发明实施例同侧的寄存部与下拉部混合排版的空间节省示意图。
具体实施方式
23.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
24.在本文的描述中，应被理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
25.在本文的描述中，应被理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
26.在本文中提供许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开内容，下文中对特定示例的部件和设置进行描述。当然，它们仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同示例中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本文提供的各种特定的工艺和材料的示例，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
27.对于液晶或发光二极管(led)显示面板来说，找出更好的窄边框解决方案一直是研发重点方向。举例说明如下，但不以此为限。
28.本发明的一第一方面提供一种驱动扫描电路，所述驱动扫描电路可适用于液晶显示面板，譬如窄边框的液晶显示面板，但不以此为限。
29.以下举例说明所述驱动扫描电路的实施方式，但不以此为限。
30.举例来说，如图1所示，所述驱动扫描电路包括：偶数条信号(ck)线及多级扫描子电路d，用于驱动一显示面板中的多条横向的扫描线，所述扫描线可视为串接多个像素(譬如一显示面板中的横向排列的多个像素)，所述扫描线上带有电阻-电容性负载。譬如所述偶数条信号线的数量为2n，n为正整数，例如2n＝2或4或6(譬如4ck或6ck可用于小尺寸电竞屏)，或2n＝8(譬如8ck可用于中等尺寸电视等)，或2n＝12或16(譬如12ck或16ck可用于具备高分辨率的8k显示器)。
31.应被理解的是，如果ck线数过少，则面板内可能存在充电率不佳的情况，如果ck线数过多，则面板的边框会比较大(不适用于窄边框面板)。譬如针对8k显示器来说，采用12ck
或16ck的充电率已足够，没有必要再增加更多的ck线数。以下仅以10行扫描线采用8ck为例进行说明，也可适用于其余ck线数及扫描线数，不另赘述。在本文中，为了方便说明及避免标号过于复杂，采用ckn(n为正整数)来表示不同信号线及其输送的信号，譬如，ck1可能在段落中用于表示信号线ck1或信号ck1。
32.举例来说，如图1所示，以8ck为例，即2n＝8，所述偶数条信号线(诸如ck1、ck2、ck3、ck4、ck5、ck6、ck7、ck8)可被配置分成奇数组信号线(诸如ck1、ck3、ck5、ck7)及偶数组信号线(诸如ck2、ck4、ck6、ck8)。
33.在此例中，以10行扫描线为例说明，即n＝1、2、3、
…
、10，所述多级扫描子电路d包括10级扫描子电路d，每级扫描子电路d包括一组件(assembly)a，所述组件a耦接于所述奇数组信号线(诸如ck1、ck3、ck5、ck7)与所述偶数组信号线(诸如ck2、ck4、ck6、ck8)之间，所述组件a包括一寄存部1及一下拉部2，所述寄存部1譬如可被配置为一移位寄存器(shift register，又被标记为goa)，所述下拉部2譬如可被配置为一下拉单元(pull-down unit，又被标记为pdu)，所述寄存部1与所述下拉部2之间耦接一负载b，譬如所述负载b可被配置为包括多个串接的像素，所述负载b上带有电阻-电容性负载。
34.为了便于说明，在此例中，第1级扫描子电路d的组件a包括一寄存部1(如goa1)及一下拉部2(如pdu1)；第2级扫描子电路d的组件a包括一寄存部1(如goa2)及一下拉部2(如pdu2)；第3级扫描子电路d的组件a包括一寄存部1(如goa3)及一下拉部2(如pdu3)；第4级扫描子电路d的组件a包括一寄存部1(如goa4)及一下拉部2(如pdu4)；第5级扫描子电路d的组件a包括一寄存部1(如goa5)及一下拉部2(如pdu5)；第6级扫描子电路d的组件a包括一寄存部1(如goa6)及一下拉部2(如pdu6)；第7级扫描子电路d的组件a包括一寄存部1(如goa7)及一下拉部2(如pdu7)；第8级扫描子电路d的组件a包括一寄存部1(如goa8)及一下拉部2(如pdu8)；第9级扫描子电路d的组件a包括一寄存部1(如goa9)及一下拉部2(如pdu9)；第10级扫描子电路d的组件a包括一寄存部1(如goa10)及一下拉部2(如pdu10)。
35.应被注意的是，如图1所示，所述多级扫描子电路d中的所述寄存部1及所述下拉部2譬如可以配置成在所述负载b两侧逐级交替排列，譬如第1级扫描子电路d的寄存部1(如goa1)在所述负载b一侧(如左侧)，第1级扫描子电路d的下拉部2(如pdu1)在所述负载b另一侧(如右侧)；第2级扫描子电路d的下拉部2(如pdu2)在所述负载b一侧(如左侧)，第2级扫描子电路d的寄存部1(如goa2)在所述负载b另一侧(如右侧)；第3级扫描子电路d的寄存部1(如goa3)在所述负载b一侧(如左侧)，第3级扫描子电路d的下拉部2(如pdu3)在所述负载b另一侧(如右侧)；依此类推，第10级扫描子电路d的下拉部2(如pdu10)在所述负载b一侧(如左侧)，第10级扫描子电路d的寄存部1(如goa10)在所述负载b另一侧(如右侧)。
36.示例地，如图1所示，设于所述负载b的同侧的所述寄存部1和所述下拉部2交替排列，例如奇数级扫描子电路d的所述寄存部1(诸如goa1、goa3、goa5、goa7、goa9)及偶数级扫描子电路d的所述下拉部2(诸如pdu2、pdu4、pdu6、pdu8、pdu10)在所述负载b一侧(如左侧)逐级交替排列，譬如从上到下被排列为goa1、pdu2、goa3、pdu4、goa5、pdu6、goa7、pdu8、goa9、pdu10等；奇数级扫描子电路d的所述下拉部2(诸如pdu1、pdu3、pdu5、pdu7、pdu9)及偶数级扫描子电路d的所述寄存部1(诸如goa2、goa4、goa6、goa8、goa10)在所述负载b另一侧(如右侧)逐级交替排列，譬如从上到下被排列为pdu1、goa2、pdu3、goa4、pdu5、goa6、pdu7、goa8、pdu9、goa10等。
37.示例地，如图1所示，在同一个所述组件a中，所述寄存部1及所述下拉部2中的一者耦接于所述负载b与所述奇数组信号线(譬如ck1、ck3、ck5、ck7)中的一信号线之间，所述寄存部1及所述下拉部2中的另一者耦接于所述负载b与所述偶数组信号线(诸如ck2、ck4、ck6、ck8)中的一信号线之间；在所述负载b的一侧相邻的所述寄存部1及所述下拉部2耦接同一组信号线(譬如奇数组信号线ck1、ck3、ck5、ck7或偶数组信号线ck2、ck4、ck6、ck8)中的不同信号线。
38.为了便于说明，在此例中，以8ck配合8级扫描子电路为例作为一模块m，在一驱动扫描电路中，可以有多个模块m。
39.举例来说，如图1所示，在单一模块m中，奇数级(诸如第1、3、5、7级)扫描子电路d的寄存部1(诸如goa1、goa3、goa5、goa7)分别耦接奇数组信号线(诸如ck1、ck3、ck5、ck7)；偶数级(诸如第2、4、6、8级)扫描子电路d的寄存部1(诸如goa2、goa4、goa6、goa8)分别耦接偶数组信号线(诸如ck2、ck4、ck6、ck8)。另，对同一个驱动扫描电路的不同模块来说，所述信号线编号以1至8依序递增且循环使用，譬如ck1、ck2、ck3、ck4、ck5、ck6、ck7、ck8、ck1、ck2、ck3、
…
、ck7、ck8、ck1、ck2、ck3、
…
、ck7、ck8等，譬如在同一个所述组件a中，所述下拉部2的信号线与所述寄存部1的信号线可维持(n-1)的编号差距。
40.示例地，如图1所示，以2n＝8(n＝4)为例，所述下拉部2的信号线与所述寄存部1的信号线可维持(n-1＝3)的编号差值，譬如第1级扫描子电路d的寄存部1(如goa1)耦接信号线ck1，第1级扫描子电路d的下拉部2(如pdu1)耦接信号线ck4；第2级扫描子电路d的寄存部1(如goa2)耦接信号线ck2，第2级扫描子电路d的下拉部2(如pdu2)耦接信号线ck5；第3级扫描子电路d的寄存部1(如goa3)耦接信号线ck3，第3级扫描子电路d的下拉部2(如pdu3)耦接信号线ck6；第4级扫描子电路d的寄存部1(如goa4)耦接信号线ck4，第4级扫描子电路d的下拉部2(如pdu4)耦接信号线ck7；第5级扫描子电路d的寄存部1(如goa5)耦接信号线ck5，第5级扫描子电路d的下拉部2(如pdu5)耦接信号线ck8；第6级扫描子电路d的寄存部1(如goa6)耦接信号线ck6，第6级扫描子电路d的下拉部2(如pdu6)耦接信号线ck1(6 3＝9，基于ck1至ck8，使用ck1)；第7级扫描子电路d的寄存部1(如goa7)耦接信号线ck7，第7级扫描子电路d的下拉部2(如pdu7)耦接信号线ck2(7 3＝10，基于ck1至ck8，使用ck2)；第8级扫描子电路d的寄存部1(如goa8)耦接信号线ck8，第8级扫描子电路d的下拉部2(如pdu8)耦接信号线ck3(8 3＝11，基于ck1至ck8，使用ck3)；第9级扫描子电路d的寄存部1(如goa9)耦接信号线ck1，第9级扫描子电路d的下拉部2(如pdu8)耦接信号线ck4；
…
；第13级扫描子电路的寄存部(未绘出)耦接信号线ck5，第13级扫描子电路的下拉部(未绘出)耦接信号线ck8；
…
；第16级扫描子电路的寄存部(未绘出)耦接信号线ck8，第16级扫描子电路的下拉部(未绘出)耦接信号线ck3；其余连接方式，是依此说明可被理解的。
41.示例地，如图1所示，在一示例配置中，所述寄存部1及所述下拉部2耦接的信号线编号可譬如按一规则被配置，例如所述偶数条信号线的数量为2n，n为正整数；所述多级扫描子电路包括第n级扫描子电路，n为正整数，所述第n级扫描子电路中的所述寄存部耦接第i条信号线，所述第n级扫描子电路中的所述下拉部耦接第j条信号线；若n为2n的整数倍(诸如n＝2n、4n、6n、
…
；即mod(n,2n)＝0)，i＝2n，否则，i＝mod(n,2n)；若(n n-1)为2n的整数倍(诸如(n n-1)＝2n、4n、6n、
…
；即mod((n n-1),2n)＝0)，j＝2n，否则，j＝mod((n n-1),2n)。
42.在本例中，如图1所示，为了方便说明，所述寄存部1可包括一第一脉冲(sync)端口11、一开启输入(start1)端口12、一重启(reset)端口13及一扫描输出(output1)端口14，但不以此为限，在其他配置中，所述寄存部1还可包括其他开启输入端口及/或扫描输出端口等；所述下拉部2可包括一第二脉冲端口21及一扫描输入端口22，但不以此为限，在其他配置中，所述下拉部2还可包括其他端口，譬如低位端口等；所述负载b耦接于所述扫描输出端口14与所述扫描输入端口22之间。
43.示例地，如图2所示，譬如所述寄存部1可以被配置为一goa(gate driver on array)电路，包括多个晶体管及一电容器，所述晶体管包括一控制端、一第一端及一第二端，所述晶体管可譬如为具备栅极、源极和漏极的薄膜晶体管(tft)；例如所述寄存部1包括一输入单元1a、一输出单元1b、一维持单元1c、一第一控制单元1d、一第二控制单元1e及一重置单元1f。
44.示例地，如图2所示，所述输入单元1a包括一第一晶体管t11，所述第一晶体管t11的控制端耦接所述开启输入端口12，用以输入一初始开启信号stv或一前级开启信号st(n-n)，所述第一晶体管t11的第一端耦接一前级扫描端口15，用以输入一前级扫描信号g(n-n)。
45.示例地，如图2所示，所述输出单元1b包括一第二晶体管t21、一第三晶体管t22及一电容器cbt，所述第二晶体管t21的控制端及所述第三晶体管t22的控制端耦接所述第一晶体管t11的第二端而形成一第一接点q，所述第二晶体管t21的第一端及所述第三晶体管t22的第一端耦接一脉冲端口，例如一第一脉冲端口11，用以输入一第一脉冲信号ck(i)，所述第二晶体管t21的第二端耦接所述扫描输出端口14，用以输出一第n级扫描信号g(n)，所述第三晶体管t22的第二端耦接一重启端口13，用以输出一第n级开启信号st(n)，所述电容器cbt耦接于所述第二晶体管t21的控制端与第二端之间。
46.示例地，如图2所示，所述维持单元1c包括一第四晶体管t31及一第五晶体管t41，所述第四晶体管t31的控制端及所述第五晶体管t41的控制端耦接一后级扫描端口16，用以输入一后级扫描信号g(n n)，所述第四晶体管t31的第一端耦接所述扫描输出端口14，所述第四晶体管t31的第二端耦接一第一低位端口19，用以输入一第一低位信号vssg，所述第五晶体管t41的第一端耦接所述第一接点q，所述第五晶体管t41的第二端耦接一第二低位端口1a，用以输入一第二低位信号vssq。
47.示例地，如图2所示，所述第一控制单元1d包括一第六晶体管t51、一第七晶体管t52、一第八晶体管t53、一第九晶体管t54、一第十晶体管t32及一第十一晶体管t42，所述第六晶体管t51的控制端与第一端及所述第八晶体管t53的第一端耦接一第一控制端口17，用以输入一第一控制信号lc1，所述第六晶体管t51的第二端耦接所述第七晶体管t52的第一端及所述第八晶体管t53的控制端，所述第七晶体管t52的控制端及所述第九晶体管t54的控制端耦接所述第一晶体管t11的第二端，所述第七晶体管t52的第二端、所述第九晶体管t54的第二端、所述第十晶体管t32的第二端及所述第十一晶体管t42的第二端耦接所述第二低位端口1a，所述第八晶体管t53的第二端耦接所述第九晶体管t54的第一端、所述第十晶体管t32的控制端及所述第十一晶体管t42的控制端，所述第十晶体管t32的第一端耦接所述扫描输出端口14，所述第十一晶体管t42的第一端耦接所述第一接点q。
48.示例地，如图2所示，所述第二控制单元1e包括一第十二晶体管t61、一第十三晶体
管t62、一第十四晶体管t63、一第十五晶体管t64、一第十六晶体管t33及一第十七晶体管t43，所述十二晶体管t61的控制端与第一端及所述第十四晶体管t63的第一端耦接一第二控制端口18，用以输入一第二控制信号lc2，所述第十二晶体管t61的第二端耦接所述第十三晶体管t62的第一端及所述第十四晶体管t63的控制端，所述第十三晶体管t62的控制端及所述第十五晶体管t64的控制端耦接所述第一晶体管t11的第二端，所述第十三晶体管t62的第二端、所述第十五晶体管t64的第二端、所述第十六晶体管t33的第二端及所述第十七晶体管t43的第二端耦接所述第二低位端口1a，所述第十四晶体管t63的第二端耦接所述第十五晶体管t64的第一端、所述第十六晶体管t33的控制端及所述第十七晶体管t43的控制端，所述第十六晶体管t33的第一端耦接所述扫描输出端口14，所述第十七晶体管t43的第一端耦接所述第一接点q。
49.示例地，如图2所示，所述重置单元1f包括一第十八晶体管t44，所述第十八晶体管t44的控制端耦接一重置(re-setup)端口10，用以输入一重置信号rst，所述第十八晶体管t44的第一端耦接所述第一接点q，所述第十八晶体管t44的第二端耦接所述第二低位端口1a。
50.在此例中，如图1及图2所示，以n＝4为例，所述第一脉冲端口11可用于输入所述第一脉冲信号ck(i)，譬如来自所述偶数条信号线(诸如ck1～ck8)中的一条信号线的脉冲信号；另，第1至4级扫描子电路d的寄存部1的所述开启输入端口12可输入所述初始开启信号stv，第n(n》4)级扫描子电路d的寄存部1的所述开启输入端口12可输入一第(n-4)级开启信号st(n-4)，即为来自第(n-4)级扫描子电路d的寄存部1的开启信号；所述重启端口13可输出第n级开启信号st(n)；所述扫描输出端口14可输出第n级扫描信号g(n)，所述第n级扫描信号g(n)被输出到所述负载b，用以驱动第n级扫描子电路d的负载b，譬如第n行扫描线中的多个串接的像素。
51.示例地，如图1所示，在所述驱动扫描电路中，在所述负载b的一侧的任意两个相隔n级的所述寄存部1(譬如goa1、goa5、goa9、
…
，但不以此为限)相互级联，譬如所述偶数条信号线的数量为2n，n为正整数(在此例中，n＝4)，所述多级扫描子电路d包括第n级扫描子电路d，n为正整数；若n≤n，则所述第n级扫描子电路d中的所述寄存部1输入所述预设开启信号stv；若n》n，则所述第n级扫描子电路d中的所述寄存部1输出所述开启信号st(n)到第(n n)级扫描子电路d中的所述寄存部1的所述开启输入端口12。
52.示例地，如图1及图3所示，所述下拉部2包括一下拉晶体管t，但不以此为限，所述下拉部2还可包括其他构件(如其他晶体管等)；所述下拉晶体管t的控制端耦接一脉冲端口，例如一第二脉冲端口21，用以输入一第二脉冲信号ck(j)，譬如来自所述偶数条信号线ck1～ck8中的一条信号线的脉冲信号，所述下拉晶体管t的第一端耦接一扫描输入端口22，用以输入经过第n级扫描子电路d的负载b的第n级扫描信号g(n)，所述下拉晶体管t的第二端耦接一低位端口23，用以输入所述第一低位信号vssg。在此例中，可通过所述第二脉冲信号ck(j)将经过第n级扫描子电路d的负载b的第n级扫描信号g(n)导引至所述低位端口23。
53.以下举例说明本发明实施例的驱动扫描电路的运作，如图1所示，所述驱动扫描电路属于一种单驱下拉goa架构，以2n＝8为例，在所述负载b的一侧配置所述奇数组信号线ck1、ck3、ck5、ck7，在所述负载b的另一侧配置所述偶数组信号线ck2、ck4、ck6、ck8，使得单侧的信号线数量减半，有利适用于窄边框面板。另，在所述负载b的两侧横向逐行交替配置
所述组件a的所述寄存部1及所述下拉部2，所述寄存部1可输出所述扫描信号，用于驱动扫描线，在此例中，所述下拉部2为单个薄膜晶体管，由作为一脉冲信号的一周期性方波信号控制，在脉冲信号为高电平时，导通漏极与源极，对扫描线的电位进行下拉。另，所述寄存部1及所述下拉部2在所述负载b的一侧纵向交替排列，对于一级栅极的方波信号而言，上升缘(rising edge)只有所述寄存部1驱动，下降缘(falling edge)由所述寄存部1及所述下拉部2共同驱动，对于有预充的栅极波形而言，下降缘的快慢是影响面内充电的关键因素。
54.如图4所示，以2n＝8为例，通过8ck架构的时序解释上述架构的工作原理，为了简化起见，以下采用g1、g2、g3、
…
至g27来表示第1、2、3、
…
至27级扫描子电路中的寄存部的栅极时序，同时，使用goa1、goa2、
…
表示图1中的不同扫描子电路中的寄存部1。对于所有的脉冲信号ck(如ck1至ck8)，其波形是周期性的方波信号，方波脉冲信号的高电平电压为ckh，低电平电压为ckl。对2n个ck系统而言，脉冲信号ck的占空比设置为(n-1)/2n。
55.在图4所示的时序图中，ck的高电平时间段被长条方框标注(例如g1、g2、g3、
…
、g5、
…
、g9、
…
、g26、g27、
…
，但不以此为限)，其上升延的时刻由上方的数字方格中的数字标尺表示。在扫描运转时，每一级的栅极信号将会同步一个ck的高电平方波，然后保持在低电平状态。例如对于信号线ck1驱动的g1而言，与g1同步的信号如图中g1波形所示。为了简化表示，每个栅极信号所同步的高电平脉冲被标注在ck的高电平方框内。在此架构中，开启(start)级联用同种方框标识。
56.譬如在图1及图4中，开启信号stv开启第1级到第n级的寄存部1(诸如goa1至goa(n))，如8ck系统，则前四级寄存部1(诸如goa1至goa4))由开启信号stv作为开启信号。其后，如方框所示，goa1给goa5提供开启信号(如图4，g1与g5的框线同为细线)，goa5给goa9提供开启信号(如图4，g5与g9的框线同为细线),再往后顺次为goa13、goa17、goa21、goa25(如图4，g13、g17、g21与g25的框线同为细线)，其余具备相同框线的信号之间也是如此，不再赘述。然而，每一级栅极的下拉动作由所述寄存部1对侧的所述下拉部2发起，即提供下拉重启(reset)，其级联关系由图中的竖线标识。比如，goa1对侧的pdu1由信号线ck4给goa4提供的方波脉冲驱动，因此在时刻4，goa1失去与信号ck1的同步。其他的下拉关系与此一致。
57.由图4可以看出，在一输送配置中，依序相邻的两个脉冲信号中的在后一个所述脉冲信号比在前一个所述脉冲信号延迟一个时间单位，譬如脉冲信号ck2的高电平时间段(如g2)比脉冲信号ck1的高电平时间段(如g1)延迟一时间单位，脉冲信号ck3的高电平时间段(如g3)比脉冲信号ck2的高电平时间段(如g2)延迟一时间单位，其余信号依此类推；每个所述脉冲信号被配置成占空比为(n-1)/2n的脉冲宽度调制信号。
58.应被注意的是，(n-1)/(2n)的占空比是实现此种单驱goa-pdu的驱动功能的重要因素，因此靠此种时序配合，下拉级联所连接的goa都是奇数级或者偶数级，因此级联的goa可以放在所述负载(如面板的像素)的一侧，并在面板的同一侧提供一半数量的ck信号线配置即可，有利于实现窄边框面板。而每一级的下拉pdu所需要的ck数会发生一个奇偶转变，比如奇数级的goa的pdu所连ck是偶数ck，而偶数ck又在奇数ck的对侧。例如，如图1，在一侧(如左侧)的奇数ck提供奇数级goa的驱动，同时提供偶数级pdu的驱动，而另一侧(如右侧)的偶数ck驱动偶数级goa，并对奇数级的pdu提供下拉驱动。因此，每侧ck走线可相较于传统面板节省一半。对于2n＝12或2n＝16等其他ck数的架构，本发明的方法实施例仍然适用。
59.在一特定示例中，如图5所示，譬如一示例性的移位寄存器1’包括多个端口11’、
12’、13’、14’、15’、16’、17’、18’、19’及1a’，端口11’用于输入信号ck(1)至ck(2n)，作为同步(sync)信号；端口12’、15’用于输入信号st(n-n)、信号g(n-n)，作为两开启(start)信号；端口13’用于输出信号st(n)；端口14’用于输出信号g(n)；端口15’用于输入信号g(n-n)；端口16’用于输入信号g(n n)，作为重启(reset)信号；端口17’、18’用于输入信号lc1、lc2；端口19’、1a’用于输入信号vssg、vssq。
60.其中，信号lc1和lc2为高电平信号；信号vssg和vssq为低电平直流信号，此二信号为移位寄存器的下拉维持电源信号线；信号lc1、lc2和信号vssg、vssq也可能被简化成信号lc和信号vss；所述二开启信号为同步开启信号，在所述二开启信号同为高电平时，所述移位寄存器1’被激活，此时端口13’、14’开始同步端口11’连接的信号,假设一goa电路为2n个ck线驱动，则信号g(n-n)和st(n-n)为第n级移位寄存器1’的两个开启连接信号，信号g(n n)或st(n n)为移位寄存器1’的重启信号。
61.对于第一级移位寄存器1’，在没有更前级的输出作为开启信号时，可用单独的开启(stv)线提供开启(start)信号到端口12’、15’。图6是以8ck驱动的goa时序，其中st(n-4)和g(n-4)为提前半个ck周期的方波脉冲信号，而g(n 4)为延后半个周期的方波脉冲信号，第n级移位寄存器同步ck信号是从st(n-4)(如图所示stv(n-4))和g(n-4)的上升延时刻开始，失去同步时刻为是g(n 4)的上升延时刻，所述移位寄存器1’输出信号为st(n)和g(n)，所述移位寄存器1’中的第一接点的信号为q(n)。
62.应被注意的是，在一比较例中，譬如一双驱扫描电路的单个扫描子电路包括在一负载两侧的两个所述移位寄存器1’，所述负载两侧各有一个所述移位寄存器1’，例如所述移位寄存器1’包括上述第一晶体管至第十八晶体管的goa电路，在比较例中，所述移位寄存器1’包括十八个晶体管及一电容器；对比地，上述实施例的单驱扫描电路的单个扫描子电路d包括所述负载b两侧的所述寄存部1及所述下拉部2，所述负载b单侧只有所述寄存部1或所述下拉部2，所述下拉部2仅有一个晶体管。两者相较之下，在所述负载一侧的所述下拉部2与所述移位寄存器1’的元件(譬如晶体管)数量差异甚巨。对于同侧的下拉部来说，所述多个下拉部的级联关系与所述多个寄存部的级联关系一致，譬如某一下拉部2(如pdu1)的重启(reset)信号为下拉部2(如pdu5)的输出(output)信号，另一下拉部2(如pdu3)的重启信号为下拉部(如pdu7)的输出信号等；如果将同侧相邻的寄存部和下拉部集成配置，譬如通过在布局上进行混合绘制，如图7所示，左方示出同侧相邻的寄存部和下拉部非集成配置的goa宽度w1，右方示出同侧相邻的寄存部和下拉部为集成配置的goa宽度w2，由图可知，通过将同侧相邻的寄存部和下拉部集成配置，goa宽度可由w1缩小为w2，加上单侧ck走线数量的减少，缩小后的goa宽度节省量可以达到原本goa宽度的30％。
63.如下所示，表1是采用一液晶面板进行上述比较例的移位寄存器1’及上述实施例的组件a的波形对比数据。其中，信号ck的高低电平为30v和-10v，通过测量9点(左中右-上中下)的栅极(gate)方波的上升缘(简称为上升，rising)和下降缘(简称为下降，falling)时间。可以发现右下(right-down)的上升和下降时间最大，是最大负载点。相比于图7中的goa宽度w1(同侧相邻的下拉部和寄存部非集成配置)，图7中的goa宽度w2(同侧相邻的下拉部和寄存部为集成配置)的上升时间较大，约为两倍，但是下降时间(此为影响面内像素充电的重要指标)差别不大。因此通过优化所述组件中的寄存部与下拉部的薄膜晶体管大小，可以实现原有的下降时间。
64.表1不同架构的负载波形比对
[0065][0066]
以下例示所述驱动扫描电路的一些实施例，但不以此为限。
[0067]
本发明的一第一方面提供一种驱动扫描电路，包括：偶数条信号线，被配置分成奇数组信号线及偶数组信号线；及多级扫描子电路，每级扫描子电路包括一组件，所述组件耦接于所述奇数组信号线与所述偶数组信号线之间，所述组件包括一寄存部及一下拉部，所述寄存部与所述下拉部之间耦接一负载；设于所述负载的同侧的所述寄存部和所述下拉部交替排列，在所述负载的一侧的任意两个相隔n级的所述寄存部相互级联，n为所述偶数条信号线的总数的一半。从而，通过分开且交替设置的寄存部及下拉部，将信号线有效分散到负载两侧，单侧信号线数量减半，可大幅缩减边框宽度，以便利用单驱的配置实现驱动扫描电路。
[0068]
可选地，在一实施例中，在同一个所述组件中，所述寄存部及所述下拉部中的一者耦接于所述负载与所述奇数组信号线中的一信号线之间，所述寄存部及所述下拉部中的另一者耦接于所述负载与所述偶数组信号线中的一信号线之间。从而，将信号线有效分散到负载两侧，同一个所述组件中的所述寄存部及所述下拉部各自耦接位于不同侧的所述奇数组信号线及所述偶数组信号线，可大幅缩减边框宽度。
[0069]
可选地，在一实施例中，在所述负载的一侧相邻的所述寄存部及所述下拉部耦接同一组信号线中的不同信号线。从而，可降低在所述负载的一侧相邻的所述寄存部及所述下拉部的接线占用面积，可大幅缩减边框宽度。
[0070]
可选地，在一实施例中，所述偶数条信号线的数量为2n，n为正整数；所述多级扫描子电路包括第n级扫描子电路，n为正整数，所述第n级扫描子电路中的所述寄存部耦接第i条信号线，所述第n级扫描子电路中的所述下拉部耦接第j条信号线；若n为2n的整数倍，i＝2n，否则，i＝mod(n,2n)；若(n n-1)为2n的整数倍，j＝2n，否则，j＝mod(n n-1,2n)。从而，有利于适用不同驱动扫描电路，在不影响面板像素充电的情况下实现驱动扫描电路的改进。
[0071]
可选地，在一实施例中，所述偶数条信号线的数量为2n，n为正整数；所述多级扫描子电路包括第n级扫描子电路，n为正整数；若n≤n，则所述第n级扫描子电路中的所述寄存部输入一预设开启信号；若n》n，则所述第n级扫描子电路中的所述寄存部输出一开启信号到第(n n)级扫描子电路中的所述寄存部。从而，有利于适用不同驱动扫描电路，在不影响面板像素充电的情况下实现驱动扫描电路的改进。
[0072]
可选地，在一实施例中，所述寄存部包括的晶体管数量大于所述下拉部包括的晶体管数量。从而，所述下拉部包括的晶体管少于所述寄存部包括的晶体管数量，有效精简所述下拉部的电路架构，在不影响面板像素充电的情况下实现驱动扫描电路的改进。
[0073]
可选地，在一实施例中，所述下拉部包括一下拉晶体管，所述下拉晶体管的一控制
端耦接一脉冲端口，所述下拉晶体管的一第一端耦接一扫描输入端口，所述下拉晶体管的一第二端耦接一低位端口，所述负载耦接于所述下拉部的所述扫描输入端口与所述寄存部的一扫描输出端口之间。从而，有效精简所述下拉部的电路架构，利用所述寄存部的所述扫描输出端口与所述下拉部的所述扫描输入端口共同驱动所述负载，在不影响面板像素充电的情况下实现驱动扫描电路的改进。
[0074]
可选地，在一实施例中，所述偶数条信号线的数量为2n，n为正整数；所述偶数条信号线输送偶数个脉冲信号，在一输送配置中，依序相邻的两个脉冲信号中的在后一个所述脉冲信号比在前一个所述脉冲信号延迟一个时间单位，每个所述脉冲信号被配置成占空比为(n-1)/2n的脉冲宽度调制信号。从而，配合此种信号时序，下拉级联所连接的寄存部都是奇数级或者偶数级，因此相互级联的寄存部可以放在所述负载的同一侧，并在面板的同一侧提供一半数量的信号线配置，有利于实现窄边框面板。
[0075]
可选地，在一实施例中，在所述负载同侧相邻的寄存部和下拉部集成配置。从而，可以把所述寄存部和下拉部在版图上混合绘制，这样可以大幅压缩边框宽度，经混合排版后，所述寄存部的宽度可缩小，加上单侧信号走线数量的减少，缩小后的寄存部宽度的节省量可以达到原本寄存部宽度的30％，可适用于液晶显示面板。
[0076]
此外，本发明的一第二方面提供一种显示面板，譬如液晶显示面板，所述显示面板包括如上所述的驱动扫描电路，其实施内容及有益效果说明如上，不再赘述。
[0077]
本发明上述实施例的驱动扫描电路及显示面板，每级扫描子电路包括所述组件，所述组件耦接于所述奇数组信号线与所述偶数组信号线之间，所述组件包括所述寄存部及所述下拉部，所述寄存部与所述下拉部之间耦接所述负载；设于所述负载的同侧的所述寄存部和所述下拉部交替排列，在所述负载的一侧的任意两个相隔n级的所述寄存部相互级联，n为所述偶数条信号线的总数的一半。从而，信号线有效分散到负载两侧，单侧信号线数量减半，单侧布线所需面积缩小，可大幅缩减边框宽度、降低功率消耗及降低延迟，利用单驱的配置实现驱动扫描电路，在不影响面板像素充电的情况下实现电路的改进。
[0078]
以上对本发明实施例进行详细介绍，本文中应用具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。