一种机载雷达综合处理演示系统的制作方法

1.本技术涉及机载嵌入式计算机体系结构的领域，尤其是涉及一种机载雷达综合处理演示系统。


背景技术：

2.随着未来空战模式逐渐呈现智能化、协同化趋势，飞机作战平台所需承担任务量大幅增加；飞机上的传感器种类增多，传感器产生的数据量也剧增。这些都对机载计算平台的处理能力提出了很高的要求。处理能力的不足也将成为影响诸如雷达系统这样的信号域子系统的主要瓶颈。因此，传统基于单机/服务器的雷达仿真系统实现方法没有结合嵌入式计算机的体系结构，已经不能充分评估雷达系统的总体性能。


技术实现要素：

3.有鉴于此，本技术提供一种机载雷达综合处理演示系统，解决了现有技术中的问题，支撑雷达系统典型信号处理和数据处理应用在嵌入式演示验证平台上实现功能性能验证。
4.本技术提供的一种机载雷达综合处理演示系统采用如下的技术方案：
5.一种机载雷达综合处理演示系统，包括系统激励单元、雷达信号处理单元和雷达数据处理单元，所述系统激励单元用于仿真数据生成，所述雷达信号处理单元接收所述仿真数据完成雷达信号处理任务，所述雷达数据处理单元用于完成雷达数据处理任务产生目标点迹或航迹数据发送至系统激励单元，所述系统激励单元接收所述雷达数据处理单元的数据后完成仿真图像和性能参数显示。
6.可选的，所述系统激励单元、雷达信号处理单元和雷达数据处理单元之间通过fc总线进行数据传输，且所述系统激励单元、雷达信号处理单元和雷达数据处理单元内部均设有接口转换模块。
7.可选的，所述接口转换模块为fpga软件。
8.可选的，所述系统激励单元包括一台工作站和两块轻量化fpga，所述工作站上设置仿真数据产生模块、后处理模块和仿真显示模块，所述仿真数据产生模块用于进行雷达原始数据仿真生成，进行数据转换后，通过一路fc总线发送至雷达信号处理单元；另一块fpga接收雷达数据处理单元的数据并完成转换后，所述后处理模块根据接收到的数据生成可显示的目标数据，所述仿真显示模块将目标数据进行显示。
9.可选的，所述雷达信号单元是一块由搭载arm处理核和fpga的soc构成的微处理模块。所述雷达信号单元的fpga需配置fc协议转换模块，在fc协议和axi总线协议之间相互转换，用于数据收发；配置信号处理应用ip，执行处理任务，配置用户调试及其他io接口模块，便于用户进行应用开发、移植与调试。
10.可选的，所述微处理模块上还配置ddr3内存控制器模块，已接收待处理的原始数据、处理的中间数据和处理完成待发送的雷达目标数据均缓存在片上ddr3内存控制器模块
中。
11.可选的，所述雷达数据处理单元包括arm架构处理器子卡和fpga子卡，所述处理器可搭载国产桌面操作系统或嵌入式操作系统，负责进行雷达数据处理的任务分配和调度，fpga主要负责对数据处理中的算法进行加速。
12.可选的，所述雷达数据处理单元的fpga中配置接口转换模块、ddr3内存控制器模块、数据处理应用ip、用户调试及其他io接口模块；所述雷达数据处理单元的fpga子卡还配置pcie控制器模块，负责处理器与fpga间的互连通信。
13.综上所述，本技术包括以下有益技术效果：
14.本技术通过设计基于国产cpu fpga的机载雷达综合处理演示系统，为机载典型雷达信号处理、雷达数据处理应用的功能和性能验证提供了重要支撑。基于国产处理平台的系统设计有利于持续推进国产化生态的发展，帮助推动国产处理平台改进优化工作。同时，本技术构建通用性的机载雷达综合处理演示验证原理样机，可有效评估航电典型雷达任务与国产化嵌入式平台的适配性能；系统中以fpga可编程协处理器为主体也有利于支持多种雷达信号处理、数据处理应用的功能性能验证。
附图说明
15.为了更清楚地说明本技术实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
16.图1为本技术的雷达综合处理仿真演示系统的系统架构图；
17.图2为申请的雷达信号处理单元fpga上实现的模块结构示意图；
18.图3为申请的雷达数据处理单元fpga上实现的模块结构示意图。
具体实施方式
19.下面结合附图对本技术实施例进行详细描述。
20.以下通过特定的具体实例说明本技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本技术的其他优点与功效。显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。本技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本技术的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。基于本技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
21.要说明的是，下文描述在所附权利要求书的范围内的实施例的各种方面。应显而易见，本文中所描述的方面可体现于广泛多种形式中，且本文中所描述的任何特定结构及/或功能仅为说明性的。基于本技术，所属领域的技术人员应了解，本文中所描述的一个方面可与任何其它方面独立地实施，且可以各种方式组合这些方面中的两者或两者以上。举例来说，可使用本文中所阐述的任何数目个方面来实施设备及/或实践方法。另外，可使用除了本文中所阐述的方面中的一或多者之外的其它结构及/或功能性实施此设备及/或实践此方法。
22.还需要说明的是，以下实施例中所提供的图示仅以示意方式说明本技术的基本构想，图式中仅显示与本技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
23.另外，在以下描述中，提供具体细节是为了便于透彻理解实例。然而，所属领域的技术人员将理解，可在没有这些特定细节的情况下实践所述方面。
24.本技术实施例提供一种机载雷达综合处理演示系统。
25.一种机载雷达综合处理演示系统，包括系统激励单元、雷达信号处理单元和雷达数据处理单元，所述系统激励单元用于仿真数据生成，所述雷达信号处理单元接收所述仿真数据完成雷达信号处理任务，所述雷达数据处理单元用于完成雷达数据处理任务产生目标点迹或航迹数据发送至系统激励单元，所述系统激励单元接收所述雷达数据处理单元的数据后完成仿真图像和性能参数显示。
26.所述系统激励单元、雷达信号处理单元和雷达数据处理单元之间通过fc总线进行数据传输，且所述系统激励单元、雷达信号处理单元和雷达数据处理单元内部均设有接口转换模块。
27.本技术涉及演示系统实现规模较小，因此系统激励单元、数据处理单元和信号处理单元之间通过一路fc进行点对点数据传输。所有fc接口转换功能均由灵活的fpga软件实现，无需在硬件中放置fc子卡，网络可扩展、网络协议可替换。因此系统具有快速升级更新的能力。
28.所述系统激励单元包括一台工作站和两块轻量化fpga，工作站可以是pca机或工作站等桌面计算机,所述工作站上设置仿真数据产生模块、后处理模块和仿真显示模块，所述仿真数据产生模块用于进行雷达原始数据仿真生成，进行数据转换后，通过一路fc总线发送至雷达信号处理单元；另一块fpga接收雷达数据处理单元的数据并完成转换后，所述后处理模块根据接收到的数据生成可显示的目标数据，所述仿真显示模块将目标数据进行显示。
29.具体的，系统激励单元既负责产生前端传感器仿真信号，也负责处理完成后的数据采集、数据后处理和图像显示。在本技术的系统实现中，系统激励单元将产生模拟阵列雷达的波束数据，由一块fpga完成pcie到fc的接口转换，并把数据通过1路fc总线发送给处理模块做处理，1路fc的通信带宽为4.25gbps。同时另一块fpga完成fc到pcie的接口转换，接收雷达数据处理单元发送过来的数据，进行简单的数据后处理和图像处理后予以显示。
30.所述雷达信号单元是一块由搭载arm处理核和fpga的soc构成的微处理模块。所述雷达信号单元的fpga需配置fc协议转换模块，在fc协议和axi总线协议之间相互转换，用于数据收发；配置信号处理应用ip，执行处理任务，配置用户调试及其他io接口模块，便于用户进行应用开发、移植与调试；fpga上还配置ddr3内存控制器模块，用于管理片上内存，已接收待处理的原始数据、处理的中间数据和处理完成待发送的雷达目标数据均缓存在片上ddr3内存中。
31.具体的，雷达信号处理单元是一块由搭载arm处理核和fpga的soc构成的微处理模块，支撑雷达信号处理典型应用的运行。选择的国产fpga拥有较多的dsp、lut等资源，处理性能最大超过500gflops，完全能够满足对1路雷达数据进行基于fft、fir等的实时信号滤
波处理。信号处理单元的fpga内部的模块设计如图2所示，通常雷达信号处理前后的数据量超过block ram的容量，因此配置开发板上的ddr3作为数据缓存，数据即时处理、即时传输。
32.所述雷达数据处理单元包括arm架构处理器子卡和fpga子卡，所述处理器可搭载国产桌面操作系统或嵌入式操作系统，负责进行雷达数据处理的任务分配和调度，fpga主要负责对数据处理中的算法进行加速。
33.所述雷达数据处理单元的fpga子卡配置接口转换模块、ddr3内存控制器模块、数据处理应用ip、用户调试及其他io接口模块；所述雷达数据处理单元的fpga子卡还配置pcie控制器模块，负责处理器子卡与fpga子卡间的互连通信。
34.具体的，雷达数据处理单元是一块搭载一片国产arm架构处理器芯片和一片国产7系列fpga协处理芯片的通用处理模块，fpga上具有丰富的资源，处理性能最大可达1tflops。fpga中部署fc接口ip，负责接收由信号处理单元发送过来的数据，并在fpga协处理器内部完成雷达目标点迹数据处理，同样配置板上ddr3作为数据缓存部件，如图3所示；cpu主处理器上搭载国产银河麒麟操作系统，可运行模块任务管理等性能需求不高的应用。
35.以上所述，仅为本技术的具体实施方式，但本技术的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本技术揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本技术的保护范围之内。因此，本技术的保护范围应以权利要求的保护范围为准。