一种存储单元及其制造方法、存储单元阵列、芯片与流程

1.本公开涉及半导体器件技术领域，更为具体来说，本公开涉及一种存储单元及其制造方法、存储单元阵列、芯片。


背景技术：

2.随着半导体技术的发展，在dram(dynamic random access memory，动态随机存取存储器)中使用的熔丝(fuse)，从以物理性切断的金属熔丝(metal fuse)逐渐转变为使用脉冲电压的反熔丝(antifuse)。
3.相关技术中dram芯片的存储单元包括反熔丝晶体管，反熔丝晶体管包括设置于半导体衬底之上的栅极和栅极绝缘层。由于反熔丝晶体管的栅极具有相对较大的宽度，且其宽度能够减小的量存在限制，导致包括该反熔丝晶体管的存储单元占用相对较大的面积，不利于dram芯片尺寸的缩减。


技术实现要素：

4.为解决现有的半导体结构存在的问题，本公开提供了一种存储单元及其制造方法、存储单元阵列、芯片，存储单元阵列中反熔丝晶体管采用埋栅结构，克服了相关技术中反熔丝晶体管的栅极宽度的尺寸限制，能够显著地减小反熔丝晶体管在存储单元中所占的面积，缩小了存储单元的尺寸，进而能够缩小采用该存储单元的存储器件的尺寸。
5.根据一个或多个实施例，一种存储单元，包括：半导体衬底、选择晶体管和反熔丝晶体管；
6.所述反熔丝晶体管形成于所述半导体衬底表面之下，包括下电极层、中间介质层和上电极层，所述下电极层复用为所述选择晶体管的第一源/漏区，所述中间介质层形成在所述半导体衬底中，所述下电极层形成于所述中间介质层的一侧，所述上电极层被所述中间介质层包围。
7.根据一个或多个实施例，一种存储单元阵列，包括：沿第一方向设置的多条位线和沿与所述第一方向交叉的第二方向设置的多条字线及多条反熔丝栅极线；多个上述实施例所述的存储单元；每个存储单元中选择晶体管的栅极和反熔丝晶体管的上电极层均连接至字线上，每个存储单元中选择晶体管的第二源/漏区均连接至位线上，每个存储单元中反熔丝晶体管的上电极层均连接至反熔丝栅极线上。
8.根据一个或多个实施例，一种芯片，包括上述的存储单元阵列。
9.根据一个或多个实施例，一种存储单元的制造方法，包括：提供半导体衬底；形成掩埋于所述半导体衬底表面之下的反熔丝晶体管；在所述半导体衬底上或在所述半导体衬底内形成选择晶体管，所述选择晶体管的第一源/漏区复用为所述反熔丝晶体管的下电极层。
10.本公开的有益效果为：
11.本公开实施例提供的存储单元中，反熔丝晶体管采用埋栅结构，克服了相关技术
中反熔丝晶体管的栅极宽度的尺寸限制，能够显著地减小反熔丝晶体管在存储单元中所占的面积，缩小了存储单元的尺寸，进而能够缩小采用该存储单元的存储器件的尺寸。
12.进一步地，本公开实施例中一个反熔丝晶体管可以用于形成两个存储单元，使得采用该存储单元的存储器件中存储单元的排列更加紧凑，进一步缩小了存储器件的尺寸。
附图说明
13.图1为本公开一些实施例中存储单元的截面示意图。
14.图2为图1所示的存储单元的电路示意图。
15.图3为本公开一些实施例中一个反熔丝晶体管用于形成两个存储单元的结构示意图。
16.图4为本公开一些实施例中存储单元包括的选择晶体管和反熔丝晶体管均采用埋栅结构的示意图。
17.图5为本公开一些实施例中存储单元阵列的截面示意图。
18.图6为本公开一些实施例中存储单元阵列的电路示意图。
19.图7为本公开一些实施例中用于制造反熔丝晶体管的第一凹槽和第二凹槽的截面示意图。
20.图8为本公开一些实施例中反熔丝晶体管的截面示意图。
21.上述附图中的标号代表的含义如下所示：
22.1：选择晶体管，2：反熔丝晶体管，3：半导体衬底，4：第一凹槽，5：第二凹槽；
23.10：选择晶体管的第一源/漏区或反熔丝晶体管的下电极层，11：第二源/漏区，12：栅极，13：栅极绝缘层，14：沟道区，15：侧墙，16：第二金属阻挡层，17：栅极覆盖层；
24.20：中间介质层，21：第一金属阻挡层，22：上电极层，23：电极隔离层，24：有源区隔离层；
25.100：存储单元；
26.wl：字线，bl：位线，wlp：反熔丝栅极线。
具体实施方式
27.以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
28.在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
29.在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
30.本公开的一些实施例提供了一种存储单元，参见图1，该存储单元100包括选择晶体管1、反熔丝晶体管2和半导体衬底3。如图1所示，反熔丝晶体管2形成于半导体衬底3表面之下，包括下电极层10、中间介质层20和上电极层22，下电极层10复用为选择晶体管1的第一源/漏区10，中间介质层20形成在半导体衬底3中，下电极层10形成于中间介质层20的一侧，上电极层22被中间介质层20包围。由于反熔丝晶体管2的下电极层复用为选择晶体管1的第一源/漏区，因此本公开实施例中下电极层和第一源/漏区采用相同的标号，标号为10。图1中以下电极层10形成于中间介质层20的左侧作为示例。
31.上述半导体衬底3例如可以是体硅衬底、绝缘体上硅(soi)衬底、锗衬底、绝缘体上锗(goi)衬底、硅锗衬底、iii-v族化合物半导体衬底或通过执行选择性外延生长(seg)获得的外延薄膜衬底。上述上电极层22的材料可以是钛(ti)、氮化钛(tin)、钨(w)、铝(al)或铜(cu)等。中间介质层20的材料可以是二氧化硅(sio2)或高k介质材料(介电常数k大于7)等，高k介质材料例如是二氧化铪(hfo2)、氧化铝(al2o3)等。
32.半导体衬底3中有用于形成反熔丝晶体管2的凹槽，中间介质层20覆盖在该凹槽的侧壁与底壁上，上电极层22形成在中间介质层20之上。选择晶体管1位于反熔丝晶体管2的左侧或右侧，图1中选择晶体管1位于反熔丝晶体管2的左侧。选择晶体管1的第一源/漏区10位于选择晶体管1与反熔丝晶体管2之间，第一源/漏区10复用为反熔丝晶体管2的下电极层。第一源/漏区10可以是通过离子注入工艺在选择晶体管1与反熔丝晶体管2之间的半导体衬底3的上部分中形成的。
33.图2为图1所示的存储单元100的电路示意图，在图2中选择晶体管1的栅极12与字线wl连接，选择晶体管1的第二源/漏区11与位线bl连接，选择晶体管1的第一源/漏区10复用为反熔丝晶体管2的下电极层。反熔丝晶体管2的上电极层22与反熔丝栅极线wlp连接。若把反熔丝晶体管2看作掩埋沟道阵列晶体管(bcat)，则反熔丝晶体管2的左右两侧将分别形成反熔丝晶体管2左右两侧的下电极层，选择晶体管1的第一源/漏区10可以复用为反熔丝晶体管2左侧的下电极层。相当于选择晶体管1的第一源/漏区10与反熔丝晶体管2左侧的下电极层连接，而反熔丝晶体管2右侧的下电极层浮置，即反熔丝晶体管2右侧的下电极层悬空，电压为0。
34.当图2所示的电路示意图中，字线wl上施加第一预设电压，位线bl上施加第二预设电压，第一预设电压大于第二预设电压，且第一预设电压与第二预设电压之间的压差足够使得选择晶体管1导通，例如第一预设电压可以为6v或8v等，第二预设电压可以为0v、2v或3v等。选择晶体管1的栅极上施加第一预设电压，第二源/漏区11上施加第二预设电压后，选择晶体管1导通，将第二预设电压传导至选择晶体管1的第一源/漏区10，即传导致反熔丝晶体管2左侧的下电极层。此时在反熔丝栅极线wlp上施加第三预设电压，第三预设电压大于第二预设电压，且第三预设电压与第二预设电压之间的压差足够使得反熔丝晶体管2的中间介质层20被击穿。反熔丝晶体管2的上电极层22施加了第三预设电压，左侧的下电极层10施加了第二预设电压，在第三预设电压与第二预设电压的压差作用下，中间介质层20被击穿，使得反熔丝晶体管2由原来的高阻态转变为低阻态，即反熔丝晶体管2由绝缘状态变为了具有一定阻值的导通状态。
35.在本公开实施例的存储单元100中，由于反熔丝晶体管2具有掩埋沟道阵列晶体管(bcat)的结构，因而相关技术中半导体衬底3表面之上的反熔丝晶体管2的栅极宽度无法减
小的限制可以被解决，使得存储单元100的总面积可以显著地减小。
36.如图1所示，反熔丝晶体管2还包括第一金属阻挡层21和电极隔离层23，第一金属阻挡层21形成于中间介质层20与上电极层22之间，第一金属阻挡层21的上表面与上电极层22的上表面齐平；电极隔离层23形成于第一金属阻挡层21和上电极层22上，被中间介质层20包围，电极隔离层23的上表面与半导体衬底3的表面齐平。电极隔离层23的材料包括但不限于氧化硅、氮化硅、氮氧化硅等。本公开实施例可以在电极隔离层23中设置导通孔，在导通孔中填充铜或铝等金属材料形成金属导线，从而使得反熔丝晶体管2的上电极层22能够通过该金属导线与字线wl连接。
37.在本公开的一些实施例中，上电极层22的上表面低于半导体衬底3的表面，中间介质层20的上表面与半导体衬底3的上表面齐平。第一金属阻挡层21的上表面可以与上电极层22的上表面齐平。第一金属阻挡层21的上表面也可以与中间介质层20的上表面及半导体衬底3的表面齐平，相应地，电极隔离层23形成于第一金属阻挡层21和上电极层22围成的凹槽内。在本公开的另一些实施例中，也可以不设置上述电极隔离层23，而是上电极层22的表面与半导体衬底3的表面齐平。
38.如图1所示，反熔丝晶体管2还包括有源区隔离层24；有源区隔离层24的上表面与中间介质层20的最底端接触，有源区隔离层24从中间介质层20的最底端向半导体衬底3的底面延伸。有源区隔离层24可以是利用浅槽隔离工艺形成的，用于隔离反熔丝晶体管2两侧的有源区。有源区隔离层24使得一个反熔丝晶体管2可以用于两个存储单元100，如图3所示。相当于将一个反熔丝晶体管2分成两半，反熔丝晶体管2的第一半部分与反熔丝晶体管2第一侧的选择晶体管1构成一个存储单元100。反熔丝晶体管2的第二半部分与反熔丝晶体管2第二侧的选择晶体管1构成另一个存储单元100。反熔丝晶体管2与位于其第一侧的选择晶体管1构成第一存储单元100，第一侧的选择晶体管1的第一源/漏区10复用为位于中间介质层20的第一侧的下电极层。反熔丝晶体管2与位于其第二侧的选择晶体管1构成第二存储单元100，第二侧的选择晶体管1的第一源/漏区10复用为位于中间介质层20的第二侧的下电极层。上述第一半部分和第二半部分可以分别为左半部分和右半部分。第一侧和第二侧可以分别为左侧和右侧。
39.本公开实施例通过上述有源区隔离层24将反熔丝晶体管2划分为左右两半，使得一个反熔丝晶体管2能够用于形成两个存储单元100，能够使得半导体衬底3上存储单元100的排布更加紧凑，从而有利于进一步减小包含该存储单元100的存储器件的尺寸。
40.如图1所示，选择晶体管1包括形成于半导体衬底3上的栅堆叠、形成于栅堆叠下方的半导体衬底3内的沟道区14、形成于沟道区14两侧的第一源/漏区10和第二源/漏区11，栅堆叠包括栅极12和位于栅极12与半导体衬底3之间的栅极绝缘层13。第一源/漏区10复用为反熔丝晶体管2的下电极层。如图1所示，栅极12两侧还形成有侧墙15。虽然选择晶体管1的栅极12位于半导体衬底3的表面之上，但反熔丝晶体管2形成于半导体衬底3的表面之下，能够使得存储单元100的总面积显著地减小。
41.在本公开实施例中，选择晶体管1也可以采用掩埋沟道阵列晶体管(bcat)结构。如图4所示，选择晶体管1包括形成于半导体衬底3内的栅堆叠以及形成于栅堆叠两侧的第一源/漏区10和第二源/漏区11；栅堆叠包括栅极12、位于栅极12上的栅极覆盖层17、包围栅极12和栅极覆盖层17的第二金属阻挡层16以及包围第二金属阻挡层16的栅极绝缘层13。
42.第一源/漏区10复用为反熔丝晶体管2的下电极层。如图4所示，栅极12和第二金属阻挡层16的上表面低于半导体衬底3的表面，栅极绝缘层13、第二金属阻挡层16和栅极12围成的凹槽内还形成有栅极覆盖层17，栅极覆盖层17的上表面与半导体衬底3的上表面齐平。在图4所示的存储单元100的结构中，不仅反熔丝晶体管2采用埋栅结构，选择晶体管1也采用埋栅结构，进一步减小了存储单元100的面积。
43.本公开实施例提供的存储单元100中，反熔丝晶体管2采用埋栅结构，克服了相关技术中反熔丝晶体管2的栅极宽度的尺寸限制，能够显著地减小反熔丝晶体管2在存储单元100中所占的面积，缩小了存储单元100的尺寸，进而能够缩小采用该存储单元100的存储器件的尺寸。而且本公开实施例中一个反熔丝晶体管2可以用于形成两个存储单元100，使得采用该存储单元100的存储器件中存储单元100的排列更加紧凑，进一步缩小了存储器件的尺寸。
44.本公开实施例提供了一种存储单元阵列，该存储单元阵列包括沿第一方向设置的多条位线bl、沿与第一方向交叉的第二方向设置的多条字线wl及多条反熔丝栅极线wlp、以及多个上述任一实施例所述的存储单元100。其中，每个存储单元100中选择晶体管1的栅极12均连接至字线wl上，每个存储单元100中选择晶体管1的第二源/漏区11均连接至位线bl上，每个存储单元100中反熔丝晶体管2的上电极层22均连接至反熔丝栅极线wlp上。
45.图5示出了存储单元阵列的截面示意图，反熔丝栅极线wlp、字线wl及位线bl未在图5中示出，图5中仅示意性地示出了4个存储单元100，实际应用中存储单元阵列可以包括任意数目个存储单元100。本公开实施例中存储单元100的结构及其结构所带来的效果，均与上述各实施例中所述的存储单元100相同，在此不再赘述。
46.在本公开实施例中，沿第二方向排列的存储单元100中选择晶体管1的栅极12可以连接至相同的字线wl，沿第二方向排列的存储单元100中反熔丝晶体管2的上电极层22可以连接至相同的反熔丝栅极线wlp。沿第一方向排列的存储单元100中选择晶体管1的第二源/漏区11可以连接至相同的位线bl。从而使得存储单元阵列中反熔丝栅极线wlp、字线wl、位线bl与各存储单元100之间的连线更加有条理。
47.图6示出了存储单元阵列的电路示意图，图6中仅示意性地画出了4个存储单元m1-m4，其中存储单元m1和m2位于同一列，存储单元m1和m2共用一个反熔丝晶体管，图6中存储单元m1和m2中连接至反熔丝栅极线wlp的两个反熔丝晶体管实际上是同一个反熔丝晶体管。存储单元m3和m4位于同一列，存储单元m3和m4共用一个反熔丝晶体管，同样地，图6中存储单元m3和m4中连接至反熔丝栅极线wlp的两个反熔丝晶体管实际上是同一个反熔丝晶体管。存储单元m1和m3位于同一行，存储单元m2和m4位于同一行。存储单元m1的选择晶体管1的栅极以及存储单元m3的选择晶体管1的栅极均与字线wl1连接。存储单元m2的选择晶体管1的栅极以及存储单元m4的选择晶体管1的栅极均与字线wl2连接。存储单元m1的选择晶体管1的第二源/漏区及存储单元m2的选择晶体管1的第二源/漏区均与位线bl1连接，存储单元m3的选择晶体管1的第二源/漏区及存储单元m4的选择晶体管1的第二源/漏区均与位线bl2连接。存储单元m1-m4的反熔丝晶体管2的上电极层均与反熔丝栅极线wlp连接。
48.假设需要对存储单元m2进行编程操作，则向字线wl2施加第一预设电压例如6v，向位线bl1施加第二预设电压例如0v，向反熔丝栅极线wlp输入第三预设电压，第三预设电压高于中间介质层20的击穿电压，第三预设电压例如可以是6v。向字线wl1施加电压0v，向位
线bl2施加第一预设电压例如6v。由于存储单元m1和m3连接的字线wl1的电压为0v，所以存储单元m1的选择晶体管1和存储单元m3的选择晶体管1均不导通，因此存储单元m1和m3的反熔丝晶体管2无法导通。由于字线wl2和位线bl2的电压均为第一预设电压6v，所以存储单元m4的选择晶体管1的栅极和第二源/漏区之间的不存在压差，因此存储单元m4的选择晶体管1和反熔丝晶体管2也无法导通。
49.而连接存储单元m2的字线wl2的电压为第一预设电压6v，位线bl1的电压为第二预设电压0v，因此存储单元m2的选择晶体管1的栅极和第二源/漏区之间存在6v的电压差，使得存储单元m2的选择晶体管1导通，将第二预设电压传导至存储单元m2的反熔丝晶体管2的下电极层，而存储单元m2的反熔丝晶体管2的上电极层连接反熔丝栅极线wlp，反熔丝栅极线wlp的电压为第三预设电压6v，因此存储单元m2的反熔丝晶体管2的上电极层和下电极层之间存在6v的电压差，使得存储单元m2的反熔丝晶体管2的中间介质层受该电压差影响被击穿，所以存储单元m2的反熔丝晶体管2由绝缘状态变为导通状态。
50.若需要对存储单元m2进行读取操作，则向字线wl2施加第一预设电压例如6v，位线bl1的电压为0v，且利用感应放大器感应位线bl1上的电流，向反熔丝栅极线wlp施加读取电压，读取电压小于中间介质层的击穿电压，其他字线和位线的电压施加情况与上述编程操作的情况下相同。则由于字线wl1的电压为0v，所以存储单元m1的选择晶体管1和存储单元m3的选择晶体管1均不导通，因此无法对存储单元m1和m3进行读取操作。由于字线wl2和位线bl2的电压均为第一预设电压6v，所以存储单元m4的选择晶体管1的栅极和第二源/漏区之间的不存在压差，因此存储单元m4的选择晶体管1无法导通，因此也无法对存储单元m4进行读取操作。
51.而字线wl2的电压为第一预设电压6v，位线bl1的电压为0v，因此存储单元m2的选择晶体管1的栅极和第二源/漏区之间存在6v的电压差，使得存储单元m2的选择晶体管1导通，将位线bl1的电压0v传导至存储单元m2的反熔丝晶体管2的下电极层，而存储单元m2的反熔丝晶体管2的上电极层连接反熔丝栅极线wlp，反熔丝栅极线wlp的电压为读取电压，上电极层的读取电压与下电极层的电压0v之间的压差使得电流从上电极层流经下电极层，最终电流流至位线bl1，利用感应放大器感应位线bl1上的电流大小，即可判断出存储于存储单元m2中的数据。
52.本公开实施例通过字线wl和位线bl进行寻址，可以实现对任意存储单元100中的反熔丝晶体管2的上电极层22施加击穿电压，实现对任意存储单元100中的反熔丝晶体管2的熔接操作。也可以通过字线wl和位线bl进行寻址对任意存储单元100中的反熔丝晶体管2的上电极层22施加读取电压，实现对任意存储单元100的读操作。
53.本公开实施例提供的存储单元阵列中，反熔丝晶体管2采用埋栅结构，克服了相关技术中反熔丝晶体管2的栅极宽度的尺寸限制，能够显著地减小反熔丝晶体管2在存储单元100中所占的面积，缩小了存储单元100的尺寸，进而能够缩小采用该存储单元100的存储单元阵列的尺寸。而且本公开实施例中一个反熔丝晶体管2可以用于形成两个存储单元100，使得采用该存储单元100的存储单元阵列中存储单元100的排列更加紧凑，进一步缩小了存储单元阵列的尺寸。
54.本公开实施例提供了一种芯片，该芯片包括上述任一实施例所述的存储单元阵列。该芯片可以为动态随机存取存储(dram)器件、快闪存储器件、磁随机存取存储(ram、
mram)器件等。
55.在芯片封装后，还可以通过字线wl和位线bl寻址，对存储单元100中的反熔丝晶体管2进行追加的熔接操作，且使用电脉冲即可实现熔接，可以大幅缩短熔接时间。
56.本公开实施例提供的芯片中，反熔丝晶体管2采用埋栅结构，克服了相关技术中反熔丝晶体管2的栅极宽度的尺寸限制，能够显著地减小反熔丝晶体管2在存储单元100中所占的面积，缩小了存储单元100的尺寸，进而能够缩小采用该存储单元100的芯片的尺寸。而且本公开实施例中一个反熔丝晶体管2可以用于形成两个存储单元100，使得采用该存储单元100的芯片中存储单元100的排列更加紧凑，进一步缩小了芯片的尺寸。
57.本公开实施例提供了一种存储单元100的制造方法，首先提供半导体衬底3，在半导体衬底3上形成用于制作第一凹槽4的掩膜图案，以该掩膜图案作为掩膜刻蚀半导体衬底3，得到形成于半导体衬底3表面之下的第一凹槽4。在第一凹槽4的最底端向下刻蚀半导体衬底3，在第一凹槽4的最底端形成第二凹槽5，如图7所示。在第二凹槽5中填充绝缘材料形成有源区隔离层24。在第一凹槽4的内壁上形成中间介质层20，中间介质层20覆盖在第一凹槽4的侧壁和底壁上。在中间介质层20上形成第一金属阻挡层21，以及在第一金属阻挡层层21上形成上电极层22，上电极层22的上表面低于半导体衬底3的表面。研磨第一金属阻挡层21，直至第一金属阻挡层21的上表面与上电极层22的上表面齐平。然后在中间介质层20、第一金属阻挡层层21和上电极层22上形围成的凹槽内成电极隔离层23，采用化学机械研磨工艺研磨中间介质层20和电极隔离层23，直至中间介质层20的上表面和电极隔离层23的上表面均与半导体衬底3的表面齐平，至此形成了如图8所示的掩埋于半导体衬底3表面之下的反熔丝晶体管2。
58.另外还在半导体衬底3上或在半导体衬底3内形成选择晶体管1，选择晶体管1的第一源/漏区10复用为反熔丝晶体管2的下电极层。在半导体衬底3上或在半导体衬底3内形成选择晶体管1的工艺过程与普通晶体管的制作工艺相同，在此不再赘述。若制作的选择晶体管1的栅极12位于半导体衬底3的表面之上，则最终制造的存储单元100的结构为图1所示的存储单元100。若制作的选择晶体管1的栅极12位于半导体衬底3的表面之下，则最终制造的存储单元100的结构为图4所示的存储单元100。
59.本公开实施例制作的存储单元100中，反熔丝晶体管2采用埋栅结构，克服了相关技术中反熔丝晶体管2的栅极宽度的尺寸限制，能够显著地减小反熔丝晶体管2在存储单元100中所占的面积，缩小了存储单元100的尺寸，进而能够缩小采用该存储单元100的存储器件的尺寸。而且本公开实施例中一个反熔丝晶体管2可以用于形成两个存储单元100，使得采用该存储单元100的存储器件中存储单元100的排列更加紧凑，进一步缩小了存储器件的尺寸。
60.在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
61.以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公
开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。