一种半导体器件的制备方法与流程

1.本发明涉及半导体制造领域，尤其涉及一种半导体器件的制备方法。


背景技术：

2.在半导体器件的制作过程中，通常需要在衬底上沉积薄膜以形成所需的器件，例如在衬底上沉积金属薄膜作为金属层，在衬底沉积介质层等，为了提高所沉积薄膜的结构致密性，通常将等离子体工艺和化学气相沉积工艺相结合，例如采用等离子增强化学气相沉积工艺(pecvd)或高密度等离子体化学气相沉积工艺(hdpcvd)进行薄膜沉积。
3.现有的薄膜沉积技术包括以下步骤：将衬底放置于沉积室中的静电卡盘上；向沉积室通入待反应气体，打开射频源，并采用低射频功率加热待反应气体；最后采用高射频功率电离待反应气体以形成等离子体，并在衬底上沉积形成薄膜。
4.理论上等离子体总的对外呈电中性，也就是说等离子体内的正离子与负离子是等量的，但实际上进入衬底中的正负离子在局部区域中不是等量的，进而会在所述衬底的表面产生大量的游离电荷。在形成金属层时，金属层会收集衬底上的游离电荷并将大量电荷传至栅极结构上，在栅极结构下方的栅氧化层中形成漏电流，当累积的电荷达到一定的数量时，漏电流会在栅氧化层中放电，对栅氧化层产生等离子损伤，从而降低半导体器件的耐击穿性能。并且随着近年来半导体器件特征尺寸的不断减小，栅氧化层的厚度也在不断减小，等离子损伤造成的漏电现象更加严重，甚至会造成器件的报废。


技术实现要素：

5.本发明的目的在于提供一种半导体器件的制备方法，减小半导体器件的等离子损伤及漏电现象。
6.为了达到上述目的，本发明提供了一种半导体器件的制备方法，包括：
7.提供衬底，所述衬底上形成有栅极结构，所述栅极结构两侧的衬底内形成有源区和漏区；
8.在所述衬底上形成第一介质层，所述第一介质层覆盖所述衬底及所述栅极结构；
9.在所述第一介质层上形成顶层金属层，且所述顶层金属层与所述栅极结构、所述源区和所述漏区电连接；
10.在所述第一介质层及所述顶层金属层上顺形地形成第二介质层；
11.刻蚀所述顶层金属层上方的所述第二介质层的部分厚度；
12.对所述第二介质层进行平坦化工艺以减薄所述顶层金属层上方的所述第二介质层。
13.可选的，对所述第二介质层进行平坦化工艺之后，所述顶层金属层上方的第二介质层的厚度为1μm～1.3μm。
14.可选的，刻蚀所述顶层金属层上方的所述第二介质层的部分宽度，在所述顶层金属层上方的所述第二介质层的中形成至少一个凸起部。
15.可选的，对所述第二介质层进行平坦化工艺直至去除所述凸起部。
16.可选的，去除所述凸起部之后，继续对所述第二介质层进行平坦化工艺，以去除所述顶层金属层上方剩余的所述第二介质层的部分厚度。
17.可选的，刻蚀以去除所述顶层金属层上方的所述第二介质层的全部宽度。
18.可选的，所述第二介质层的厚度大于所述顶层金属层的厚度。
19.可选的，所述第二介质层与所述顶层金属层的厚度差大于1μm。
20.可选的，进行平坦化工艺后，所述顶层金属层上的所述第二介质层的顶面高度大于或等于所述第一介质层上的所述第二介质层的顶面高度。
21.可选的，采用等离子增强化学气相沉积工艺或高密度等离子体化学气相沉积工艺形成所述第二介质层。
22.本发明提供一种半导体器件的制备方法，包括：提供衬底，所述衬底上形成有栅极结构，所述栅极结构两侧的衬底内形成有源区和漏区；在所述衬底上形成第一介质层，所述第一介质层覆盖所述衬底及所述栅极结构；在所述第一介质层上形成顶层金属层，且所述顶层金属层与所述栅极结构、所述源区和所述漏区电连接；在所述第一介质层及所述顶层金属层上顺形地形成第二介质层；刻蚀所述顶层金属层上方的所述第二介质层的部分厚度，并对所述第二介质层进行平坦化工艺以减薄所述顶层金属层上方的所述第二介质层，通过刻蚀工艺均匀所述第二介质层的形状，均匀对所述第二介质层的平坦化速度，避免所述顶层金属层收集所述衬底上的游离电荷而导致的等离子损伤及漏电问题。
附图说明
23.图1～3为一种半导体器件的制备方法的相应步骤对应的结构示意图；
24.图4为本发明提供的一种半导体器件的制备方法的流程图；
25.图5～9为本发明提供的一种半导体器件的制备方法的相应步骤对应的结构示意图；
26.其中，附图说明为：
27.100、200-衬底；102、202-晶体管结构；103a、203a-源极；103b、203b-漏极；104、204-金属互连层；105-第一介质层；106，206-顶层金属层；108，208-第二介质层；210-凸起部。
具体实施方式
28.图1～3为一种半导体器件的制备方法的相应步骤对应的结构示意图，如图1所示，提供衬底100，所述衬底100上形成有若干阵列设置的栅极结构102，所述栅极结构102两侧的所述衬底100内形成有源区103a和漏区103b；在所述衬底100上形成第一介质层105，所述第一介质层105覆盖所述衬底100及所述栅极结构102，所述第一介质层105内具有若干层叠设置的金属互连层104，所述金属互联层104至少与一个所述栅极结构102、所述源区103a或所述漏区103b电连接。
29.如图2所示，在所述第一介质层105上形成图形化的顶层金属层106，所述顶层金属层106通过所述金属互连层104与所述栅极结构102、所述源区103a及所述漏区103b之间电连接；在所述顶层金属层106上顺形地形成第二介质层108，由于所述顶层金属层106具有图
案，顺形形成的所述第二介质层108的表面也随之起伏。
30.如图3所示，对所述第二介质层108进行平坦化工艺以减薄所述顶层金属层106上方的所述第二介质层108，所述平坦化工艺可以是化学机械研磨工艺。在对所述第二介质层108进行平坦化工艺时，由于所述第二介质层108的表面具有起伏，所述第二介质层108的表面各处平坦化的速度不一致。当所述第二介质层108的一些区域的厚度达到h1时，所述第二介质层108的另一些区域的厚度可达到厚度h2，厚度h2大于所述厚度h1，一般情况下当所述厚度h1为1.4μm时，所述厚度h2为2.7μm。若对所述第二介质层108进行化学机械研磨直至所述第二介质层108的厚度为h2的区域的厚度降低至h1时，所述第二介质层108的厚度为h1的区域会在研磨过程中持续减薄至厚度低于h1甚至露出所述顶层金属层106。而在所述第一介质层105及所述第二介质层108的沉积过程中，在器件表面形成了大量的游离电荷，若所述顶层金属层106上的所述第二介质层108过薄，所述顶层金属层108将会收集大量的游离电荷并将游离电荷聚集在栅极结构102中，并形成漏电流，当累积的游离电荷达到一定的数量时，漏电流会产生放电，对所述栅极结构102及所述第一介质层105产生等离子损伤，进而影响整个半导体器件的性能。
31.下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
32.在下文中，术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些文本未描述的其它步骤可被添加到该方法。
33.图4为本实施例提供的一种半导体器件的制备方法的流程图，如图4所示，本发明提供了一种半导体器件的制备方法，包括：
34.步骤s1：提供衬底，所述衬底上形成有栅极结构，所述栅极结构两侧的衬底内形成有源区和漏区；
35.步骤s2：在所述衬底上形成第一介质层，所述第一介质层覆盖所述衬底及所述栅极结构；
36.步骤s3：在所述第一介质层上形成顶层金属层，且所述顶层金属层与所述栅极结构、所述源区和所述漏区电连接；
37.步骤s4：在所述第一介质层及所述顶层金属层上顺形地形成第二介质层；
38.步骤s5：刻蚀所述顶层金属层上方的所述第二介质层的部分厚度；
39.步骤s6：对所述第二介质层进行平坦化工艺以减薄所述顶层金属层上方的所述第二介质层。
40.图5～9为本发明提供的一种半导体器件的制备方法的相应步骤对应的结构示意图，下面结合附图5～9对本实施例提供的一种半导体器件的制备方法进行更详细的描述，其中图示了本发明的可选实施例。
41.如图5所示，提供衬底200，所述衬底200上形成有若干阵列设置的栅极结构202，对所述衬底200的两侧进行离子注入工艺，以在所述衬底200两侧形成源区203a和漏区203b。
42.进一步的，在所述衬底200上形成第一介质层205，所述第一介质层205覆盖所述衬底200及所述栅极结构202，所述第一介质层205内具有若干层叠设置的金属互连层204，所述金属互联层204至少与一个所述栅极结构202、所述源区203a或所述漏区203b电连接。为了图示方便，下面的图示中不展示所述金属互连层204。
43.其中，所述第一介质层205可以是氧化硅或氮化硅，采用等离子增强化学气相沉积工艺或高密度等离子体化学气相沉积工艺形成所述第一介质层205。
44.如图6所示，在所述第一介质层205上形成金属层，刻蚀所述金属层形成图形化的顶层金属层206，所述顶层金属层206与所述栅极结构202、所述源区203a及所述漏区203b之间电连接。
45.如图7所示，在所述顶层金属层206上顺形地形成第二介质层208，由于所述顶层金属层206的图案具有差异，顺形形成的所述第二介质层208的表面具有起伏。
46.所述第二介质层208完全覆盖所述顶层金属层206的顶面及侧壁，所述第二介质层208的厚度大于所述顶层金属层208的厚度，所述第一介质层205上方的所述第二介质层208的顶面高度低于所述顶层金属层206的顶面高度，防止所述顶层金属层206裸露。
47.在本实施例中，所述顶层金属层206的厚度为3.5μm～4.5μm，所述第二介质层208的厚度为4.5μm～5.5μm，所述第二介质层208与所述顶层金属层206之间的厚度差大于1μm。
48.所述第二介质层208可以是氧化硅或氮化硅，采用等离子增强化学气相沉积工艺或高密度等离子体化学气相沉积工艺形成所述第二介质层208。
49.如图8所示，在所述第二介质层208上旋涂光刻胶层，以图形化后的光刻胶层为掩膜刻蚀所述第二介质层208，所述图形化的光刻胶层覆盖所述第一介质层205上方的所述第二介质层208，并延伸覆盖部分所述顶层金属层206上方的所述第二介质层208，刻蚀所述顶层金属层206上方的所述第二介质层208的部分宽度，在所述顶层金属层206上方的所述第二介质层208上形成至少一个凸起部210。
50.在本实施例中，在所述顶层金属层206上方的所述第二介质层208图案的两侧均形成所述凸起部210，本发明不限制所述凸起部210的数量，但需保证所述凸起部210之间的形状相同，进而保证后续对所述凸起部210进行平坦化工艺时的研磨速度相同。
51.刻蚀后的所述顶层金属层206上方的所述第二介质层208的厚度h3为1.3μm～1.5μm。
52.最后灰化除去所述光刻胶层。
53.如图9所示，对所述第二介质层208进行平坦化工艺直至去除所述凸起部210，并继续对所述第二介质层208进行平坦化工艺，以去除所述顶层金属层206上方的所述第二介质层208的部分厚度，所述平坦化工艺可以是化学机械研磨工艺。
54.对所述第二介质层208进行平坦化工艺之后，所述第二介质层208的厚度h4为1μm～1.3μm。此时，所述第二介质层208的厚度均为h4，且所述第二介质层208完全覆盖所述顶层金属层206，防止所述顶层金属层206收集等离子增强化学气相沉积或高密度等离子体化学气相沉积过程中产生的游离电荷。
55.继续参阅图8和图9，在其它可选实施例中，可以刻蚀以去除所述顶层金属层206上方的所述第二介质层208的全部宽度，而后对所述第二介质层208进行平坦化工艺，以使所述顶层金属层206上方的第二介质层208的厚度达到所述厚度h4。
56.综上，本发明提供一种半导体器件的制备方法，包括：提供衬底200，所述衬底200上形成有栅极结构202，所述栅极结构202两侧的衬底200内形成有源区203a和漏区203b；在所述衬底200上形成第一介质层205，所述第一介质层205覆盖所述衬底200及所述栅极结构2022；在所述第一介质205层上形成顶层金属层206，且所述顶层金属层206与所述栅极结构202、所述源区203a和所述漏区203b电连接；在所述第一介质层205及所述顶层金属层206上顺形地形成第二介质层208；刻蚀所述顶层金属层206上方的所述第二介质层208的部分厚度，并对所述第二介质层208进行平坦化工艺以减薄所述顶层金属层206上方的所述第二介质层208，通过刻蚀工艺均匀所述第二介质层208的形状，均匀对所述第二介质层208的平坦化速度，避免所述顶层金属层206收集所述衬底200上的游离电荷而导致的等离子损伤及漏电问题。
57.上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。