半导体结构的检测方法、装置、半导体结构及存储器与流程

1.本发明实施例涉及半导体技术领域，尤其涉及一种半导体结构的检测方法、装置、半导体结构及存储器。


背景技术：

2.目前，检测晶体管的寄生电容的方式是给晶体管设置多个测试结构，不同测试结构中与源漏极区连接的源漏极触点的数量不同，以通过检测不同测试结构的电容来计算晶体管的寄生电容。但是，若晶体管(例如鳍式场效应晶体管finfet)的源漏极区(包括源极区和漏极区)较小，与源漏极区连接的源漏极触点只有一个(即与源极区连接的源极触点以及与漏极区连接的漏极触点的数量分别为一个)，则上述方法无法准确检测晶体管的寄生电容。


技术实现要素：

3.本发明实施例提供一种半导体结构的检测方法、装置、半导体结构及存储器，能够提高目标晶体管的寄生电容的检测准确性。
4.本发明实施例提供一种半导体结构的检测方法，所述半导体结构包括目标晶体管的第一测试结构和第二测试结构；所述第一测试结构包括第一阱区，位于所述第一阱区中的第一源漏极区，位于所述第一阱区上的第一栅极结构，位于所述第一源漏极区上且与所述第一源漏极区连接的第一源漏极触点，以及位于所述第一源漏极触点上且与所述第一源漏极触点连接的源漏极连接层，所述第一阱区与所述第一源漏极区的导电类型相同；所述第二测试结构包括第二阱区，位于所述第二阱区中的第二源漏极区，以及位于所述第二阱区上的第二栅极结构，所述第二阱区与所述第二源漏极区的导电类型相同；
5.所述方法包括：
6.检测所述第一测试结构中所述第一阱区与所述第一栅极结构之间的第一电容；
7.检测所述第二测试结构中所述第二阱区与所述第二栅极结构之间的第二电容；
8.根据所述第一电容和所述第二电容，计算所述目标晶体管的总寄生电容。
9.进一步地，所述根据所述第一电容和所述第二电容，计算所述目标晶体管的寄生电容的步骤，包括：
10.计算所述第一电容与所述第二电容之间的第一差值，并将所述第一差值作为所述目标晶体管的总寄生电容。
11.进一步地，所述半导体结构还包括所述目标晶体管的第三测试结构，所述第三测试结构包括第三阱区，位于所述第三阱区中的第三源漏极区，位于所述第三阱区上的第三栅极结构，以及位于所述第三源漏极区上且与所述第三源漏极区连接的第二源漏极触点，所述第三阱区与所述第三源漏极区的导电类型相同；
12.所述方法还包括：
13.检测所述第三测试结构中所述第三阱区与所述第三栅极结构之间的第三电容；
14.根据所述第一电容和所述第三电容，计算所述目标晶体管的连接层寄生电容；
15.根据所述第二电容和所述第三电容，计算所述目标晶体管的触点寄生电容。
16.进一步地，所述根据所述第一电容和所述第三电容，计算所述目标晶体管的连接层寄生电容的步骤，包括：
17.计算所述第一电容与所述第三电容之间的第二差值，并将所述第二差值作为所述连接层寄生电容。
18.进一步地，所述根据所述第二电容和所述第三电容，计算所述目标晶体管的触点寄生电容的步骤，包括：
19.计算所述第三电容与所述第二电容之间的第三差值，并将所述第三差值作为所述触点寄生电容。
20.进一步地，所述半导体结构还包括所述目标晶体管，所述目标晶体管包括目标阱区，位于所述目标阱区中的目标源漏极区，位于所述目标阱区上的目标栅极结构，位于所述目标源漏极区上且与所述目标源漏极区连接的目标源漏极触点，以及位于所述目标源漏极触点上且与所述目标源漏极触点连接的目标源漏极连接层；所述目标阱区与所述目标源漏极区的导电类型不同；
21.所述方法还包括：
22.将所述目标晶体管中的所述目标源漏极区短接；
23.检测所述目标源漏极区与所述目标栅极结构之间的第四电容；
24.计算所述第四电容与所述总寄生电容之间的第五差值，并将所述第五差值作为所述目标晶体管的实际电容。
25.本发明实施例还提供一种半导体结构，包括目标晶体管的第一测试结构和第二测试结构；
26.所述第一测试结构包括：
27.第一阱区；
28.位于所述第一阱区中的第一源漏极区，所述第一阱区与所述第一源漏极区的导电类型相同；
29.位于所述第一阱区上的第一栅极结构；
30.位于所述第一源漏极区上且与所述第一源漏极区连接的第一源漏极触点；以及，
31.位于所述第一源漏极触点上且与所述第一源漏极触点连接的源漏极连接层；
32.所述第二测试结构包括：
33.第二阱区；
34.位于所述第二阱区中的第二源漏极区，所述第二阱区与所述第二源漏极区的导电类型相同；以及，
35.位于所述第二阱区上的第二栅极结构。
36.进一步地，所述半导体结构还包括所述目标晶体管的第三测试结构；
37.所述第三测试结构包括：
38.第三阱区；
39.位于所述第三阱区中的第三源漏极区，所述第三阱区与所述第三源漏极区的导电类型相同；
40.位于所述第三阱区上的第三栅极结构；以及，
41.位于所述第三源漏极区上且与所述第三源漏极区连接的第二源漏极触点。
42.进一步地，所述半导体结构还包括所述目标晶体管；
43.所述目标晶体管包括：
44.目标阱区；
45.位于所述目标阱区中的目标源漏极区，所述目标阱区与所述目标源漏极区的导电类型不同；
46.位于所述目标阱区上的目标栅极结构；
47.位于所述目标源漏极区上且与所述目标源漏极区连接的目标源漏极触点；以及，
48.位于所述目标源漏极触点上且与所述目标源漏极触点连接的目标源漏极连接层。
49.进一步地，所述目标晶体管为鳍式场效应晶体管。
50.本发明实施例还提供一种半导体结构的检测装置，所述半导体结构包括目标晶体管的第一测试结构和第二测试结构；所述第一测试结构包括第一阱区，位于所述第一阱区中的第一源漏极区，位于所述第一阱区上的第一栅极结构，位于所述第一源漏极区上且与所述第一源漏极区连接的第一源漏极触点，以及位于所述第一源漏极触点上且与所述第一源漏极触点连接的源漏极连接层，所述第一阱区与所述第一源漏极区的导电类型相同；所述第二测试结构包括第二阱区，位于所述第二阱区中的第二源漏极区，以及位于所述第二阱区上的第二栅极结构，所述第二阱区与所述第二源漏极区的导电类型相同；
51.所述装置包括：
52.第一检测模块，用于检测所述第一测试结构中所述第一阱区与所述第一栅极结构之间的第一电容；
53.第二检测模块，用于检测所述第二测试结构中所述第二阱区与所述第二栅极结构之间的第二电容；以及，
54.第一计算模块，用于根据所述第一电容和所述第二电容，计算所述目标晶体管的总寄生电容。
55.进一步地，所述第一计算模块具体用于：
56.计算所述第一电容与所述第二电容之间的第一差值，并将所述第一差值作为所述目标晶体管的总寄生电容。
57.进一步地，所述半导体结构还包括所述目标晶体管的第三测试结构，所述第三测试结构包括第三阱区，位于所述第三阱区中的第三源漏极区，位于所述第三阱区上的第三栅极结构，以及位于所述第三源漏极区上且与所述第三源漏极区连接的第二源漏极触点，所述第三阱区与所述第三源漏极区的导电类型相同；
58.所述装置还包括：
59.第三检测模块，用于检测所述第三测试结构中所述第三阱区与所述第三栅极结构之间的第三电容；
60.第二计算模块，用于根据所述第一电容和所述第三电容，计算所述目标晶体管的连接层寄生电容；以及，
61.第三计算模块，用于根据所述第二电容和所述第三电容，计算所述目标晶体管的触点寄生电容。
62.进一步地，所述第二计算模块具体用于：
63.计算所述第一电容与所述第三电容之间的第二差值，并将所述第二差值作为所述连接层寄生电容。
64.进一步地，所述第三计算模块具体用于：
65.计算所述第三电容与所述第二电容之间的第三差值，并将所述第三差值作为所述触点寄生电容。
66.进一步地，所述半导体结构还包括所述目标晶体管，所述目标晶体管包括目标阱区，位于所述目标阱区中的目标源漏极区，位于所述目标阱区上的目标栅极结构，位于所述目标源漏极区上且与所述目标源漏极区连接的目标源漏极触点，以及位于所述目标源漏极触点上且与所述目标源漏极触点连接的目标源漏极连接层；所述目标阱区与所述目标源漏极区的导电类型不同；
67.所述装置还包括：
68.短接模块，用于将所述目标晶体管中的所述目标源漏极区短接；
69.第四检测模块，用于检测所述目标源漏极区与所述目标栅极结构之间的第四电容；以及，
70.第四计算模块，用于计算所述第四电容与所述总寄生电容之间的第五差值，并将所述第五差值作为所述目标晶体管的实际电容。
71.本发明实施例还提供一种存储器，包括存储阵列结构，以及与所述存储阵列结构连接的外围结构；
72.所述外围结构包括上述半导体结构。
73.本发明的有益效果为：通过设置目标晶体管的第一测试结构和第二测试结构，使第一测试结构具有源漏极触点和源漏极连接层，且第一测试结构的阱区与源漏极区的导电类型相同，第二测试结构不具有源漏极触点和源漏极连接层，且第二测试结构的阱区与源漏极区的导电类型相同，以检测第一测试结构中阱区与栅极结构之间的第一电容，检测第二测试结构中阱区与栅极结构之间的第二电容，并根据第一电容和第二电容来计算目标晶体管的总寄生电容，有效提高目标晶体管的寄生电容的检测准确性，有助于后续对目标晶体管的性能进行分析。
附图说明
74.为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
75.图1a为本发明实施例提供的半导体结构中目标晶体管的一个结构示意图；
76.图1b为本发明实施例提供的半导体结构中第一测试结构的一个结构示意图；
77.图1c为本发明实施例提供的半导体结构中第三测试结构的一个结构示意图；
78.图1d为本发明实施例提供的半导体结构中第二测试结构的一个结构示意图；
79.图2为本发明实施例提供的半导体结构的检测方法的一个流程示意图；
80.图3是本发明实施例提供的半导体结构的检测装置的一个结构示意图；
81.图4是本发明实施例提供的存储器的一个结构示意图。
具体实施方式
82.这里所公开的具体结构和功能细节仅仅是代表性的，并且是用于描述本发明的示例性实施例的目的。但是本发明可以通过许多替换形式来具体实现，并且不应当被解释成仅仅受限于这里所阐述的实施例。
83.在本发明的描述中，需要理解的是，术语“中心”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。另外，术语“包括”及其任何变形，意图在于覆盖不排他的包含。
84.在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
85.这里所使用的术语仅仅是为了描述具体实施例而不意图限制示例性实施例。除非上下文明确地另有所指，否则这里所使用的单数形式“一个”、“一项”还意图包括复数。还应当理解的是，这里所使用的术语“包括”和/或“包含”规定所陈述的特征、整数、步骤、操作、单元和/或组件的存在，而不排除存在或添加一个或更多其他特征、整数、步骤、操作、单元、组件和/或其组合。
86.参见图1a至图1d，是本发明实施例提供的半导体结构的结构示意图。半导体结构可以包括目标晶体管的第一测试结构和第二测试结构，如图1b和图1d所示，图1b为目标晶体管的第一测试结构10b的结构示意图，图1d为目标晶体管的第二测试结构10d的结构示意图。半导体结构还可以包括目标晶体管的第三测试结构，如图1c所示，图1c为目标晶体管的第三测试结构10c的结构示意图。半导体结构还可以包括目标晶体管，如图1a所示，图1a为目标晶体管10a的结构示意图。
87.半导体结构可以应用于存储器中，存储器包括存储阵列结构，以及与所述存储阵列结构连接的外围结构。目标晶体管10a可以为外围结构中的晶体管，第一测试结构10b、第二测试结构10d和第三测试结构10c可以是指用来检测目标晶体管10a中寄生电容的测试结构。
88.具体地，如图1a所示，目标晶体管10a可以包括衬底1，衬底1可以是硅衬底、锗衬底，也可以是包括其他元素的半导体衬底。衬底1中可以掺入微量的三价元素，如硼、铟、镓、铝等，构成p型半导体衬底；衬底1中也可以掺入微量的五价元素，如磷、锑、砷等，构成n型半导体衬底。本实施例中的衬底1可以为p型半导体衬底。
89.目标晶体管10a还可以包括目标阱区11a，目标阱区11a位于衬底1中，且靠近衬底1
的上表面设置。通过离子注入，可以使目标阱区11a形成p型阱区或n型阱区。本实施例中的目标阱区11a可以为p型阱区pw。
90.目标晶体管10a还可以包括目标源漏极区12a和目标栅极结构13a。目标源漏极区12a位于目标阱区11a中，且目标源漏极区12a可以包括间隔设置的目标源极区s1和目标漏极区d1，目标源极区s1和目标漏极区d1的导电类型相同，即目标源极区s1和目标漏极区d1掺杂离子类型相同。目标源漏极区12a与目标阱区11a的导电类型不同，即目标源漏极区12a与目标阱区11a掺杂离子类型不同。本实施例中的目标阱区11a可以掺杂p型离子，目标源漏极区12a可以掺杂n型离子。目标栅极结构13a位于目标源极区s1和目标漏极区d1之间的目标阱区11a上，具体地，栅极结构13a包括位于目标源极区s1和目标漏极区d1之间的目标阱区11a上的目标栅极氧化层(图中未示出)，以及位于目标栅极氧化层上的目标栅极层(图中未示出)。目标栅极氧化层包括但不限于氧化硅等氧化物，目标栅极层包括但不限于多晶硅(poly)。
91.在一些实施例中，目标晶体管10a可以为鳍式场效应晶体管，目标阱区11a包括在衬底1的表面凸出形成的鳍部，鳍部的周侧具有隔离层14，且隔离层14靠近鳍部侧壁的底部设置。目标源漏极区12a位于鳍部中，栅极结构13a位于鳍部上，并沿鳍部的相对两侧壁延伸至隔离层14。
92.目标晶体管10a还可以包括目标源漏极触点15a和目标栅极触点16a。目标源漏极触点15a位于目标源漏极区12a上且与目标源漏极区12a连接，具体地，目标源漏极触点15a可以包括位于目标源极区s1上且与目标源极区s1连接的目标源极触点151a，以及位于目标漏极区d1上且与目标漏极区d1连接的目标漏极触点152a。本实施例中的目标源漏极区12a可以较小，使得目标源漏极区12a上仅具有一个目标源漏极触点15a(包括一个目标源极触点151a和一个目标漏极触点152a)。目标栅极触点16a位于目标栅极结构13a上且与目标栅极结构13a连接，具体地，目标栅极触点16a与目标栅极结构13a中的目标栅极层连接。目标源漏极触点15a和目标栅极触点16a包括但不限于钨、钴、铜、铝。
93.目标源漏极触点15a在第一平面上的正投影与目标栅极结构13a在第一平面上的正投影部分重叠，使得目标源漏极触点15a与目标栅极结构13a之间产生触点寄生电容c
g2c
。其中，第一平面为目标栅极结构13a的侧表面(即目标栅极结构13a靠近目标源漏极触点15a一侧的表面)所在的平面。
94.目标晶体管10a还可以包括同层设置的目标源漏极连接层17a和目标栅极连接层18a。目标源漏极连接层17a位于目标源漏极触点15a上且与目标源漏极触点15a连接，具体地，目标源漏极连接层17a包括位于目标源极触点151a上且与目标源极触点151a连接的目标源极连接层171a，以及位于目标漏极触点152a上且与目标漏极触点152a连接的目标漏极连接层172a。目标栅极连接层18a位于目标栅极触点16a上且与目标栅极触点16a连接。目标源漏极连接层17a和目标栅极连接层18a包括但不限于钨、钴、铜、铝。
95.目标源漏极连接层17a在第二平面上的正投影与目标栅极结构13a在第二平面上的正投影可能部分重叠，使得目标源漏极连接层17a与目标栅极结构13a之间产生连接层寄生电容c
g2m
。其中，第二平面为目标栅极结构13a的上表面(即目标栅极结构13a靠近目标源漏极连接层17a一侧的表面)所在的平面。
96.如图1b所示，目标晶体管10a的第一测试结构10b是基于目标晶体管10a的结构设
置的测试结构。第一测试结构10b可以包括位于衬底1中的第一阱区11b，且第一阱区11b靠近衬底1的上表面设置。通过离子注入，可以使第一阱区11b形成p型阱区或n型阱区，但第一阱区11b与目标阱区11a的导电类型不同。在目标阱区11a为p型阱区时，第一阱区11b为n型阱区nw。
97.第一测试结构10b还可以包括第一源漏极区12b和第一栅极结构13b。第一源漏极区12b位于第一阱区11b中，且第一源漏极区12b可以包括间隔设置的第一源极区s2和第一漏极区d2。第一源极区s2和第一漏极区d2的导电类型相同。第一源漏极区12b与第一阱区11b的导电类型相同，以使第一源极区s2和第一漏极区d2能够短接。本实施例中的第一源漏极区12b和第一阱区11b均可以掺杂n型离子。第一栅极结构13b位于第一阱区11b上，且第一栅极结构13b包括位于第一阱区11b上的第一栅极氧化层(图中未示出)，以及位于第一栅极氧化层上的第一栅极层(图中未示出)。
98.第一源漏极区12b与目标源漏极区12a的结构完全相同，第一栅极结构13b与目标栅极结构13a的结构完全相同，即第一源漏极区12b与目标源漏极区12a的大小、形状和掺杂离子均相同，第一栅极结构13b与目标栅极结构13a的大小、形状和材料均相同，且第一源漏极区12b和第一栅极结构13b的位置关系，与目标源漏极区12a和目标栅极结构13a的位置关系也相同。
99.第一测试结构10b还可以包括第一源漏极触点15b和第一栅极触点16b。第一源漏极触点15b位于第一源漏极区12b上且与第一源漏极区12b连接，具体地，第一源漏极触点15b可以包括位于第一源极区s2上且与第一源极区s2连接的第一源极触点151b，以及位于第一漏极区d2上且与第一漏极区d2连接的第一漏极触点152b。第一栅极触点16b位于第一栅极结构13b上且与第一栅极结构13b连接，具体地，第一栅极触点16b与第一栅极结构13b中的第一栅极层连接。
100.第一源漏极触点15b与目标源漏极触点15a的结构完全相同，即第一源漏极触点15b与目标源漏极触点15a的大小、形状、数量和材料完全相同，且第一源漏极触点15b和第一栅极结构13b的位置关系，与目标源漏极触点15a和目标栅极结构13a的位置关系相同。因此，第一源漏极触点15b与第一栅极结构13b之间也存在触点寄生电容c
g2c
，且该触点寄生电容c
g2c
与目标源漏极触点15a和目标栅极结构13a之间的触点寄生电容c
g2c
大小相同。
101.第一测试结构10b还可以包括同层设置的源漏极连接层17b和第一栅极连接层18b。源漏极连接层17b位于第一源漏极触点15b上且与第一源漏极触点15b连接，具体地，源漏极连接层17b包括位于第一源极触点151b上且与第一源极触点151b连接的源极连接层171b，以及位于第一漏极触点152b上且与第一漏极触点152b连接的漏极连接层172b。第一栅极连接层18b位于第一栅极触点16b上且与第一栅极触点16b连接。
102.源漏极连接层17b与目标源漏极连接层17a的结构完全相同，即源漏极连接层17b与目标源漏极连接层17a的大小、形状和材料相同，且源漏极连接层17b和第一栅极结构13b的位置关系，与目标源漏极连接层17a和目标栅极结构13a的位置关系相同。因此，源漏极连接层17b与第一栅极结构13b之间也存在连接层寄生电容c
g2m
，且该连接层寄生电容c
g2m
与目标源漏极连接层17a和目标栅极结构13a之间的连接层寄生电容c
g2m
大小相同。
103.因此，第一测试结构10b与目标晶体管10a的区别在于第一测试结构10b的第一阱区11b与目标晶体管10a的目标阱区11a的导电类型不同，如目标阱区11a为p型阱区pw，第一
阱区11b为n型阱区nw。
104.如图1c所示，目标晶体管10a的第三测试结构10c是基于目标晶体管10a的结构设置的测试结构。第三测试结构10c可以包括位于衬底1中的第三阱区11c，且第三阱区11c靠近衬底1的上表面设置。通过离子注入，可以使第三阱区11c形成p型阱区或n型阱区，但第三阱区11c与目标阱区11a的导电类型不同。在目标阱区11a为p型阱区时，第三阱区11c为n型阱区nw。
105.第三测试结构10c还可以包括第三源漏极区12c和第三栅极结构13c。第三源漏极区12c位于第三阱区11c中，且第三源漏极区12c可以包括间隔设置的第三源极区s3和第三漏极区d3。第三源极区s3和第三漏极区d3的导电类型相同。第三源漏极区12c与第三阱区11c的导电类型相同，以使第三源极区s3和第三漏极区d3能够短接。本实施例中的第三源漏极区12c和第三阱区11c均可以掺杂n型离子。第三栅极结构13c位于第三阱区11c上，且第三栅极结构13c包括位于第三阱区11c上的第三栅极氧化层(图中未示出)，以及位于第三栅极氧化层上的第三栅极层(图中未示出)。
106.第三源漏极区12c与目标源漏极区12a的结构完全相同，第三栅极结构13c与目标栅极结构13a的结构完全相同，即第三源漏极区12c与目标源漏极区12a的大小、形状和掺杂离子均相同，第三栅极结构13c与目标栅极结构13a的大小、形状和材料均相同，且第三源漏极区12c和第三栅极结构13c的位置关系，与目标源漏极区12a和目标栅极结构13a的位置关系也相同。
107.第三测试结构10c还可以包括第三源漏极触点15c和第三栅极触点16c。第三源漏极触点15c位于第三源漏极区12c上且与第三源漏极区12c连接，具体地，第三源漏极触点15c可以包括位于第三源极区s3上且与第三源极区s3连接的第三源极触点151c，以及位于第三漏极区d3上且与第三漏极区d3连接的第三漏极触点152c。第三栅极触点16c位于第三栅极结构13c上且与第三栅极结构13c连接，具体地，第三栅极触点16c与第三栅极结构13c中的第三栅极层连接。
108.第三源漏极触点15c与目标源漏极触点15a的结构完全相同，即第三源漏极触点15c与目标源漏极触点15a的大小、形状、数量和材料完全相同，且第三源漏极触点15c和第三栅极结构13c的位置关系，与目标源漏极触点15a和目标栅极结构13a的位置关系相同。因此，第三源漏极触点15c与第三栅极结构13c之间也存在触点寄生电容c
g2c
，且该触点寄生电容c
g2c
与目标源漏极触点15a和目标栅极结构13a之间的触点寄生电容c
g2c
大小相同。
109.第三测试结构10c还可以包括第三栅极连接层18c，第三栅极连接层18c位于第三栅极触点16c上且与第三栅极触点16c连接。第三测试结构10c中未设置源漏极连接层，即第三测试结构10c中不具有连接层寄生电容c
g2m
。
110.因此，第三测试结构10c与目标晶体管10a的区别在于第三测试结构10c的第三阱区11c与目标晶体管10a的目标阱区11a的导电类型不同，且第三测试结构10c中不具有源漏极连接层。而第三测试结构10c与第一测试结构10b的区别在于第一测试结构10b具有源漏极连接层17b，第三测试结构10c中不具有源漏极连接层。
111.如图1d所示，目标晶体管10a的第二测试结构10d是基于目标晶体管10a的结构设置的测试结构。第二测试结构10d可以包括位于衬底1中的第二阱区11d，且第二阱区11d靠近衬底1的上表面设置。通过离子注入，可以使第二阱区11d形成p型阱区或n型阱区，但第二
阱区11d与目标阱区11a的导电类型不同。在目标阱区11a为p型阱区pw时，第二阱区11d为n型阱区nw。
112.第二测试结构10d还可以包括第二源漏极区12d和第二栅极结构13d。第二源漏极区12d位于第二阱区11d中，且第二源漏极区12d可以包括间隔设置的第二源极区s4和第二漏极区d4。第二源极区s4和第二漏极区d4的导电类型相同。第二源漏极区12d与第二阱区11d的导电类型相同，以使第二源极区s4和第二漏极区d4能够短接。本实施例中的第二源漏极区12d和第二阱区11d均可以掺杂n型离子。第二栅极结构13d位于第二阱区11d上，且第二栅极结构13d包括位于第二阱区11d上的第二栅极氧化层(图中未示出)，以及位于第二栅极氧化层上的第二栅极层(图中未示出)。
113.第二源漏极区12d与目标源漏极区12a的结构完全相同，第二栅极结构13d与目标栅极结构13a的结构完全相同，即第二源漏极区12d与目标源漏极区12a的大小、形状和掺杂离子均相同，第二栅极结构13d与目标栅极结构13a的大小、形状和材料均相同，且第二源漏极区12d和第二栅极结构13d的位置关系，与目标源漏极区12a和目标栅极结构13a的位置关系也相同。
114.第二测试结构10d还可以包括第二栅极触点16d。第二栅极触点16d位于第二栅极结构13d上且与第二栅极结构13d连接，具体地，第二栅极触点16d与第二栅极结构13d中的第二栅极层连接。第二测试结构10d中未设置源漏极触点，即第二测试结构10d中不具有触点寄生电容c
g2c
。
115.第二测试结构10d还可以包括第二栅极连接层18d，第二栅极连接层18d位于第二栅极触点16d上且与第二栅极触点16d连接。第二测试结构10d中未设置源漏极连接层，即第二测试结构10d中不具有连接层寄生电容c
g2m
。
116.因此，第二测试结构10d与目标晶体管10a的区别在于第二测试结构10d的第二阱区11d与目标晶体管10a的目标阱区11a的导电类型不同，且第二测试结构10d中不具有源漏极触点和源漏极连接层。而第二测试结构10d与第一测试结构10b的区别在于第三测试结构10c中不具有源漏极触点和源漏极连接层。第二测试结构10d与第三测试结构10c的区别在于第二测试结构10d中不具有源漏极触点。
117.基于半导体结构中的目标晶体管10a、第一测试结构10b、第二测试结构10d和第三测试结构10c，可以对目标晶体管10a的寄生电容进行检测。
118.参见图2，是本发明实施例提供的半导体结构的检测方法的流程示意图。
119.如图2所示，本实施例提供一种半导体结构的检测方法，所述半导体结构为上述半导体结构，在此不再详细赘述。所述方法包括步骤101至步骤103，具体如下：
120.步骤101、检测所述第一测试结构中所述第一阱区与所述第一栅极结构之间的第一电容。
121.本发明实施例中，由于第一测试结构10b中的第一源漏极区12b与第一阱区11b的导电类型相同，使得第一源漏极区12b中的第一源极区s2和第一漏极区d2通过第一阱区11b短接。在对第一测试结构10b进行电容检测时，将测试信号分别施加到第一阱区11b和第一栅极结构13b中的第一栅极层上，以检测第一阱区11b与第一栅极结构13b之间的第一电容c1。
122.由于第一测试结构10b中存在触点寄生电容c
g2c
和连接层寄生电容c
g2m
，因此第一
电容c1除了包括所需检测的实际电容c
m1
，还包括触点寄生电容c
g2c
和连接层寄生电容c
g2m
，即c1＝c
m1
c
g2c
c
g2m
。
123.步骤102、检测所述第二测试结构中所述第二阱区与所述第二栅极结构之间的第二电容。
124.本发明实施例中，由于第二测试结构10d中的第二源漏极区12d与第二阱区11d的导电类型相同，使得第二源漏极区12d中的第二源极区s4和第二漏极区d4通过第二阱区11d短接。在对第二测试结构10d进行电容检测时，将测试信号分别施加到第二阱区11d和第二栅极结构13d中的第二栅极层上，以检测第二阱区11d与第二栅极结构13d之间的第二电容c3。
125.由于第二测试结构10d中不存在触点寄生电容c
g2c
和连接层寄生电容c
g2m
，因此第二电容c3仅包括所需检测的实际电容c
m3
，即c3＝c
m3
。
126.步骤103、根据所述第一电容和所述第二电容，计算所述目标晶体管的总寄生电容。
127.本发明实施例中，总寄生电容包括触点寄生电容c
g2c
和连接层寄生电容c
g2m
。由于第一测试结构10b与第二测试结构10d的区别在于第二测试结构10d中不具有源漏极连接层和源漏极触点，而其他结构均相同，因此第一测试结构10b所需检测的实际电容c
m1
与第二测试结构10d所需检测的实际电容c
m3
相同，即c
m1
＝c
m3
。因此，根据第一电容c1和第二电容c3即可计算出第一测试结构10b的总寄生电容。而第一测试结构10b的触点寄生电容c
g2c
与目标晶体管10a的触点寄生电容c
g2c
相同，第一测试结构10b的连接层寄生电容c
g2m
与目标晶体管10a的连接层寄生电容c
g2m
相同，因此第一测试结构10b的总寄生电容即为目标晶体管10a的总寄生电容。
128.具体地，步骤103中的所述根据所述第一电容和所述第二电容，计算所述目标晶体管的寄生电容，包括：
129.计算所述第一电容与所述第二电容之间的第一差值，并将所述第一差值作为所述目标晶体管的总寄生电容。
130.计算第一电容c1与第二电容c3之间的第一差值，即c1-c3＝c
m1
c
g2c
c
g2m-c
m3
＝c
g2c
c
g2m
，而c
g2c
c
g2m
即为目标晶体管10a的总寄生电容。
131.本实施例能够准确计算目标晶体管10a的总寄生电容，有助于分析总寄生电容对目标晶体管10a性能的影响。
132.本实施例还可以分别计算目标晶体管10a的触点寄生电容和连接层寄生电容。
133.进一步地，所述方法还包括：
134.检测所述第三测试结构中所述第三阱区与所述第三栅极结构之间的第三电容；
135.根据所述第一电容和所述第三电容，计算所述目标晶体管的连接层寄生电容；
136.根据所述第二电容和所述第三电容，计算所述目标晶体管的触点寄生电容。
137.由于第三测试结构10c中的第三源漏极区12c与第三阱区11c的导电类型相同，使得第三源漏极区12c中的第三源极区s3和第三漏极区d3通过第三阱区11c短接。在对第三测试结构10c进行电容检测时，将测试信号分别施加到第三阱区11c和第三栅极结构13c中的第三栅极层上，以检测第三阱区11c与第三栅极结构13c之间的第三电容c2。
138.由于第三测试结构10c中存在触点寄生电容c
g2c
，因此第三电容c2除了包括所需检
测的实际电容c
m2
，还包括触点寄生电容c
g2c
，即c2＝c
m2
c
g2c
。
139.第三测试结构10c与第一测试结构10b的区别在于第三测试结构10c中不具有源漏极连接层，而其他结构均相同，因此第一测试结构10b所需检测的实际电容c
m1
与第三测试结构10c所需检测的实际电容c
m2
相同，即c
m1
＝c
m2
，第一测试结构10b中的触点寄生电容c
g2c
与第三测试结构10c中的触点寄生电容c
g2c
相同。因此，根据第一电容c1和第三电容c2即可计算出第一测试结构10b的连接层寄生电容c
g2m
。而第一测试结构10b的连接层寄生电容c
g2m
与目标晶体管10a的连接层寄生电容c
g2m
相同，因此第一测试结构10b的连接层寄生电容c
g2m
即为目标晶体管10a的连接层寄生电容c
g2m
。
140.具体地，所述根据所述第一电容和所述第三电容，计算所述目标晶体管的连接层寄生电容的步骤，包括：
141.计算所述第一电容与所述第三电容之间的第二差值，并将所述第二差值作为所述连接层寄生电容。
142.计算第一电容c1与第三电容c2之间的第二差值，即c1-c2＝c
m1
c
g2c
c
g2m-(c
m2
c
g2c
)＝c
g2m
，而c
g2m
即为目标晶体管10a的连接层寄生电容。
143.本实施例计算目标晶体管10a的连接层寄生电容，有助于后续分析目标源漏极连接层17a的设置对目标晶体管10a的性能影响。
144.第三测试结构10c与第二测试结构10d的区别在于第二测试结构10d中不具有源漏极触点，而其他结构均相同，因此第二测试结构10d所需检测的实际电容c
m3
与第三测试结构10c所需检测的实际电容c
m2
相同，即c
m3
＝c
m2
。因此，根据第三电容c2和第二电容c3即可计算出第三测试结构10c的触点寄生电容c
g2c
。而第三测试结构10c的触点寄生电容c
g2c
与目标晶体管10a的触点寄生电容c
g2c
相同，因此第三测试结构10c的触点寄生电容c
g2c
即为目标晶体管10a的触点寄生电容c
g2c
。
145.具体地，所述根据所述第二电容和所述第三电容，计算所述目标晶体管的触点寄生电容的步骤，包括：
146.计算所述第三电容与所述第二电容之间的第三差值，并将所述第三差值作为所述触点寄生电容。
147.计算第三电容c2与第二电容c3之间的第三差值，即c2-c3＝c
m2
c
g2c-c
m3
＝c
g2c
，而c
g2c
即为目标晶体管10a的触点寄生电容。
148.本实施例计算目标晶体管10a的触点寄生电容，有助于分析目标源漏极触点15a的设置对目标晶体管10a的性能影响。
149.本实施例在计算出目标晶体管10a的总寄生电容后，还可根据总寄生电容计算目标晶体管10a的实际电容。
150.进一步地，所述方法还包括：
151.将目标晶体管中的所述目标源漏极区短接；
152.检测所述目标源漏极区与所述目标栅极结构之间的第四电容；
153.计算所述第四电容与所述总寄生电容之间的第五差值，并将所述第五差值作为所述目标晶体管的实际电容。
154.由于目标晶体管10a中的目标阱区11a与目标源漏极区12a的导电类型不同，因此在对目标晶体管10a进行电容检测时，需要先在目标源漏极区12a中的目标源极区s1和目标
漏极区d1接线，以使目标源极区s1和目标漏极区d1短接，然后将测试信号分别施加到目标源漏极区12a和目标栅极结构13a中的目标栅极层上，以检测目标源漏极区12a与目标栅极结构13a之间的第四电容c0。
155.由于目标晶体管10a中存在触点寄生电容c
g2c
和连接层寄生电容c
g2m
，因此第四电容c0除了包括所需检测的实际电容c
m0
，还包括触点寄生电容c
g2c
和连接层寄生电容c
g2m
，即c0＝c
m0
c
g2c
c
g2m
。而目标晶体管10a的总寄生电容为c
g2c
c
g2m
，因此计算第四电容c0与总寄生电容c
g2c
c
g2m
的第五差值，即可得到目标晶体管10a的实际电容c
m0
。在得到目标晶体管10a的实际电容c
m0
后，有助于对目标晶体管10a进行仿真测试，以检测相应电性能。
156.本发明实施例提供的半导体结构的检测方法，能够通过设置目标晶体管的第一测试结构和第二测试结构，使第一测试结构具有源漏极触点和源漏极连接层，且第一测试结构的阱区与源漏极区的导电类型相同，第二测试结构不具有源漏极触点和源漏极连接层，且第二测试结构的阱区与源漏极区的导电类型相同，以检测第一测试结构中阱区与栅极结构之间的第一电容，检测第二测试结构中阱区与栅极结构之间的第二电容，并根据第一电容和第二电容来计算目标晶体管的总寄生电容，有效提高目标晶体管的寄生电容的检测准确性，有助于后续对目标晶体管的性能进行分析。
157.本发明实施例还提供一种半导体结构的检测装置，能够执行上述实施例中的半导体结构的检测方法。
158.参见图3，是本发明实施例提供的半导体结构的检测装置的结构示意图。
159.如图3所示，本实施例提供一种半导体结构的检测装置，半导体结构为上述实施例中的半导体结构，在此不再详细赘述。所述装置包括：
160.第一检测模块10，用于检测所述第一测试结构中所述第一阱区与所述第一栅极结构之间的第一电容；
161.第二检测模块20，用于检测所述第二测试结构中所述第二阱区与所述第二栅极结构之间的第二电容；以及，
162.第一计算模块30，用于根据所述第一电容和所述第二电容，计算所述目标晶体管的总寄生电容。
163.进一步地，所述第一计算模块30具体用于：
164.计算所述第一电容与所述第二电容之间的第一差值，并将所述第一差值作为所述目标晶体管的总寄生电容。
165.进一步地，所述装置还包括：
166.第三检测模块，用于检测所述第三测试结构中所述第三阱区与所述第三栅极结构之间的第三电容；
167.第二计算模块，用于根据所述第一电容和所述第三电容，计算所述目标晶体管的连接层寄生电容；以及，
168.第三计算模块，用于根据所述第二电容和所述第三电容，计算所述目标晶体管的触点寄生电容。
169.进一步地，所述第二计算模块具体用于：
170.计算所述第一电容与所述第三电容之间的第二差值，并将所述第二差值作为所述连接层寄生电容。
171.进一步地，所述第三计算模块具体用于：
172.计算所述第三电容与所述第二电容之间的第三差值，并将所述第三差值作为所述触点寄生电容。
173.进一步地，所述装置还包括：
174.短接模块，用于将目标晶体管中的所述目标源漏极区短接；
175.第四检测模块，用于检测所述目标源漏极区与所述目标栅极结构之间的第四电容；以及，
176.第四计算模块，用于计算所述第四电容与所述总寄生电容之间的第五差值，并将所述第五差值作为所述目标晶体管的实际电容。
177.本发明实施例提供的半导体结构的检测装置，通过设置目标晶体管的第一测试结构和第二测试结构，使第一测试结构具有源漏极触点和源漏极连接层，且第一测试结构的阱区与源漏极区的导电类型相同，第二测试结构不具有源漏极触点和源漏极连接层，且第二测试结构的阱区与源漏极区的导电类型相同，以检测第一测试结构中阱区与栅极结构之间的第一电容，检测第二测试结构中阱区与栅极结构之间的第二电容，并根据第一电容和第二电容来计算目标晶体管的总寄生电容，有效提高目标晶体管的寄生电容的检测准确性，有助于后续对目标晶体管的性能进行分析。
178.参见图4，是本发明实施例提供的存储器的结构示意图。
179.如图4所示，存储器包括存储阵列结构100和外围结构200。其中，存储阵列结构100可以为非易失性存储器阵列结构，例如存储阵列结构100可以为nand闪存、nor闪存等。
180.具体地，存储阵列结构100可以包括衬底101以及位于衬底101上的堆栈层102，堆栈层102包括多个纵向交替堆叠的栅极层103和层间绝缘层104。其中，纵向是指垂直于衬底101上表面的方向。栅极层103和层间绝缘层104的堆叠层数不做限制，例如48层、64层等等。存储阵列结构100还可以包括纵向贯穿堆栈层102并延伸至衬底101内的存储沟道结构105。存储沟道结构105可以包括纵向延伸的沟道层(图中未示出)以及围绕沟道层周侧设置的存储介质层(图中未示出)。
181.外围结构200可以包含cmos(互补金属氧化物半导体)、sram(静态随机存取存储器)、dram(动态随机存取存储器)、fpga(现场可编程门阵列)、cpu(中央处理器)、xpoint芯片等器件。
182.具体地，外围结构200可以位于存储阵列结构100上，且外围结构200与存储阵列结构100相连接。外围结构200可以包括上述实施例中的半导体结构，此处不再详细赘述。例如，外围结构200可以包括器件区和空闲区(即不具有任何功能的区域)，半导体结构中的第一测试结构10b、第二测试结构10d和第三测试结构10c可以位于外围结构200的空闲区，半导体结构中的目标晶体管10a可以位于外围结构200的器件区。
183.存储阵列结构100与外围结构200也可以采用其他架构形式，例如外围结构200位于存储阵列结构100的下方，即puc(periphery under core array)架构，或者，外围结构200与存储阵列结构100并列设置，即pnc(periphery near core array)架构等，此处不做具体限定。
184.本发明实施例提供的存储器，能够根据目标晶体管的寄生电容，准确确定相应的电性能。
185.综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。