具有垂直结构的存储器装置的制作方法

1.各种实施方式通常涉及半导体技术，尤其涉及具有垂直结构的存储器装置。


背景技术：

2.存储器装置包括依据其内所存储的数据而具有不同状态的存储器单元。可以通过字线和位线来访问存储器单元，并且存储器装置可以包括被配置为通过控制字线和位线来访问存储器单元的电路。另外，存储器装置可以包括被配置为执行外部所请求的操作(诸如，数据写入和读取操作)的电路。为了增加存储器装置的集成度，需要减小用于设置电路的布局面积。


技术实现要素：

3.各种实施方式涉及具有改进集成度的垂直结构的存储器装置。
4.在一个实施方式中，一种具有垂直结构的存储器装置可以包括：存储器单元阵列，其限定在单元晶圆中并且具有在第一方向上延伸并在第二方向上布置的多条字线，并且具有在第二方向上延伸并在第一方向上布置的多条位线；以及逻辑电路，其被配置为控制存储器单元阵列，该逻辑电路包括页缓冲器低压电路、页缓冲器高压电路、行解码器电路和外围电路，其中，页缓冲器低压电路设置在第一外围晶圆中，并且页缓冲器高压电路、行解码器电路和外围电路设置在第二外围晶圆中，并且其中，单元晶圆在垂直于由第一方向和第二方向形成的平面的垂直方向上与第一外围晶圆和第二外围晶圆交叠。
5.在一个实施方式中，一种具有垂直结构的存储器装置可以包括设置在单元晶圆中的存储器单元阵列和控制存储器单元阵列的逻辑电路，该逻辑电路包括设置在第一外围晶圆中的第一逻辑电路和设置在第二外围晶圆中的第二逻辑电路，其中，第一逻辑电路包括具有第一数量的不同厚度的栅极介电层的多个第一晶体管，并且第二逻辑电路包括具有第二数量的不同厚度的栅极电介层的多个第二晶体管，其中，第一数量小于第二数量。
附图说明
6.图1是示意性地例示了根据本公开的实施方式的存储器装置的示例表示的框图。
7.图2a是例示了根据本公开的实施方式的存储器装置的示例表示的示意性截面图。
8.图2b是例示了根据本公开的另一实施方式的存储器装置的示例表示的示意性截面图。
9.图3是例示了根据本公开的实施方式的存储器装置的表示的截面图。
10.图4是例示了单元晶圆的存储器单元阵列的布局表示的顶视图。
11.图5是例示了第一外围晶圆的页缓冲器低压电路的布局表示的顶视图。
12.图6至图8、图10至图12以及图14是例示了第二外围电路的传输晶体管电路和页缓冲器高压电路的布局表示的顶视图。
13.图9是例示了图8所示的一对页缓冲器高压组和与其相对应的一个页缓冲器低压
组的布局表示的图。
14.图13是例示了图12所示的一个页缓冲器高压组和与其相对应的一个页缓冲器低压组的布局表示的图。
15.图15a是例示了与本公开相关的存储器装置的布局表示的图，并且图15b是例示了根据本公开的实施方式的存储器装置的布局表示的图。
16.图16是示意性地例示了包括根据本公开的实施方式的存储器装置的存储器系统的示例表示的框图。
17.图17是示意性地例示了包括根据本公开的实施方式的存储器装置的计算系统的表示的框图。
具体实施方式
18.通过以下并参照附图所描述的示例性实施方式的描述，本公开的优点和特征以及实现它们的方法将变得显而易见。然而，本公开不限于本文公开的示例性实施方式，而是可以以各种不同的方式来实现。本公开的示例性实施方式将本公开的范围传达给本领域技术人员。
19.因为描述本公开的实施方式的附图中给出的元件的图形、尺寸、比率、角度、数量仅是示例性的，所以本公开不限于所示出的事项。贯穿说明书，相似的附图标记指代相似的组件。在描述本公开时，当确定出相关技术的详细描述可能使本公开的要旨或清楚性模糊时，将省略其详细描述。应当理解，说明书和权利要求书中使用的术语“包括”、“具有”、“包含”等不应解释为限于其后列出的手段，除非另外明确说明。当提及单数名词时使用不定冠词或定冠词(例如，“一”、“一种”或“该”)时，除非另有明确说明，否则该冠词可以包括该名词的复数形式。
20.在解释本公开的实施方式中的元件时，即使在没有明确提及的情况下，也应将它们解释为包括误差容限。
21.另外，在描述本公开的组件时，可以使用诸如第一、第二、a、b、(a)和(b)之类的术语。这些术语仅是出于将一个组件与另一组件区别开的目的，并非限制组件的物质、次序、顺序或数量。另外，本公开的实施方式中的组件不受这些术语的限制。这些术语仅用于将一个组件与另一组件区分开。因此，如本文所使用的，在本公开的技术构思内，第一组件可以是第二组件。
22.如果组件被描述为“连接”、“联接”或“链接”到另一组件，则可以意味着该组件不仅直接“连接”、“联接”或“链接”，而且经由第三组件间接地“连接”、“联接”或“链接”。在描述诸如“元件b上的元件a”、“元件b上方的元件a”、“元件b下方的元件a”和“元件b旁边的元件a”等的位置关系时，除非明确使用术语“直接”或“紧接着”，否则可以在元件a和b之间设置一个或更多个其它元件。
23.本公开的各种示例性实施方式的特征可以部分地或全部地联接、组合或分离。从技术上讲，各种交互和操作是可行的。可以单独地或组合地实践各种示例性实施方式。
24.在下文中，将参照附图详细描述本公开的实施方式的各种示例。
25.图1是示意性地例示了根据本公开的实施方式的存储器装置的示例表示的框图。
26.参照图1，根据本公开的实施方式的存储器装置100可以包括存储器单元阵列110
和用于控制存储器单元阵列110的逻辑电路。逻辑电路可以包括行解码器电路120、页缓冲器电路130和外围电路(peri电路)140。
27.存储器单元阵列110可以包括多个存储块blk。存储块blk可以各自包括多个存储器单元。例如，存储器单元可以是非易失性存储器单元，并且更详细地，存储器单元可以是基于电荷撷取装置的非易失性存储器单元。
28.存储块blk中的每一个可以通过多条字线wl联接至行解码器电路120。响应于从外围电路140提供的行地址x_a，行解码器电路120可以从存储器单元阵列110中所包括的存储块blk当中选择任意一个存储块。
29.行解码器电路120可以将从外围电路140提供的操作电压x_v传送到与从存储器单元阵列110中包括的存储块blk当中所选择的存储块blk联接的字线wl。为了传送操作电压x_v，行解码器电路120可以包括传输晶体管电路(pass tr电路)121，该传输晶体管电路由分别与存储块blk的多条字线wl联接的多个传输晶体管来配置。
30.页缓冲器电路130可以从外围电路140接收页缓冲器控制信号pb_c，并且可以向外围电路140发送数据信号data以及从外围电路140接收数据信号data。页缓冲器电路130可以响应于页缓冲器控制信号pb_c而控制位线bl。例如，页缓冲器电路130可以通过响应于页缓冲器控制信号pb_c而感测位线bl的信号来检测存储器单元阵列110的存储器单元中所存储的数据，并且可以依据检测到的数据向外围电路140发送数据信号data。页缓冲器电路130可以响应于页缓冲器控制信号pb_c，基于从外围电路140接收的数据信号data向位线bl施加信号，从而可以将数据写入存储器单元阵列110的存储器单元。页缓冲器电路130可以向联接到激活字线的存储器单元写入数据或者从联接到激活字线的存储器单元读取数据。
31.页缓冲器电路130可以包括页缓冲器高压电路131和页缓冲器低压电路132。页缓冲器高压电路131可以包括联接在多条位线bl和多条联接线blcm之间的多个页缓冲器高压单元hv。
32.页缓冲器低压电路132可以包括通过多条联接线blcm联接到多个页缓冲器高压单元hv的多个页缓冲器低压单元lv。页缓冲器低压单元lv可以包括锁存器(未示出)。页缓冲器低压单元lv可以基于锁存器中所存储的数据而向感测节点施加电压。施加至感测节点的电压可以通过页缓冲器高压单元hv传送到相应的位线bl。页缓冲器低压单元lv可以基于从位线bl通过页缓冲器高压单元hv传送至感测节点的电压来执行锁存。
33.外围电路140可以从存储器装置100外部的装置(例如，存储器控制器)接收命令信号cmd、地址信号add和控制信号ctrl，并且可以向存储器装置100外部的装置发送数据data以及从存储器装置100外部的装置接收数据data。外围电路140可以基于命令信号cmd、地址信号add和控制信号ctrl，输出用于将数据写入存储器单元阵列110或从存储器单元阵列110读取数据的信号，例如，行地址x_a、页缓冲器控制信号pb_c等。外围电路140可以生成存储器装置100中所需的包括操作电压x_v的各种电压。
34.图2a和图2b是例示了根据本公开的实施方式的存储器装置的表示的示意性截面图。
35.参照图2a，根据本公开的实施方式的存储器装置可以包括单元晶圆cw、接合到单元晶圆cw上的第一外围晶圆pw1、以及接合到第一外围晶圆pw1上的第二外围晶圆pw2。例如，单元晶圆cw和第一外围晶圆pw1可以通过混合接合技术彼此接合，并且第一外围晶圆
pw1和第二外围晶圆pw2可以通过混合接合技术彼此接合。
36.为了便于理解，图2a例示了彼此分开的单元晶圆cw的顶表面和第一外围晶圆pw1的底表面，以及彼此分开的第一外围晶圆pw1的顶表面和第二外围晶圆pw2的底表面。然而，应该理解，单元晶圆cw的顶表面和第一外围晶圆pw1的底表面彼此接触，并且第一外围晶圆pw1的顶表面和第二外围晶圆pw2的底表面彼此接触。
37.存储器单元阵列110可以设置在单元晶圆cw中，并且页缓冲器低压电路(pb lv)132可以设置在第一外围晶圆pw1中。行解码器电路(x-dec)120、页缓冲器高压电路(pb hv)131和外围电路(peri电路)140可以设置在第二外围晶圆pw2中。
38.此外，可以改变第一外围晶圆pw1和第二外围晶圆pw2的接合顺序或相对位置。如图2b所示，在另一实施方式中，第二外围晶圆pw2可以接合到单元晶圆cw上，并且第一外围晶圆pw1可以接合到第二外围晶圆pw2上。
39.在实施方式中，当包括与存储器单元阵列110直接接口连接的页缓冲器高压电路(pb hv)131和行解码器电路(x-dec)120的第二外围晶圆pw2接合到单元晶圆cw时，可以缩短联接存储器单元阵列110和行解码器电路(x-dec)120的布线的长度以及联接存储器单元阵列110和页缓冲器高压电路(pb hv)131的布线的长度。
40.在下文中以及在附图中，从基板的顶表面垂直突出的方向定义为垂直方向vd，并且平行于基板的顶表面并且彼此交叉的两个方向分别定义为第一方向fd和第二方向sd。例如，第一方向fd可以对应于字线的延伸方向和位线的布置方向，并且第二方向sd可以对应于位线的延伸方向和字线的布置方向。第一方向fd和第二方向sd可以基本上彼此垂直地相交。在附图中，由箭头指示的方向和与之相反的方向表示相同的方向。
41.图3是例示了根据本公开的实施方式的存储器装置的表示的截面图。
42.参照图3，单元晶圆cw可以包括第一基板10、以及交替地层叠在第一基板10上的多个电极层20和多个层间介电层22。
43.第一基板10可以包括半导体材料，例如，iv族半导体、iii-v族化合物半导体或ii-vi族化合物半导体。例如，iv族半导体可以包括硅、锗或硅-锗。例如，第一基板10可以被设置为多晶层或外延层。
44.电极层20可以包括导电材料。例如，电极层20可以包括选自掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)以及过渡金属(例如，钛或钽)中的至少一种。在电极层20当中，从最下端的电极层20起的至少一个电极层20可以配置源极选择线。在电极层20当中，从最上端的电极层20起的至少一个电极层20可以配置漏极选择线。源极选择线和漏极选择线之间的电极层20可以配置字线。层间介电层22可以包括氧化硅。
45.存储器装置可以包括在第一方向fd上交替地布置的多个减薄区sr和多个单元区cr。
46.在减薄区sr中的至少一个中，电极层20可以具有通过位于该电极层20上的另一电极层20暴露的焊盘部lp。电极层20的焊盘部lp可以分布并且设置在多个减薄区sr中。在每个减薄区sr中，因为焊盘部lp相对于彼此交错，所以可以形成阶梯结构。
47.可以定义多个垂直沟道ch，以在垂直方向vd上穿过交替层叠在单元区cr中的多个电极层20和多个层间介电层22。尽管没有详细示出，但是每个垂直沟道ch可以包括沟道层
和栅极介电层。沟道层可以包括多晶硅或单晶硅，并且可以在其一些区域中包括诸如硼(b)之类的p型杂质。栅极介电层可以具有围绕沟道层的外壁的形状。栅极介电层可以包括从沟道层的外壁起依次层叠的隧道介电层、电荷储存层和阻挡层。在一些实施方式中，栅极介电层可以具有其中氧化物层、氮化物层和氧化物层依次层叠的ono(氧化物-氮化物-氧化物)层叠结构。
48.可以在源极选择线围绕垂直沟道ch的区域或区中配置源极选择晶体管。可以在字线围绕垂直沟道ch的区域或区中配置存储器单元。可以在漏极选择线围绕垂直沟道ch的区域或区中配置漏极选择晶体管。沿着一个垂直沟道ch设置的源极选择晶体管、多个存储器单元和漏极选择晶体管可以配置一个单元串。
49.多条位线bl可以设置在包括多个电极层20和多个层间介电层22的层叠物上方。位线bl可以在第二方向sd上延伸，并且可以在第一方向fd上布置。位线bl可以通过位线接触件blc联接到相应的垂直沟道ch。
50.尽管未示出，但是可以通过划分多个电极层20和多个层间介电层22来限定多个狭缝。存储器单元可以通过多个狭缝划分为块。
51.单元晶圆cw可以在其一个表面上包括多个第一接合焊盘pad1。每条位线bl可以通过接触件cnt11联接到相应的第一接合焊盘pad1。每个电极层20可以通过接触件cnt12和cnt13以及布线m11联接到相应的第一接合焊盘pad1。
52.第一外围晶圆pw1可以包括第二基板12和限定在第二基板12下方的第一逻辑电路logic 1。
53.第二基板12可以是单晶半导体层。例如，第二基板12可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或通过选择性外延生长而形成的外延薄膜。
54.第一逻辑电路logic 1可以配置页缓冲器低压电路132。页缓冲器低压电路132可以包括多个第一晶体管tr1。第一晶体管tr1可以包括设置在第二基板12的底表面上的栅极介电层gox1、设置在栅极介电层gox1下方的栅极ge1、以及限定在第二基板12的有源区中的位于栅极ge1两侧的部分中的结jc11和jc12。结jc11和jc12是通过将n型或p型杂质注入到第二基板12的有源区的多个部分中而限定的区域。结中的一个(jc11或jc12)可以用作第一晶体管tr1的源极区，而另一个可以用作第一晶体管tr1的漏极区。
55.第一外围晶圆pw1可以在其接合到第二外围晶圆pw2的顶表面的底表面上包括多个第二接合焊盘pad2。第二接合焊盘pad2中的每一个可以通过多个接触件cnt21、cnt22和cnt23以及布线m21和m22联接到第一逻辑电路logic 1。
56.第一外围晶圆pw1的布线m21和m22可以由具有相对高的电阻率但是价格便宜的材料(例如，钨(w))形成。因为联接到页缓冲器低压电路132的布线的数量少，所以可以增加布线的线宽。因此，即使当布线m21和m22由具有高电阻率的材料形成时，由rc延迟导致页缓冲器低压电路132的功能错误的可能性也较低。因此，布线m21和m22可以由具有高电阻率但价格也便宜的材料形成。
57.第二外围晶圆pw2可以包括第三基板14和限定在第三基板14上的第二逻辑电路logic 2。第三基板14可以由与第二基板12相同的材料形成。
58.第二逻辑电路logic 2可以包括行解码器电路120、页缓冲器高压电路131和外围电路140。行解码器电路120、页缓冲器高压电路131和外围电路140可以包括多个第二晶体
管tr2。
59.第二晶体管tr2中的每一个可以包括设置在第三基板14上的栅极介电层gox2、设置在栅极介电层gox2上的栅极ge2、以及限定在第三基板14的有源区中的位于栅极ge2两侧的部分中的结jc21和jc22。结jc21和jc22是通过将n型或p型杂质注入到第三基板14的有源区的多个部分中而限定的区域。结中的一个(jc21或jc22)可以用作第二晶体管tr2的源极区，而另一个可以用作第二晶体管tr2的漏极区。
60.第一晶体管tr1的栅极介电层gox1的不同厚度的类型数量小于第二晶体管tr2的栅极介电层gox2的不同厚度的类型数量。
61.详细地，为了配置页缓冲器低压电路132，可以使用低压晶体管，并且可以不使用薄膜晶体管和高压晶体管。另一方面，可以使用薄膜晶体管、低压晶体管和高压晶体管来配置行解码器电路120和外围电路140，并且可以使用高压晶体管来配置页缓冲器高压电路131。薄膜晶体管的栅极介电层、低压晶体管的栅极介电层和高压晶体管的栅极介电层可以具有不同的厚度。例如，针对配置页缓冲器低压电路132的第一晶体管tr1的栅极介电层gox1，可以仅存在一种厚度，但是对于配置行解码器电路120、页缓冲器高压电路131和外围电路140的第二晶体管tr2的栅极介电层gox2，可以存在三种类型的不同厚度。
62.第二外围晶圆pw2可以在其接合至单元晶圆cw的底表面上包括分别接合至第一接合焊盘pad1的多个第三接合焊盘pad3。第三接合焊盘pad3中的每一个可以通过接触件cnt31和cnt32以及布线m31联接到第二逻辑电路logic 2。
63.第二外围晶圆pw2可以在其接合至第一外围晶圆pw1的顶表面上包括分别接合至第二接合焊盘pad2的多个第四接合焊盘pad4。第四接合焊盘pad4中的每一个可以通过多个接触件cnt33、cnt34和cnt35以及布线m32和m33联接到第二逻辑电路logic 2。
64.第二外围晶圆pw2的布线m31、m32和m33可以由具有比第一外围晶圆pw1的布线m21和m22更低的电阻率的材料(例如，铝(al)或铜(cu))形成。
65.随着字线的层叠数量增加以增加存储器容量，联接字线和行解码器电路120的布线数量增加，因此，联接字线和行解码器电路120的布线的节距减小并变细。由于位线bl因高集成度而具有细节距，因此联接位线bl和页缓冲器高压电路131的布线的节距也减小并且变得更细。由于这个事实，随着在联接至行解码器电路120和页缓冲器高压电路131的布线中发生的rc延迟增加，第二逻辑电路logic 2的功能错误的可能性增大。为了防止由于rc延迟引起的第二逻辑电路logic 2的功能错误，布线m31、m32和m33可以由价格昂贵但电阻率低的材料形成。
66.在与本实施方式不同的、在第一外围晶圆和第二外围晶圆中分开设置需要具有细节距的布线的电路的情况下，为了防止由于rc延迟引起的功能错误，第一外围晶圆的布线和第二外围晶圆的布线都应由电阻率低但价格昂贵的材料形成。因此，存储器装置的制造成本增加并且其价格竞争力可能恶化。根据所公开的实施方式，仅在第二外围晶圆pw2中设置需要具有细节距的布线的电路，并且在第一外围晶圆pw1中仅设置不需要细节距的布线的页缓冲器低压电路132。因此，可以降低第一外围晶圆pw1的制造成本。
67.作为用于在单个晶圆上形成具有不同厚度的栅极介电层的方法，可以使用以下方法：在基板上形成厚的栅极介电层，然后去除限定在薄栅极介电层形成区域中的厚的栅极介电层，然后用附加形成的薄的栅极介质层代替。为了去除限定在薄栅极介电层形成区域
中的厚的栅极介电层，形成掩模图案以暴露出薄栅极介电层形成区域，然后蚀刻工艺去除通过掩模图案所暴露的厚的栅极介电层，然后根据需要可以通过剥离工艺去除在蚀刻工艺之后剩余的掩模图案。随着在单个晶圆中要形成的栅极介电层的不同厚度的类型数量增加，制造晶圆所需的步骤数量可以增加，从而增加了制造时间和制造成本，并且增大了在制造工艺期间发生故障的可能性。
68.与本文公开的实施方式相比，被配置为使得不仅在第二外围晶圆中而且在第一外围晶圆中的电路各自包括高压晶体管、低压晶体管和薄膜晶体管，在第一外围晶圆中要形成的栅极介电层的不同厚度的类型数量增加，由此在制造第一外围晶圆时将消耗附加的成本和时间。
69.然而，根据所公开的实施方式，在第一外围晶圆pw1中仅设置仅包括低压晶体管的页缓冲器低压电路132。在第一外围晶圆pw1中不设置包括高压晶体管和薄膜晶体管的电路，因此与第二外围晶圆pw2相比，在第一外围晶圆pw1中要形成的栅极介电层的不同厚度的类型更少。因此，可以减少制造第一外围晶圆pw1的时间和成本。
70.图4是例示了单元晶圆cw的存储器单元阵列的布局表示的顶视图。
71.参照图4，存储器单元阵列110可以被划分成四个存储器组mg1至mg4。第一存储器组mg1和第二存储器组mg2可以分别设置在第一减薄区sr1在第一方向fd上的两侧，并且第三存储器组mg3和第四存储器组mg4可以分别设置在第二减薄区sr2在第一方向fd上的两侧。
72.以这种方式，存储器单元阵列110可以被划分为其数量是减薄区的数量的两倍的存储器组mg1至mg4，并且两个存储器组可以被配对并设置在每个相应减薄区在第一方向fd上的两侧。
73.尽管未示出，但是第一存储器组mg1至第四存储器组mg4中的每一个可以包括多条位线。
74.图5是例示了第一外围晶圆的页缓冲器低压电路的布局表示的顶视图。
75.参照图5，页缓冲器低压电路132可以包括以矩阵形式布置的多个页缓冲器低压单元lv。页缓冲器低压电路132的行数可以与数据输入/输出引脚的数量相同。例如，如果有八个数据输入/输出引脚，则页缓冲器低压电路132可以由八行来配置，并且可以在页缓冲器低压电路132的每列中设置八个页缓冲器低压单元lv。
76.然而，应当注意，实施方式不限于此，并且在其它实施方式中，页缓冲器低压电路132的行数和数据输入/输出引脚的数量可以彼此不同。在本说明书中，行数将被用作与级数相同的概念。
77.页缓冲器低压电路132可以被划分为第一页缓冲器低压组pb lv group 1至第八页缓冲器低压组pb lv group 8。作为示例，可以理解的是，页缓冲器低压电路132中所包括的多个页缓冲器低压单元lv被分组为八个页缓冲器低压组pb lv group 1至pb lv group 8。
78.在第二方向sd上并排设置的第一页缓冲器低压组pb lv group 1和第二页缓冲器低压组pb lv group 2可以对应于第一存储器组(图4的mg1)，并且可以在垂直方向vd上与第一存储器组(图4的mg1)交叠。在第二方向sd上并排设置的第三页缓冲器低压组pb lv group 3和第四页缓冲器低压组pb lv group 4可以对应于第二存储器组(图4的mg2)，并且
tr group 8在第二方向sd上相对于第二减薄区sr2以z字型布置。
88.虽然图6例示了传输晶体管电路121被划分为数量是减薄区的数量的四倍的传输晶体管组，但是要注意，本公开不限于此。在其它实施方式中，传输晶体管电路121可以划分为数量与页缓冲器低压组的数量相同(即，减薄区的数量的2n倍)的传输晶体管组。传输晶体管组可以设置为在垂直方向上与多个页缓冲器低压组中的一个交叠。传输晶体管组可以设置为邻接多个减薄区中的相应一个的边缘，并且传输晶体管组的边缘可以设置为在垂直方向上与多个页缓冲器低压组中的一个的边缘交叠，并且多个页缓冲器高压组中的一个的边缘可以设置为在垂直方向上与相应页缓冲器低压组的边缘交叠，该相应页缓冲器低压组的所述边缘与相应页缓冲器低压组的与传输晶体管组的边缘交叠的边缘相对。传输晶体管组的边缘和多个页缓冲器高压组中的所述一个的边缘可以邻接相应减薄区的相同边缘。
89.页缓冲器高压电路131可以被划分为数量与页缓冲器低压组的数量相同的页缓冲器高压组pb hv group 1至pb hv group 8，并且每个页缓冲器高压组可以设置为在垂直方向vd上与相应一个页缓冲器低压组交叠。在这种情况下，页缓冲器高压组的级数可以与一个页缓冲器低压组的级数相同。
90.图6例示了页缓冲器高压电路131被划分为分别与图5的第一页缓冲器低压组pb lv group 1至第八页缓冲器低压组pb lv group 8对应的第一页缓冲器高压组pb hv group 1至第八页缓冲器高压组pb hv group 8。
91.第一页缓冲器高压组pb hv group 1和第二页缓冲器高压组pb hv group 2可以联接到第一存储器组(图4的mg1)的位线。第一页缓冲器高压组pb hv group 1可以通过联接线联接至第一页缓冲器低压组(图5的pb lv group 1)，并且第二页缓冲器高压组pb hv group 2可以通过联接线联接至第二页缓冲器低压组(图5的pb lv group 2)。
92.第三页缓冲器高压组pb hv group 3和第四页缓冲器高压组pb hv group 4可以联接到第二存储器组(图4的mg2)的位线。第三页缓冲器高压组pb hv group 3可以通过联接线联接至第三页缓冲器低压组(图5的pb lv group 3)，并且第四页缓冲器高压组pb hv group 4可以通过联接线联接至第四页缓冲器低压组(图5的pb lv group 4)。
93.第五页缓冲器高压组pb hv group 5和第六页缓冲器高压组pb hv group 6可以联接到第三存储器组(图4的mg3)的位线。第五页缓冲器高压组pb hv group 5可以通过联接线联接至第五页缓冲器低压组(图5的pb lv group 5)，并且第六页缓冲器高压组pb hv group 6可以通过联接线联接至第六页缓冲器低压组(图5的pb lv group 6)。
94.第七页缓冲器高压组pb hv group 7和第八页缓冲器高压组pb hv group 8可以联接到第四存储器组(图4的mg4)的位线。第七页缓冲器高压组pb hv group 7可以通过联接线联接到第七页缓冲器低压组(图5的pb lv group 7)，并且第八页缓冲器高压组pb hv group 8可以通过联接线联接到第八页缓冲器低压组(图5的pb lv group 8)。
95.第一页缓冲器高压组pb hv group 1可以在垂直方向vd上与第一存储器组(图4的mg1)和第一页缓冲器低压组(图5的pb lv group 1)交叠，并且可以设置为在第一方向fd上伸长或延伸，第一方向fd是位线的布置方向。第一页缓冲器高压组pb hv group 1在第一方向fd上的尺寸可以与第一存储器组(图4的mg1)在第一方向fd上的尺寸和第一页缓冲器低压组(图5的pb lv group 1)在第一方向fd上的尺寸基本相同。
96.第二页缓冲器高压组pb hv group 2至第八页缓冲器高压组pb hv group 8也可
以按照与如上所述的第一页缓冲器高压组pb hv group 1的方式类似的方式来配置和设置。
97.一个传输晶体管组在第二方向sd上的尺寸小于一个页缓冲器低压组在第二方向sd上的尺寸，并且一个页缓冲器高压组在第二方向sd上的尺寸小于一个页缓冲器低压组在第二方向sd上的尺寸。
98.如上所述，传输晶体管电路121可以通过被划分为多个传输晶体管组来设置，每个传输晶体管组在第二方向sd上的尺寸小于页缓冲器低压组在第二方向sd上的尺寸，并且页缓冲器高压电路131可以通过被划分为多个页缓冲器高压组来设置，每个页缓冲器高压组在第二方向sd上的尺寸小于页缓冲器低压组在第二方向sd上的尺寸。因此，可以在没有交叠并且彼此没有干扰的情况下在单个平面上布局传输晶体管组和页缓冲器高压组。
99.参照图7，传输晶体管组pass tr group 1至pass tr group 4中的每一个的至少一部分可以位于第一减薄区sr1中，并且第一传输晶体管组pass tr group 1至第四传输晶体管组pass tr group 4可以在第二方向sd上彼此偏移并且相对于第一减薄区sr1以z字型设置。
100.类似地，传输晶体管组pass tr group 5至pass tr group 8中的每一个的至少一部分可以位于第二减薄区sr2中，并且第五传输晶体管组pass tr group 5至第八传输晶体管组pass tr group 8可以在第二方向sd上彼此偏移并且相对于第二减薄区sr2以z字型布置。
101.图7例示了在第一方向fd上的尺寸大于减薄区在第一方向fd上的尺寸的传输晶体管组。在其它实施方式中，如果传输晶体管组在第一方向fd上的尺寸与减薄区在第一方向fd上的尺寸相同或小于减薄区在第一方向fd上的尺寸，则整个传输晶体管组可以被设置在相应的减薄区中。图7还例示了传输晶体管组的边缘和多个页缓冲器高压组中的一个的边缘可以邻接相应减薄区的相对边缘。
102.如上所述，传输晶体管组pass tr group 1至pass tr group 8中的每一个的至少一部分设置在减薄区中。在比较例中，如果传输晶体管组pass tr group 1至pass tr group 8中的每一个的整体设置在减薄区的外部，则可能需要增大不用于设置页缓冲器高压组pb hv group 1至pb hv group 8和传输晶体管组pass tr group 1至pass tr group 8的连续区域(图7中用十字表示的阴影区域)的面积，以容纳设置于该区域中的外围电路(图1的140)。
103.例如，在外围电路中所包括的电路当中，可能存在需要设置在相对宽的连续空间中的电路。这样的电路可以具有在垂直方向vd上与存储器单元阵列(图4的110)不交叠的部分。因此，在比较例中，第二外围晶圆pw2的面积会增加，并且存储器装置的尺寸会增加。
104.然而，根据所公开的实施方式，每个传输晶体管组的至少一部分位于减薄区中，因此可以提供不用于设置页缓冲器高压组pb hv group 1至pb hv group 8和传输晶体管组pass tr group 1至pass tr group 8的更宽或更大的连续区域。通过将外围电路设置在这样的区域中，可以减小第二外围晶圆pw2的尺寸。
105.参照图8，页缓冲器高压电路131可以被划分为页缓冲器高压组pb hv group 1-1至pb hv group 8-2。页缓冲器高压组的数量可以是页缓冲器低压组的数量的两倍。两个页缓冲器高压组可以设置为在第二方向sd上彼此间隔开。两个页缓冲器高压组可以被配对并
且在垂直方向vd上与相应的一个页缓冲器低压组交叠。
106.在图8中，一个页缓冲器高压组的级数可以是一页缓冲器低压组的级数的一半。例如，如果一个页缓冲器低压组由四级来配置(参见图5)，则页缓冲器高压组pb hv group 1-1至pb hv group 8-2各自可以由两级来配置。
107.参照图9，页缓冲器高压单元hv在第二方向sd上的尺寸为l1，该尺寸l1比页缓冲器低压单元lv在第二方向sd上的尺寸l2短。由于l1和l2之间的差异，通过联接线彼此联接的页缓冲器高压单元hv和页缓冲器低压单元lv可以设置为在第二方向sd上彼此分开。
108.例如，框a中的页缓冲器高压单元hv和框b中的页缓冲器低压单元lv可以通过联接线彼此联接，并且可以设置为在第二方向sd上彼此分开距离d1。
109.如果页缓冲器高压组pb hv group 7-1不与页缓冲器高压组pb hv group 7-2间隔开，而是设置为与页缓冲器高压组pb hv group 7-2接触，则距离d1的大小增加，因此，需要使用更长的联接线来联接框a中的页缓冲器高压单元hv和框b中的页缓冲器低压单元lv。
110.然而，根据图8中所示的实施方式，与一个页缓冲器低压组(例如，图5的pb lv group 7)相对应的两个页缓冲器高压组(例如，pb hv group 7-1和pb hv group 7-2)被设置为在第二方向sd上彼此间隔开。因此，可以减小彼此相对应的页缓冲器高压单元hv和页缓冲器低压单元lv之间的距离d1，因此可以缩短用于联接彼此对应的页缓冲器高压单元hv和页缓冲器低压单元lv的联接线的长度。
111.参照图10，第一传输晶体管组pass tr group 1至第八传输晶体管组pass tr group 8可以设置在第一减薄区sr1、第二减薄区sr2以及第一减薄区sr1与第二减薄区sr2之间的单元区cr的外部。
112.详细地，第一传输晶体管组pass tr group 1至第四传输晶体管组pass tr group 4可以在第二方向sd上并排设置，并且在第一方向fd上相对于第一减薄区sr1设置在与单元区cr相对的区域中。第五传输晶体管组pass tr group 5至第八传输晶体管组pass tr group 8可以在第二方向sd上并排设置，并且在第一方向fd上相对于第二减薄区sr2设置在与单元区cr相对的区域中。因此，第一传输晶体管组pass tr group 1至第四传输晶体管组pass tr group 4可以设置为在第一方向fd上与第五传输晶体管组pass tr group 5至第八传输晶体管组pass tr group 8分开，并且可以通过插置于它们之间的第一减薄区sr1、单元区cr和第二减薄区sr2分开。在图10中，页缓冲器高压电路包括多个页缓冲器高压组pb hv group 1-1至pb hv group 8-2，该多个页缓冲器高压组pb hv group 1-1至pb hv group 8-2可以包括数量为多个页缓冲器低压组pb lv group 1至pb lv group 8中的页缓冲器低压组的数量的两倍的页缓冲器高压组。在顶视图中，第一2n个传输晶体管组pass tr group 1至pass tr group 4可以设置为在第二方向sd上与第一2n个页缓冲器高压组pb hv group 1-1至pb hv 2-2交替，并且在顶视图中，第二2n个传输晶体管组pass tr group 5至pass tr group 8可以设置为在第二方向sd上与第二2n个页缓冲器高压组pb hv group 7-1至pb hv group 8-2交替。
113.以这种方式，传输晶体管组pass tr group 1至pass tr group 8设置于在第一方向fd上连续布置的第一减薄区sr1、单元区cr和第二减薄区sr2的外部。因此，可以提供不用于设置页缓冲器高压组pb hv group 1至pb hv group 8和传输晶体管组pass tr group 1至pass tr group 8的相对宽的连续区域。需要设置在相对宽的连续空间中的外围电路可
以设置在这样的区域中。因此，可以抑制或避免由于外围电路的存在而导致的第二外围晶圆pw2的面积增加。
114.参照图11，第一传输晶体管组pass tr group 1至第四传输晶体管组pass tr group 4可以在第二方向sd上并排设置。在第一方向fd上，第一传输晶体管组pass tr group 1至第四传输晶体管组pass tr group 4的中心可以与第一减薄区sr1的在第二方向sd上延伸的中心线对齐。
115.第五传输晶体管组pass tr group 5至第八传输晶体管组pass tr group 8可以在第二方向sd上并排设置。在第一方向fd上，第五传输晶体管组pass tr group 5至第八传输晶体管组pass tr group 8的中心可以与第二减薄区sr2的在第二方向sd上延伸的中心线对齐。图11例示了页缓冲器高压电路131可以包括多个页缓冲器高压组pb hv group 1-1至pb hv group 8-2，该多个页缓冲器高压组pb hv group1-1至pb hv group 8-2包括数量为多个页缓冲器低压组(图5的pb lv group 1至pb lv group 8)中的页缓冲器低压组的数量的两倍的页缓冲器高压组。在顶视图中，第一传输晶体管组pass tr group 1至第四传输晶体管组pass tr group 4可以设置为在第二方向sd上沿着第一减薄区sr1的一个边缘与页缓冲器高压组pb hv group1-1至pb hv group 2-2交替。并且在顶视图中，第一传输晶体管组pass tr group 1至第四传输晶体管组pass tr group 4可以设置为在第二方向sd上沿着第一减薄区sr1的另一边缘与页缓冲器高压组pb hv group 3-1至pb hv group 4-2交替。在顶视图中，第五传输晶体管组pass tr group 5至第八传输晶体管组pass tr group 8可以设置为在第二方向sd上沿着第二减薄区sr2的一个边缘与页缓冲器高压组pb hv group 5-1至pb hv group 6-2交替。并且在顶视图中，第五传输晶体管组pass tr group 5至第八传输晶体管组pass tr group 8可以设置为在第二方向sd上沿着第二减薄区sr2的另一边缘与页缓冲器高压组pb hv group 7-1至pb hv group 8-2交替。
116.如以上参照图6所描述的，第一传输晶体管组pass tr group 1至第四传输晶体管组pass tr group 4的传输晶体管分别联接至第一减薄区sr1的焊盘部。因此，为了缩短用于联接传输晶体管和与其相对应的焊盘部的布线的长度，需要将传输晶体管设置在第一减薄区sr1中，或者如果传输晶体管设置在第一减薄区sr1的外部，则需要尽可能的减小传输晶体管与第一减薄区sr1之间的距离。
117.第一传输晶体管组pass tr group 1至第四传输晶体管组pass tr group 4在第一方向fd上的尺寸可以对应于第一传输晶体管组pass tr group 1至第四传输晶体管组pass tr group 4中所包括的传输晶体管所占据的区域在第一方向fd上的尺寸。
118.随着字线数量的增加，第一传输晶体管组pass tr group 1至第四传输晶体管组pass tr group 4中所包括的传输晶体管的数量增加，并且第一传输晶体管组pass tr group 1至第四传输晶体管组pass tr group 4的传输晶体管所占据的区域在第一方向fd上的尺寸(即，第一传输晶体管组pass tr group 1至第四传输晶体管组pass tr group 4在第一方向fd上的尺寸)增加。因此，第一传输晶体管组pass tr group1至第四传输晶体管组pass tr group 4在第一方向fd上的尺寸可以变得大于第一减薄区sr1在第一方向fd上的尺寸。在这种情况下，无法将第一传输晶体管组pass tr group 1至第四传输晶体管组pass tr group 4中所包括的全部传输晶体管设置到第一减薄区sr1中，并且一些传输晶体管可以设置在第一减薄区sr1外部。
119.如果第一传输晶体管组pass tr group 1至第四传输晶体管组pass tr group 4被设置为例如通过相对于第一减薄区sr1的中心线在第一方向fd上移位而偏移，则可能需要使用长度更长的布线来将在远离第一减薄区sr1的方向上偏移的传输晶体管联接到焊盘部。如果布线的长度增加，则随着rc延迟增加，存储器装置的性能可能下降。
120.根据本公开的实施方式，第一传输晶体管组pass tr group 1至第四传输晶体管组pass tr group 4在第一方向fd上的中心与第一减薄区sr1的在第二方向sd上延伸的中心线对齐。因此，第一传输晶体管组pass tr group 1至第四传输晶体管组pass tr group 4可以相对于第一减薄区sr1的中心线居中设置而不偏向任何一侧。因此，可以缩短与第一减薄区sr1分开最远的传输晶体管与第一减薄区sr1之间的距离，从而可以缩短用于联接传输晶体管和位于第一减薄区sr1中的焊盘部的布线的长度。
121.参照图12，第一缓冲器高压组pb hv group 1至第八页缓冲器高压组pb hv group 8中的每一个在第二方向sd上的中心可以与相应页缓冲器低压组的在第一方向fd上延伸的中心线对齐。例如，第一页缓冲器高压组pb hv group 1在第二方向sd上的中心可以与第一页缓冲器低压组(图5的pb lv group 1)的在第一方向fd上延伸的中心线对齐。在图12中，行解码器电路包括传输晶体管电路121，并且传输晶体管电路121可以包括多个传输晶体管组pass tr group 1至pass tr group 8，该多个传输晶体管组pass tr group 1至pass tr group 8包括数量为减薄区sr1和sr2的数量的2n倍的传输晶体管组。传输晶体管组可以设置为在垂直方向vd上与对应于多个页缓冲器高压组pb hv group 1至pb hv group 8之一的多个页缓冲器低压组(图5的pb lv group 1至pb lv group 8)之一交叠。传输晶体管组可以设置为邻接多个减薄区中的相应减薄区的边缘，该相应减薄区的所述边缘与页缓冲器低压组(图5的pb lv group 1至pb lv group 8)之一的边缘共用，并且传输晶体管组的另一边缘可以设置为在垂直方向vd上与页缓冲器低压组(图5的pb lv group 1至pb lv group 8)之一的另一相邻边缘交叠。
122.参照图13，页缓冲器高压单元hv在第二方向sd上的尺寸l1和页缓冲器低压单元lv在第二方向sd上的尺寸l2彼此不同。结果，通过联接线彼此联接的页缓冲器高压单元hv和页缓冲器低压单元lv可以设置为在第二方向sd上彼此分开。
123.例如，框a中的页缓冲器高压单元hv和框b中的页缓冲器低压单元lv可以通过联接线彼此联接，并且可以设置为在第二方向sd上彼此分开距离d2。
124.如果页缓冲器高压组pb hv group 7在第二方向sd上朝向与页缓冲器低压组pb lv group 7在第二方向sd上的端部对齐地移位，则距离d2的大小增加。因此，需要使用长度更长的联接线来联接框a中的页缓冲器高压单元hv和框b中的页缓冲器低压单元lv。
125.然而，根据图12中所示的实施方式，每个页缓冲器高压组在第二方向sd上的中心与相应页缓冲器低压组的在第一方向fd上延伸的中心线对齐。因此，可以减小彼此对应的页缓冲器高压单元hv和页缓冲器低压单元lv之间的距离d2，并且可以缩短用于联接页缓冲器高压单元hv和页缓冲器低压单元lv的联接线的长度。
126.参照图14，第一传输晶体管组pass tr group 1至第八传输晶体管组pass tr group 8可以按照与以上参照图11描述的第一传输晶体管组pass tr group 1至第八传输晶体管组pass tr group 8的方式相同的方式设置。也就是说，第一传输晶体管组pass tr group 1至第四传输晶体管组pass tr group 4可以在第二方向sd上并排设置，并且在第一
方向fd上，第一传输晶体管组pass tr group 1至第四传输晶体管组pass tr group 4的中心可以与第一减薄区sr1的在第二方向sd上延伸的中心线对齐。第五传输晶体管组pass tr group 5至第八传输晶体管组pass tr group8可以在第二方向sd上并排设置，并且在第一方向fd上，第五传输晶体管组pass tr group 5至第八传输晶体管组pass tr group 8的中心可以与第二减薄区sr1的在第二方向sd上延伸的中心线对齐。
127.第一页缓冲器高压组pb hv group 1至第八页缓冲器高压组pb hv group 8可以按照与以上参照图12描述的第一页缓冲器高压组pb hv group 1至第八页缓冲器高压组pb hv group 8的方式相同的方式设置。换句话说，第一页缓冲器高压组pb hv group 1至第八页缓冲器高压组pb hv group 8中的每一个在第二方向sd上的中心可以与相应页缓冲器低压组的在第一方向fd上延伸的中心线对齐。在图14中，第一传输晶体管组pass tr group 1至第四传输晶体管组pass tr group 4中的每一个的中心可以与第一减薄区sr1的在第二方向sd上延伸的中心线对齐。并且，第五传输晶体管组pass tr group 5至第八传输晶体管组pass tr group 8中的每一个的中心可以与第二减薄区sr2的在第二方向sd上延伸的中心线对齐。
128.根据本实施方式，可以缩短用于联接传输晶体管组pass tr group 1至pass tr group 8与减薄区sr1和sr2的焊盘部的每条布线的长度，并且，可以缩短用于联接页缓冲器高压单元hv和页缓冲器低压单元lv的布线的长度。
129.图15a是例示了与本公开有关的存储器装置的布局表示的图，并且图15b是例示了根据本公开的实施方式的存储器装置的布局表示的图。
130.图15a例示了页缓冲电路(pb电路)130设置在第一外围晶圆pw1中并且行解码器电路120和外围电路(peri电路)140设置在第二外围晶圆pw2中的情况。附图标记120a(x-dec a)和120b(x-dec b)分别表示行解码器电路120的对应于两个减薄区sr1和sr2而划分的两个部分。
131.页缓冲电路130在第二方向sd上的尺寸为h1，并且外围电路140和行解码器电路120中的每一个在第二方向sd上的尺寸为h2，并且h2小于h1。因此，基于尺寸h1确定存储器装置在第二方向sd上的尺寸，结果，存储器装置可以具有大的尺寸。
132.参照图15b，如果将页缓冲器电路的页缓冲器高压电路(pb hv)131的位置改变至第二外围晶圆pw2，并且如果在第一外围晶圆pw1中仅设置页缓冲器低压电路(pb lv)132，那么可以减小第一外围晶圆pw1中所包括的电路在第二方向sd上的尺寸h1
′
与第二外围晶圆pw2中所包括的电路在第二方向sd上的尺寸h2
′
之间的差。即，尺寸h1
′
和h2
′
小于图15a的尺寸h1。因此，基于具有小于尺寸h1的大小的尺寸h1
′
或h2
′
来确定存储器装置在第二方向sd上的整体尺寸，因此可以减小存储器装置的尺寸。
133.图16是示意性地例示了包括根据本公开的实施方式的存储器装置的存储器系统的示例表示的框图。
134.参照图16，根据实施方式的存储器系统600可以包括非易失性存储器装置(nvm装置)610和存储器控制器620。
135.非易失性存储器装置(nvm装置)610可以由上述存储器装置构成并且可以以上述方式操作。存储器控制器620可以被配置为控制非易失性存储器装置(nvm装置)610。通过非易失性存储器装置(nvm装置)610和存储器控制器620的组合，可以提供存储卡或固态磁盘
(ssd)。sram 621被用作处理单元(cpu)622的工作存储器。主机接口(主机i/f)623包括与存储器系统600联接的主机的数据交换协议。
136.纠错码块(ecc)624检测并纠正从非易失性存储器装置(nvm装置)610读取的数据中所包括的错误。
137.存储器接口(存储器i/f)625与本实施方式的非易失性存储器装置(nvm装置)610接口连接。处理单元(cpu)622执行用于存储器控制器620的数据交换的一般控制操作。
138.尽管在附图中未示出，但是对于实施方式所属领域的技术人员来说显而易见的是，根据实施方式的存储器系统600可以附加地设置有rom，该rom存储用于与主机接口的代码数据。非易失性存储器装置(nvm装置)610可以被设置为由多个闪存芯片构成的多芯片封装件。
139.如上所描述的，根据实施方式的存储器系统600可以被设置为发生错误的可能性低的高可靠性的储存介质。具体而言，本实施方式的非易失性存储器装置可以被包括在诸如当前正在积极研究的固态磁盘(ssd)之类的存储器系统中。在这种情况下，存储器控制器620可以被配置为通过诸如以下各种接口协议之一与外部(例如，主机)进行通信：usb(通用串行总线)协议、mmc(多媒体卡)协议、pci-e(快速外围组件互连)协议、sata(串行高级技术附件)协议、pata(并行高级技术附件)协议、scsi(小型计算机系统接口)协议、esdi(增强型小型磁盘接口)协议和ide(集成驱动电子设备)协议。
140.图17是示意性地例示了包括根据本公开的实施方式的存储器装置的计算系统的表示的框图。
141.参照图17，根据实施方式的计算系统700可以包括电联接到系统总线760的存储器系统710、微处理器(cpu)720、ram 730、用户接口740和调制解调器750(诸如基带芯片组)。在根据实施方式的计算系统700是移动装置的情况下，可以附加地提供用于供应计算系统700的操作电压的电池(未示出)。尽管在附图中未示出，但是对于本实施方式所属领域的技术人员来说显而易见的是，根据本实施方式的计算系统700可以附加地设置有应用芯片组、相机图像处理器(cis)、移动dram等。存储器系统710可以配置例如使用非易失性存储器来存储数据的ssd(固态驱动器/磁盘)。否则，存储器系统710可以被设置为融合闪存(例如，onenand闪存)。
142.尽管已经出于示例性目的描述了本公开的示例性实施方式，但是本领域技术人员将理解的是，在不脱离本公开的范围和精神的情况下，可以进行各种修改、添加和替换。因此，以上和附图中公开的实施方式应仅在描述性意义上考虑，而不是为了限制技术范围。本公开的技术范围不受实施方式和附图的限制。本公开的精神和范围应由所附权利要求书来解释，并且本公开的精神和范围涵盖落入所附权利要求书的范围内的所有等同形式。
143.相关申请的交叉引用
144.本技术要求于2020年10月21日向韩国知识产权局提交的韩国专利申请no.10-2020-0137044的优先权，其全部内容通过引用合并于此。