存储器系统和管理存储器系统中的电力的方法1.相关申请的交叉引用2.本技术基于并要求2020年10月14日提交的日本专利申请no.2020-173165的优先权，其通过引用全文并入本技术。
技术领域：
：3.本文记载的实施方式大体上涉及一种存储器系统、以及一种管理存储器系统中的电力的方法。
背景技术：
：：4.已知一种包括诸如nand型闪存之类的非易失性存储器、和存储控制器的存储器系统。技术实现要素：5.实施方式提供一种能够降低电流消耗的存储器系统、和管理存储器系统中的电力的方法。6.实施方式提供一种存储器系统，能够连接到主机并能够响应来自于所述主机的命令转移到低功率状态或断电状态，所述存储器系统包括：7.保存表数据的非易失性存储器；和8.执行规定控制的存储控制器，所述规定控制包括基于来自所述主机的请求向所述非易失性存储器写入数据和从所述非易失性存储器读取数据，9.所述存储控制器包括：10.易失性存储器，能够处于被供电的保留状态，或者向其供应的电力被切断的断电状态；11.计时器，对从所述存储器系统转移到所述低功率状态起的经过时间进行计测；和12.寄存器，存储了一个或多个先前计测的经过时间，并且还存储了当所述存储器系统从所述低功率状态唤醒时的当前计测的经过时间，以及13.其中，如果所计测的所述经过时间大于基于所述一个或多个先前计测的经过时间计算出的阈值，则所述存储控制器控制所述易失性存储器从所述保留状态到所述断电状态的转移时机。14.进一步地，实施方式提供一种存储器系统，能够连接到主机并能够响应于接收到所述主机的命令而转移到低功率状态或断电状态，所述存储器系统包括：15.存储表数据的非易失性存储器；和16.执行规定控制的存储控制器，所述规定控制包括基于来自所述主机的请求向所述非易失性存储器写入数据和从所述非易失性存储器读取数据，17.所述存储控制器包括：18.易失性存储器，能够处于被供电的保留状态，或者向其供应的电力被切断的断电状态；19.计时器，对从所述存储器系统转移到所述低功率状态起的经过时间进行计测；20.第一计数器，对所述非易失性存储器被写入或读取的次数进行计数；和21.第二计数器，对所述易失性存储器中的表数据的一部分被更新的次数进行计数，22.其中，所述存储控制器基于所述第一计数器和所述第二计数器的计数值来控制所述易失性存储器从所述保留状态到所述断电状态的转移时机。23.进一步地，实施方式提供一种存储器系统中的管理电力的方法，所述存储器系统连接到主机并响应于来自所述主机的命令转移到低功率状态或断电状态，其中，所述存储器系统包括存储逻辑到物理地址变换表的非易失性存储器、执行规定控制的存储控制器，所述规定控制包括基于来自所述主机的请求向所述非易失性存储器写入数据和从所述非易失性存储器读取数据，所述存储控制器包括：能够处于被供电的保留状态或者向其供应的电力被切断的断电状态的易失性存储器、计时器、和寄存器，所述方法包括：24.将所述逻辑到物理地址变换表的一部分存储在所述易失性存储器中；25.将一个或多个先前计测的经过时间存储在所述寄存器中；26.通过所述计时器，对从所述存储器系统响应于所述主机发出的转移到所述低功率状态的命令而转移到所述低功率状态起的经过时间进行计测；和27.如果所计测的所述经过时间大于基于存储在所述寄存器中的所述一个或多个先前计测的经过时间而计算出的阈值，则使所述易失性存储器从所述保留状态转移到所述断电状态。附图说明28.图1是示出根据第一实施方式的存储器系统的整体结构示例的图。29.图2是图1的存储器系统中的保留状态时的各块的通电状态的图。30.图3是图1的存储器系统中的断电状态时的各块的通电状态的图。31.图4是根据第一实施方式的保留sram的电路图。32.图5是示出在根据第一实施方式的存储器系统中对时间的阈值和计时器的偏离值更新的示图。33.图6是示出根据第一实施方式的存储部的结构的示例的图。34.图7是示出根据第一实施方式的存储器芯片的结构的示例的图。35.图8是示出根据第一实施方式的存储器系统的动作示例的图。36.图9是根据比较例的存储器系统的时序图。37.图10是根据第一实施方式的存储器系统的时序图。38.图11是示出根据第二实施方式的存储器系统的整体结构示例的图。39.图12是示出根据第二实施方式的存储器系统的动作示例的图。40.图13是示出根据一种或多种实施方式的变形例的存储器系统的动作示例的示图。具体实施方式41.实施方式提供了一种可以减少存储控制器的电流消耗的存储器系统。42.总体上，根据一种实施方式，存储器系统是能够连接到主机并且能够响应于来自主机的命令而转移到低功率状态或断电状态的存储器系统。存储器系统包括存储表数据的非易失性存储器、和执行规定控制的存储控制器，规定控制包括基于主机的请求向非易失性存储器写入数据以及从非易失性存储器读取数据。存储控制器包括易失性存储器、计时器、和寄存器，其中，所述易失性存储器可以处于向其供电的保留状态，也可以处于其供电被切断的断电状态，所述计时器对从存储器系统转移到低功率状态起的经过时间进行计测，在所述寄存器中储存有一个或多个先前计测的经过时间、以及在存储器系统从低功率状态唤醒时的当前计测的经过时间。如果所计测的经过时间大于阈值，则控制器控制将易失性存储器从保留状态转移为断电状态的时序，该阈值基于一个或多个先前计测的经过时间来计算。43.在下文中，参照附图描述实施方式。在下面的描述中，具有相同功能和结构的组件由相同的附图标记表示。此外，以下描述的每种实施方式是体现该实施方式的技术思想的设备和方法的示例，并且每个部件的布置以及每个部件之间的连接关系不限于以下描述的实施方式。44.每个功能块都可以实现为硬件、计算机软件或两者的组合。因此，通常就其功能进行描述，并且应该清楚的是，每个功能块都是硬件、计算机软件或两者的组合中的任何一个。此外，并非必须如图示的实施方式的示例中那样划分每个功能块。例如，可以与除所示功能块之外的功能块协作来执行一些功能。此外，图示的功能块可以被配置为进一步划分为较小的功能子块。45.(1)第一实施方式46.参照图1至9描述第一实施方式的存储器系统。47.(1)-(a)存储器系统的结构示例48.图1是示出连接到主机4的存储器系统1的整体结构示例的框图。存储器系统1通过通信线5连接到主机4，并用作主机4的外部存储设备。存储器系统1例如为符合通用闪存(ufs)标准、嵌入式多媒体卡(emmc)标准等的嵌入式闪速存储器、或固态驱动器(ssd)。存储器系统1包括存储控制器2和非易失性存储器3。49.例如，主机4可以是诸如个人计算机之类的信息处理设备、移动电话或摄像装置，可以是诸如平板计算机或智能电话之类的移动终端，可以是游戏设备，或者可以是诸如车辆导航系统之类的车载终端。主机4和存储器系统1可以通过通信线5发送和接收例如符合ufs标准、串行连接scsi(sas)标准、串行高级技术附件(sata)标准、周边元件互连高速标准、非易失性存储器express标准的数据包。50.存储器系统1通过接收用于将主机4转移到休眠(hibernation)状态的命令(如休眠进入请求：hibernateenterrequest)而转移到休眠状态。存储器系统1通过从主机4接收命令(如休眠退出请求：hibernateexitrequest)从休眠状态中唤醒(wakeup)。休眠状态是指不使用存储器系统1时降低功耗的状态。这是一个低功率状态。存储器系统1可以通过主机4的请求从休眠状态转移到断电状态。断电状态是到存储器系统1的电源被完全切断的状态。特别地，在未连接至交流电源但使用电池作为电源的存储器系统中，通过适当成为休眠状态，电源可以延长很长时间。51.存储控制器2例如包括主机接口(i/f)电路21、计时器22、振荡器23、中央处理器(cpu)24、表高速缓存(tablecache)25、存储器接口(i/f)电路26、存储部27、和静态随机存取存储器(sram)电源控制电路28。它们通过总线29相互连接。存储控制器2可被实现为例如包括片上系统(system-on-a-chip：soc)的控制器封装。52.主机i/f电路21执行存储控制器2和主机4之间的接口功能。主机i/f电路21经由通信线5连接到主机4。可以在没有通信线5的情况下以无线方式进行连接。主机i/f电路21包括通信检测部212。通信检测部212检测连接到主机4的信号线中的信号的振幅。如果存储器系统1检测到信号线中的来自主机4的信号的振幅高于阈值水平，则存储器系统1认为与主机4的通信已经开始并且从休眠状态中唤醒。53.如果存储器系统1转移到休眠状态，则计时器22开始计测经过的时间。随后，如果存储器系统1从休眠状态唤醒，则计时器22初始化经过时间的值。54.振荡器23连接到计时器22。振荡器23例如是rc振荡器。即使存储器系统1处于休眠状态，振荡器23也可以工作。因此，如果振荡器23工作，则可以继续进行计时器22的计测。如果以下所述的表高速缓存25转移到断电状态，则振荡器23停止工作。55.cpu24控制存储控制器2的整体动作。控制cpu24的程序使用存储在下文描述的只读存储器(rom)272中的固件(控制程序等)(见图6)，或通过将存储在rom272中的程序加载到下文将描述的随机存取存储器(ram)274中来执行预定处理(见图6)。换言之，cpu24生成各种表以存储在ram274中，从主机4接收写入命令、读取命令和擦除命令，并且针对非易失性存储器3执行数据写入、数据读取和数据擦除。命令例如被称为指令或请求。经由存储器i/f电路26、主机i/f电路21等执行与外部主机4的数据传输，例如将数据写入非易失性存储器3或从非易失性存储器3读取数据。56.表高速缓存25临时存储表数据。表数据是具有预定大小的数据集。例如，表数据是下文将描述的逻辑到物理地址变换表(l2p表)的至少一部分。57.表高速缓存25是配置有诸如sram或寄存器之类的易失性存储器的电路。根据本实施方式，将描述表高速缓存25的电路由保留sram(retentionsram)25构成的情形。58.保留sram25包括存储电路252和控制电路254。存储电路252临时存储表数据。控制电路254执行向存储电路252写入数据和从存储电路读取数据所需的控制。例如，控制电路254执行寻址和时钟门控控制。59.图2和图3是示出当存储器系统1处于休眠状态时图1中的每个块的通电状态的示图。图2是保留sram25处于保留状态时的通电状态。在保留(retention)状态下，将电力提供给存储电路252，由此可以将表数据存储在表高速缓存25中。另一方面，切断控制电路254的电力从而相应降低功耗，向存储电路252输入数据或从存储电路252输出数据不能进行。图3示出了当保留sram25处于断电状态时的通电状态。断电(powerdown)状态是这样一种状态，即在表高速缓存25中，由于切断了向存储电路252和控制电路254的供电，因此与保留状态相比能够降低更多的功耗。存储在存储电路252中的表数据将丢失。如果存储器系统1处于休眠状态，如图2和3中的阴影区域所示，切断向主机i/f电路21(不包括通信检测部212)、cpu24、表高速缓存25(一部分或全部)、存储器i/f电路26和非易失性存储器3的供电。60.当存储器系统1过渡到休眠状态时，保留sram25可以处于保留状态和断电状态这两种状态中的任一种。61.保留sram25从保留状态转移到断电状态的时序由cpu24设置的计时器22的阈值确定。在下面的描述中，在保留sram25转移为保留状态之后直至存储器系统1从休眠状态唤醒或从保留sram25转移为断电状态的时间称为保留停留时间(retentionstaytime)。62.图4是保留sram25的电路图。在下文中，将主要描述保留sram25的电路的主要部件。然而，保留sram25的电路中可能存在未示出或未描述的组件或功能。63.电源电压vdd施加到电源线256，并且接地电压vss施加到接地线258。64.电源电压vdd经由源极端子被提供给电源开关pws1。电源开关pws1根据提供给栅极端子的控制信号pws1en将电源电压vdd提供给存储电路252或将其切断。换言之，如果保留sram25转移为断电状态，则电源开关pws1将由控制信号pws1en断开。由此，停止向存储电路252供电。65.电源电压vdd通过源极端子提供给电源开关pws2。电源开关pws2根据提供给栅极端子的控制信号pws2en将电源电压vdd提供给控制电路254或将其切断。换言之，如果保留sram25转变为保留状态，则由控制信号pws2en将电源开关pws2断开。由此，停止向控制电路254供电。66.如果存储器系统1从休眠状态唤醒，则cpu24会在稍后将描述的寄存器276中更新休眠唤醒时间。cpu24更新计时器22的阈值和偏离值(outliervalue)。计时器22单独地确定计测值是否为阈值或更大。计时器22确定计测值是否对应于偏离值。主机4将计时器22的阈值和偏离值的初始值设定为任意值。当存储系统1首次转变为休眠状态时，将使用这些初始值。67.例如，计时器22的阈值是寄存器276所保持的休眠唤醒时间的历史平均值(平均休眠唤醒时间)的n_times倍。n_times是比下面描述的x_range大的正整数值。如果计时器22的计测值为阈值或更高，则保留sram25从保留状态转移为断电状态。68.计时器22的偏离值例如是对应于平均休眠唤醒时间的x_range倍或更多且小于阈值的范围的值。x_range是一个小于n_times的正整数值。如果存储器系统1从休眠状态唤醒需要与偏离值对应的时间，则cpu24丢弃寄存器276中存储的休眠唤醒时间的历史记录。此外，cpu24将计时器的计测值更新到寄存器276中作为新的历史记录。该操作在向cpu24供电的同时执行。69.图5是示出计时器22的阈值和偏离值的更新的示意图。例如，cpu24将n_times设置为10，将x_range设置为4。如果平均休眠唤醒时间为15ms，则cpu24将计时器22的阈值设置为15ms×10＝150ms。cpu24将与计时器22的偏离值对应的范围设置为15ms×4＝60ms或更大且小于150ms。70.如果休眠唤醒时间为75ms，则休眠唤醒时间对应于偏离值并且是与作为平均休眠唤醒时间的15ms明显偏离的值。因此，cpu24丢弃保存在寄存器276中的休眠唤醒时间的历史记录，并将计时器22的计测值作为新的历史更新到寄存器276中。随后，每当存储器系统1重复转移并进入休眠状态和从休眠状态唤醒时，休眠唤醒时间的历史累积在寄存器276中。71.如果计时器22的计测值变成作为阈值的150ms或更大，则保留sram25从保留状态转移为断电状态。如果休眠唤醒时间为阈值或更大，则cpu24不丢弃或更新在寄存器276中存储的休眠唤醒时间的历史记录。72.cpu24可以适当改变n_times和x_range的值。主机4可以改变n_times和x_range的值。由于计时器22的阈值是根据平均休眠唤醒时间确定的，因此为阈值设置了上限值和下限值。阈值的上限值和下限值可以由主机4修改。73.图6是示出存储部27的结构示例的图。存储部27包括rom272、ram274、和寄存器276。例如，寄存器276存储计时器22的阈值的上限值和下限值以及休眠唤醒时间的历史记录。74.如果计时器22的计测值为阈值或更大，则sram电源控制电路28使保留sram25从保留状态转变为断电状态。75.存储器i/f电路26执行存储控制器2和非易失性存储器3之间的接口功能。存储器i/f电路26经由通信线6连接到下面将描述的存储器芯片30。76.非易失性存储器3是nand型闪存，包括具有层叠栅结构的存储单元或具有monos结构的存储单元。通常在nand型闪存中，写入和读取通常以称为页(page)的数据单位进行，擦除以称为块(block)的数据单位进行。非易失性存储器3可以被设置在存储控制器2的外部，并且可被安装为非易失性存储器封装。非易失性存储器3包括一个或多个存储器芯片30。在图1,中，以存储器芯片30-1至30-n(n为1或更大的自然数)为例。每个存储器芯片30可以彼此独立地动作。77.非易失性存储器3例如存储管理信息，例如用户数据和逻辑到物理地址变换表。逻辑到物理地址变换表在以下描述中称为地址变换表。地址变换表管理非易失性存储器3的逻辑地址和物理地址之间的映射。逻辑地址是主机4用于存储器系统1的逻辑空间中的位置的地址指定的地址。可以使用逻辑块地址(lba)作为逻辑地址。物理地址为数据存储所在位置3中的物理存储位置。物理地址是非易失性存储器3中储存数据的物理存储位置。地址变换表用于将逻辑地址变换为物理地址，该物理地址指示非易失性存储器3中保存与该逻辑地址对应的数据的物理存储位置。78.通常，在初始状态下，如存储器系统1刚接通电源的状态，表高速缓存25为空。然后将用于逻辑到物理地址变换的地址变换数据(表数据)的一部分缓存在表高速缓存25中。随后，如果表高速缓存25中存在与主机4指定的逻辑地址对应的物理地址(表数据至少包括该物理地址)，则存储控制器2从表高速缓存25读取物理地址(表数据)，而不是读取非易失性存储器3的地址变换表。因此，当从主机4接收到读取命令时，可以减少读取非易失性存储器3的地址变换表的次数，从而能提高存储器系统1的性能。79.下面结合图7描述存储器芯片30的结构示例。图7是示出存储器芯片30的结构的示例的框图。存储器芯片30包括输入输出电路31、逻辑控制器32、就绪/忙(ready/busy)控制电路33、寄存器34、定序器35、电压生成电路36、读出放大器模块37、行解码器模块38、和存储单元阵列39。80.输入输出电路31向存储控制器2发送以及从存储控制器2接收例如8比特宽的输入输出信号i/o(i/o1到i/o8)。譬如，输入输出电路31将从存储控制器2接收到的包含在输入输出信号i/o中的写入数据dat传输至读出放大器模块37。输入输出电路31将从读出放大器模块37传输的读取数据dat作为输入输出信号i/o传输至存储控制器2。81.逻辑控制器32基于从存储控制器2接收的各种控制信号来控制输入输出电路31和定序器35。例如使用芯片使能(enable)信号/ce、命令锁存使能信号cle、地址锁存使能信号ale、写入使能信号/we、读取使能信号/re和写保护信号/wp作为各种控制信号。信号/ce是启用存储器芯片30的信号。信号cle是这样的信号，其用于通知输入输出电路31与断言信号cle并行输入到存储器芯片30的信号是命令cmd。信号ale是这样的信号，其用于通知输入输出电路31与断言信号ale并行输入到存储器芯片30的信号是地址信息add。信号/we和信号/re例如是用于指示输入输出电路31输入和输出输入输出信号i/o的信号。信号/wp例如是用于在电源的通断时使存储器芯片30处于写保护状态的信号。82.就绪/忙控制电路33基于定序器35的动作状态生成就绪/忙信号rbn。信号rbn是这样的信号，其用于通知存储控制器2存储器芯片30是处于可以从存储控制器2读取指令的就绪状态还是不能读取指令的忙碌状态。83.寄存器34包括状态寄存器34a、地址寄存器34b和命令寄存器34c。例如，状态寄存器34a存储定序器35的状态信息sts，并根据定序器35的指令将状态信息sts传送到输入输出电路31。地址寄存器34b存储输入输出电路31传送来的地址信息add。地址信息add中包含的块地址、列地址和页地址分别用于行解码器模块38、读出放大器模块37和电压生成电路36。命令寄存器34c存储从输入输出电路31传送来的命令cmd。84.定序器35根据命令寄存器34c中存储的命令cmd控制存储器芯片30的整体动作。例如，定序器35控制电压生成电路36、读出放大器模块37、行解码器模块38等，并执行写入、读取等各种操作。85.电压生成电路36基于定序器35的控制产生所需的电压，并将所产生的电压提供给读出放大器模块37、行解码器模块38、存储单元阵列39等。譬如，电压生成电路36根据存储在地址寄存器34b中的页地址，向对应于选择字线的信号线和对应于非选择字线的信号线施加所需电压。86.读出放大器模块37经由输入输出电路31将从存储单元阵列39读取的数据dat输出到存储控制器2。读出放大器模块37将从存储控制器2读取的写入数据dat经由输入输出电路31传输至存储单元阵列39。87.行解码器模块38根据地址寄存器34b中存储的块地址选择目标块blk以执行各种操作。行解码器模块38将电压生成电路36提供的电压传输到所选的块blk。88.存储单元阵列39包括多个块blk，其包括与行和列对应的多个非易失性存储器单元。图7示出了块blk0至blkn(n是1或更大的自然数)作为示例。存储单元阵列39存储由存储控制器2给出的数据。89.(1)-(b)存储器系统的动作示例90.随后，参照图8描述存储器系统1的动作示例。91.首先，如果存储器系统1接收到来自主机4的休眠进入请求命令并转入休眠状态，则计时器22开始计测(s11)。92.如果计时器22的计测值对应于偏离值或更大(s12中为是)，则处理进行到s15。93.如果计时器22的计测值与偏离值不对应(s12中为否)，则处理进行到s13。94.如果存储器系统1没有收到主机4的休眠退出请求命令，也没有从休眠状态中唤醒(s13中为否)，则返回s12，并进行与上述相同的处理。95.如果存储器系统1收到主机4的休眠退出请求命令并从休眠状态唤醒(s13中为是)，则cpu24更新寄存器276中的休眠唤醒时间，并且计时器22初始化计测值(s14)。随后，该处理结束。96.如果计时器22的计测值小于阈值(s15中为否)，则处理进行到s16。97.如果存储器系统1没有收到主机4的休眠退出请求命令，也没有从休眠状态中唤醒(s16中为否)，则返回s15，并进行与上述相同的处理。98.如果存储器系统1收到主机4的休眠退出请求命令并从休眠状态唤醒(s16中为是)，则cpu24丢弃存储在寄存器276中的休眠唤醒时间的历史记录(s17)。随后，cpu24在s16中为“是”的情况下将休眠唤醒时间更新到寄存器276(s17)。计时器22初始化计测值(s17)。随后，处理结束。99.如果计时器22的计测值为阈值或更大(s15中为是)，则sram电源控制电路28切断保留sram25的存储电路252的电源，并且保留sram25转移到断电状态(s18)。然后，计时器22初始化计测值(s18)。随后，处理结束。100.阈值的取值可以根据存储器系统的使用情况从较大的值逐渐缩小到较小的值。101.如上所述，进行存储器系统1的控制。102.图9是根据比较例的存储器系统的时序图。图10是根据本实施方式的存储器系统1的时序图。在图9和图10中，每个存储器系统或保留sram转移到某个状态的情形显示为高(“h”)电平，每个存储器系统或保留sram从该特定状态恢复的情形显示为低(“l”)电平。103.在比较例的存储器系统中，为了减少从休眠状态的唤醒时间，将表数据存储在保留sram中。在这种情况下，如果休眠状态持续很长时间，就会相应地消耗保留sram的电流。但是，在存储器系统从休眠状态唤醒之后，存储在保留sram中的表数据可能不被参照。在比较例的存储器系统中，即使存储在保留sram中的表数据不太可能被参照，也会保持该保留状态，直到存储器系统从休眠状态唤醒。104.另一方面，在根据本实施方式的存储器系统1中，为保留sram25的保留停留时间设置阈值。阈值根据休眠唤醒时间的历史平均值计算得。如果保留sram25的保留停留时间超过了设置的阈值，则在存储器系统1从休眠状态唤醒之后，存储在sram25中的表数据很有可能不会被参照。因此，sram电源控制电路28切断保留sram25的存储电路252的电源，并使保留sram25转移到断电状态。由此，能够相应地降低保留sram25的存储电路252消耗的电流量。105.(2)第二实施方式106.现参照图11至图12描述根据第二实施方式的存储器系统。107.(2)-(a)存储器系统的结构示例108.图11是连接到主机4的存储器系统1a的整体结构示例的框图。第二实施方式的存储器系统1a的配置方式与第一实施方式的存储器系统1相同，但不同之处在于第二实施方式的存储器系统1a包括计数器52和计数器54。109.计数器52对表数据被新更新到保留sram25的次数进行计数。表数据例如为逻辑到物理地址变换表的至少一部分。计数器54对存储器访问次数进行计数。存储器访问是指向非易失性存储器3写入数据和从非易失性存储器3读取数据。如果存储器系统1a转移到休眠状态，则可以切断计数器52和计数器54的电源。在存储器系统1a从休眠状态唤醒之后，计数器52和计数器54计测的值变为0(初始值)。随后，计数器52和计数器54再次对表数据被新更新到保留sram25的次数和存储器访问次数进行计数。110.(2)-(b)存储器系统的动作示例111.接下来，借助图12描述存储器系统1a的动作示例。112.首先，存储器系统1a接收来自主机4的休眠进入请求命令，并转移到休眠状态(s22)。113.随后，存储器系统1a收到主机4的休眠退出请求命令，并从休眠状态唤醒(s23)。114.随后，如果存储器系统1a从休眠状态唤醒之后收到主机4的休眠进入请求命令(s24中为是)，则返回s22，并进行与上述相同的处理。115.随后，在存储器系统1a从休眠状态唤醒之后，如果没有收到来自主机4的休眠进入请求命令(s24为否)，则处理进行到s25。116.如果存储器访问没有进行n_count次(s25中为否)，则处理返回到s24，并执行与上述相同的处理。117.如果存储器访问进行了n_count次(s25中为是)，则处理进行到s26。118.如果更新了m_count次表数据(s26中为是)，则cpu24将计时器22的阈值减小d_time(s27)。随后，处理结束。119.如果表数据没有被更新m_count次(s26中否)，则cpu24将计时器22的阈值增加i_time(s28)。随后，处理结束。120.上文描述了对存储器系统1a的控制。121.cpu24可以适当地改变n_count、m_count、i_time和d_time的值。主机4可以改变n_count、m_count、i_time和d_time的值。122.在根据本实施方式的存储器系统1a中，设置了相对于sram25的保留停留时间的阈值。根据表数据新更新到保留sram25的次数来计算阈值。如果sram25的保留停留时间超过了设定的阈值，则在存储器系统1a从休眠状态唤醒之后，存储在保留sram25中的表数据很有可能不会被参照。因此，sram电源控制电路28会切断保留sram25的存储电路252的电源，并使保留sram25转移到断电状态。由此，能够相应地降低保留sram25的存储电路252消耗的电流。123.(3)变型例124.上述实施方式中，每当计时器22的阈值更新时，可以将计时器22的阈值写入非易失性存储器3。然后，可以根据需要读取写入非易失性存储器3的计时器22的阈值。125.参照图13，描述根据变型例的存储器系统1(1a)的动作示例。126.如果计时器22的阈值有更新(s31中为是)，则将更新后的计时器22的阈值写入非易失性存储器3(s32)。随后，处理结束。127.随后，如果计时器22的阈值没有更新(s31中为否)，则处理结束。128.如上所述，执行对根据变型例的存储器系统1(1a)的控制。129.存储器系统1(1a)的cpu24基于存储器系统1(1a)从休眠状态唤醒之后将参照储存在sram25中的表数据的可能性的大小来设置计时器22的阈值。如果存储器系统1(1a)根本没有被使用的状态继续，则存储器系统1(1a)会处于存储器系统1(1a)的电源被完全切断的断电状态。如果存储器系统1(1a)转移到断电状态，则寄存器276中存储的休眠唤醒时间的历史值等会被移除。因而，在存储器系统1(1a)转变到断电状态之前的计时器22的阈值不能被参照。130.在本变型例中，如果再次使用存储器系统1(1a)，可通过参照非易失性计时器22的阈值，进行与存储器系统1(1a)转移到断电状态之前所用方法相匹配的操作。换言之，例如即使是将主机4的电源关闭然后再次打开的情况下，也可以通过将计时器22的阈值写入非易失性存储器3并使其变为非易失(保持)来继续相同的设置。131.根据上述实施方式中的至少一个，如果存储器系统转变到低功率状态，则可以通过基于(1)用于从低功率状态唤醒时间的历史平均值的阈值；和(2)数据写入非易失性存储器和从非易失性存储器读取的次数以及将表数据的一部分更新到表高速缓存的次数这两者中的任何一个，控制表高速缓存从保留状态到断电状态的转移时机，来减少表高速缓存的消耗电流，即。132.上述实施方式和变型例可以尽量结合。例如，变型例可以与第一个实施方式或第二个实施方式中的任何一个结合。133.上述实施方式及变型例中，对“连接”的描述不限于两个部件直接连接而没有其他元件的情况。可以根据组件之间的关系适当地包括两个组件经由其他元件间接连接的情况。134.虽然已经描述了某些实施方式，但这些实施方式仅作为示例呈现，并不旨在限制本发明的范围。事实上，本文描述的新颖的实施方式可以体现为多种其他形式；并且在不脱离本发明的精神的情况下，可以对这里描述的实施方式的形式进行各种省略、替换和改变。所附权利要求及其等同物旨在覆盖落入本发明的范围和精神内的此类形式或修改。当前第1页12当前第1页12
技术领域：
：3.本文记载的实施方式大体上涉及一种存储器系统、以及一种管理存储器系统中的电力的方法。
背景技术：
：：4.已知一种包括诸如nand型闪存之类的非易失性存储器、和存储控制器的存储器系统。技术实现要素：5.实施方式提供一种能够降低电流消耗的存储器系统、和管理存储器系统中的电力的方法。6.实施方式提供一种存储器系统，能够连接到主机并能够响应来自于所述主机的命令转移到低功率状态或断电状态，所述存储器系统包括：7.保存表数据的非易失性存储器；和8.执行规定控制的存储控制器，所述规定控制包括基于来自所述主机的请求向所述非易失性存储器写入数据和从所述非易失性存储器读取数据，9.所述存储控制器包括：10.易失性存储器，能够处于被供电的保留状态，或者向其供应的电力被切断的断电状态；11.计时器，对从所述存储器系统转移到所述低功率状态起的经过时间进行计测；和12.寄存器，存储了一个或多个先前计测的经过时间，并且还存储了当所述存储器系统从所述低功率状态唤醒时的当前计测的经过时间，以及13.其中，如果所计测的所述经过时间大于基于所述一个或多个先前计测的经过时间计算出的阈值，则所述存储控制器控制所述易失性存储器从所述保留状态到所述断电状态的转移时机。14.进一步地，实施方式提供一种存储器系统，能够连接到主机并能够响应于接收到所述主机的命令而转移到低功率状态或断电状态，所述存储器系统包括：15.存储表数据的非易失性存储器；和16.执行规定控制的存储控制器，所述规定控制包括基于来自所述主机的请求向所述非易失性存储器写入数据和从所述非易失性存储器读取数据，17.所述存储控制器包括：18.易失性存储器，能够处于被供电的保留状态，或者向其供应的电力被切断的断电状态；19.计时器，对从所述存储器系统转移到所述低功率状态起的经过时间进行计测；20.第一计数器，对所述非易失性存储器被写入或读取的次数进行计数；和21.第二计数器，对所述易失性存储器中的表数据的一部分被更新的次数进行计数，22.其中，所述存储控制器基于所述第一计数器和所述第二计数器的计数值来控制所述易失性存储器从所述保留状态到所述断电状态的转移时机。23.进一步地，实施方式提供一种存储器系统中的管理电力的方法，所述存储器系统连接到主机并响应于来自所述主机的命令转移到低功率状态或断电状态，其中，所述存储器系统包括存储逻辑到物理地址变换表的非易失性存储器、执行规定控制的存储控制器，所述规定控制包括基于来自所述主机的请求向所述非易失性存储器写入数据和从所述非易失性存储器读取数据，所述存储控制器包括：能够处于被供电的保留状态或者向其供应的电力被切断的断电状态的易失性存储器、计时器、和寄存器，所述方法包括：24.将所述逻辑到物理地址变换表的一部分存储在所述易失性存储器中；25.将一个或多个先前计测的经过时间存储在所述寄存器中；26.通过所述计时器，对从所述存储器系统响应于所述主机发出的转移到所述低功率状态的命令而转移到所述低功率状态起的经过时间进行计测；和27.如果所计测的所述经过时间大于基于存储在所述寄存器中的所述一个或多个先前计测的经过时间而计算出的阈值，则使所述易失性存储器从所述保留状态转移到所述断电状态。附图说明28.图1是示出根据第一实施方式的存储器系统的整体结构示例的图。29.图2是图1的存储器系统中的保留状态时的各块的通电状态的图。30.图3是图1的存储器系统中的断电状态时的各块的通电状态的图。31.图4是根据第一实施方式的保留sram的电路图。32.图5是示出在根据第一实施方式的存储器系统中对时间的阈值和计时器的偏离值更新的示图。33.图6是示出根据第一实施方式的存储部的结构的示例的图。34.图7是示出根据第一实施方式的存储器芯片的结构的示例的图。35.图8是示出根据第一实施方式的存储器系统的动作示例的图。36.图9是根据比较例的存储器系统的时序图。37.图10是根据第一实施方式的存储器系统的时序图。38.图11是示出根据第二实施方式的存储器系统的整体结构示例的图。39.图12是示出根据第二实施方式的存储器系统的动作示例的图。40.图13是示出根据一种或多种实施方式的变形例的存储器系统的动作示例的示图。具体实施方式41.实施方式提供了一种可以减少存储控制器的电流消耗的存储器系统。42.总体上，根据一种实施方式，存储器系统是能够连接到主机并且能够响应于来自主机的命令而转移到低功率状态或断电状态的存储器系统。存储器系统包括存储表数据的非易失性存储器、和执行规定控制的存储控制器，规定控制包括基于主机的请求向非易失性存储器写入数据以及从非易失性存储器读取数据。存储控制器包括易失性存储器、计时器、和寄存器，其中，所述易失性存储器可以处于向其供电的保留状态，也可以处于其供电被切断的断电状态，所述计时器对从存储器系统转移到低功率状态起的经过时间进行计测，在所述寄存器中储存有一个或多个先前计测的经过时间、以及在存储器系统从低功率状态唤醒时的当前计测的经过时间。如果所计测的经过时间大于阈值，则控制器控制将易失性存储器从保留状态转移为断电状态的时序，该阈值基于一个或多个先前计测的经过时间来计算。43.在下文中，参照附图描述实施方式。在下面的描述中，具有相同功能和结构的组件由相同的附图标记表示。此外，以下描述的每种实施方式是体现该实施方式的技术思想的设备和方法的示例，并且每个部件的布置以及每个部件之间的连接关系不限于以下描述的实施方式。44.每个功能块都可以实现为硬件、计算机软件或两者的组合。因此，通常就其功能进行描述，并且应该清楚的是，每个功能块都是硬件、计算机软件或两者的组合中的任何一个。此外，并非必须如图示的实施方式的示例中那样划分每个功能块。例如，可以与除所示功能块之外的功能块协作来执行一些功能。此外，图示的功能块可以被配置为进一步划分为较小的功能子块。45.(1)第一实施方式46.参照图1至9描述第一实施方式的存储器系统。47.(1)-(a)存储器系统的结构示例48.图1是示出连接到主机4的存储器系统1的整体结构示例的框图。存储器系统1通过通信线5连接到主机4，并用作主机4的外部存储设备。存储器系统1例如为符合通用闪存(ufs)标准、嵌入式多媒体卡(emmc)标准等的嵌入式闪速存储器、或固态驱动器(ssd)。存储器系统1包括存储控制器2和非易失性存储器3。49.例如，主机4可以是诸如个人计算机之类的信息处理设备、移动电话或摄像装置，可以是诸如平板计算机或智能电话之类的移动终端，可以是游戏设备，或者可以是诸如车辆导航系统之类的车载终端。主机4和存储器系统1可以通过通信线5发送和接收例如符合ufs标准、串行连接scsi(sas)标准、串行高级技术附件(sata)标准、周边元件互连高速标准、非易失性存储器express标准的数据包。50.存储器系统1通过接收用于将主机4转移到休眠(hibernation)状态的命令(如休眠进入请求：hibernateenterrequest)而转移到休眠状态。存储器系统1通过从主机4接收命令(如休眠退出请求：hibernateexitrequest)从休眠状态中唤醒(wakeup)。休眠状态是指不使用存储器系统1时降低功耗的状态。这是一个低功率状态。存储器系统1可以通过主机4的请求从休眠状态转移到断电状态。断电状态是到存储器系统1的电源被完全切断的状态。特别地，在未连接至交流电源但使用电池作为电源的存储器系统中，通过适当成为休眠状态，电源可以延长很长时间。51.存储控制器2例如包括主机接口(i/f)电路21、计时器22、振荡器23、中央处理器(cpu)24、表高速缓存(tablecache)25、存储器接口(i/f)电路26、存储部27、和静态随机存取存储器(sram)电源控制电路28。它们通过总线29相互连接。存储控制器2可被实现为例如包括片上系统(system-on-a-chip：soc)的控制器封装。52.主机i/f电路21执行存储控制器2和主机4之间的接口功能。主机i/f电路21经由通信线5连接到主机4。可以在没有通信线5的情况下以无线方式进行连接。主机i/f电路21包括通信检测部212。通信检测部212检测连接到主机4的信号线中的信号的振幅。如果存储器系统1检测到信号线中的来自主机4的信号的振幅高于阈值水平，则存储器系统1认为与主机4的通信已经开始并且从休眠状态中唤醒。53.如果存储器系统1转移到休眠状态，则计时器22开始计测经过的时间。随后，如果存储器系统1从休眠状态唤醒，则计时器22初始化经过时间的值。54.振荡器23连接到计时器22。振荡器23例如是rc振荡器。即使存储器系统1处于休眠状态，振荡器23也可以工作。因此，如果振荡器23工作，则可以继续进行计时器22的计测。如果以下所述的表高速缓存25转移到断电状态，则振荡器23停止工作。55.cpu24控制存储控制器2的整体动作。控制cpu24的程序使用存储在下文描述的只读存储器(rom)272中的固件(控制程序等)(见图6)，或通过将存储在rom272中的程序加载到下文将描述的随机存取存储器(ram)274中来执行预定处理(见图6)。换言之，cpu24生成各种表以存储在ram274中，从主机4接收写入命令、读取命令和擦除命令，并且针对非易失性存储器3执行数据写入、数据读取和数据擦除。命令例如被称为指令或请求。经由存储器i/f电路26、主机i/f电路21等执行与外部主机4的数据传输，例如将数据写入非易失性存储器3或从非易失性存储器3读取数据。56.表高速缓存25临时存储表数据。表数据是具有预定大小的数据集。例如，表数据是下文将描述的逻辑到物理地址变换表(l2p表)的至少一部分。57.表高速缓存25是配置有诸如sram或寄存器之类的易失性存储器的电路。根据本实施方式，将描述表高速缓存25的电路由保留sram(retentionsram)25构成的情形。58.保留sram25包括存储电路252和控制电路254。存储电路252临时存储表数据。控制电路254执行向存储电路252写入数据和从存储电路读取数据所需的控制。例如，控制电路254执行寻址和时钟门控控制。59.图2和图3是示出当存储器系统1处于休眠状态时图1中的每个块的通电状态的示图。图2是保留sram25处于保留状态时的通电状态。在保留(retention)状态下，将电力提供给存储电路252，由此可以将表数据存储在表高速缓存25中。另一方面，切断控制电路254的电力从而相应降低功耗，向存储电路252输入数据或从存储电路252输出数据不能进行。图3示出了当保留sram25处于断电状态时的通电状态。断电(powerdown)状态是这样一种状态，即在表高速缓存25中，由于切断了向存储电路252和控制电路254的供电，因此与保留状态相比能够降低更多的功耗。存储在存储电路252中的表数据将丢失。如果存储器系统1处于休眠状态，如图2和3中的阴影区域所示，切断向主机i/f电路21(不包括通信检测部212)、cpu24、表高速缓存25(一部分或全部)、存储器i/f电路26和非易失性存储器3的供电。60.当存储器系统1过渡到休眠状态时，保留sram25可以处于保留状态和断电状态这两种状态中的任一种。61.保留sram25从保留状态转移到断电状态的时序由cpu24设置的计时器22的阈值确定。在下面的描述中，在保留sram25转移为保留状态之后直至存储器系统1从休眠状态唤醒或从保留sram25转移为断电状态的时间称为保留停留时间(retentionstaytime)。62.图4是保留sram25的电路图。在下文中，将主要描述保留sram25的电路的主要部件。然而，保留sram25的电路中可能存在未示出或未描述的组件或功能。63.电源电压vdd施加到电源线256，并且接地电压vss施加到接地线258。64.电源电压vdd经由源极端子被提供给电源开关pws1。电源开关pws1根据提供给栅极端子的控制信号pws1en将电源电压vdd提供给存储电路252或将其切断。换言之，如果保留sram25转移为断电状态，则电源开关pws1将由控制信号pws1en断开。由此，停止向存储电路252供电。65.电源电压vdd通过源极端子提供给电源开关pws2。电源开关pws2根据提供给栅极端子的控制信号pws2en将电源电压vdd提供给控制电路254或将其切断。换言之，如果保留sram25转变为保留状态，则由控制信号pws2en将电源开关pws2断开。由此，停止向控制电路254供电。66.如果存储器系统1从休眠状态唤醒，则cpu24会在稍后将描述的寄存器276中更新休眠唤醒时间。cpu24更新计时器22的阈值和偏离值(outliervalue)。计时器22单独地确定计测值是否为阈值或更大。计时器22确定计测值是否对应于偏离值。主机4将计时器22的阈值和偏离值的初始值设定为任意值。当存储系统1首次转变为休眠状态时，将使用这些初始值。67.例如，计时器22的阈值是寄存器276所保持的休眠唤醒时间的历史平均值(平均休眠唤醒时间)的n_times倍。n_times是比下面描述的x_range大的正整数值。如果计时器22的计测值为阈值或更高，则保留sram25从保留状态转移为断电状态。68.计时器22的偏离值例如是对应于平均休眠唤醒时间的x_range倍或更多且小于阈值的范围的值。x_range是一个小于n_times的正整数值。如果存储器系统1从休眠状态唤醒需要与偏离值对应的时间，则cpu24丢弃寄存器276中存储的休眠唤醒时间的历史记录。此外，cpu24将计时器的计测值更新到寄存器276中作为新的历史记录。该操作在向cpu24供电的同时执行。69.图5是示出计时器22的阈值和偏离值的更新的示意图。例如，cpu24将n_times设置为10，将x_range设置为4。如果平均休眠唤醒时间为15ms，则cpu24将计时器22的阈值设置为15ms×10＝150ms。cpu24将与计时器22的偏离值对应的范围设置为15ms×4＝60ms或更大且小于150ms。70.如果休眠唤醒时间为75ms，则休眠唤醒时间对应于偏离值并且是与作为平均休眠唤醒时间的15ms明显偏离的值。因此，cpu24丢弃保存在寄存器276中的休眠唤醒时间的历史记录，并将计时器22的计测值作为新的历史更新到寄存器276中。随后，每当存储器系统1重复转移并进入休眠状态和从休眠状态唤醒时，休眠唤醒时间的历史累积在寄存器276中。71.如果计时器22的计测值变成作为阈值的150ms或更大，则保留sram25从保留状态转移为断电状态。如果休眠唤醒时间为阈值或更大，则cpu24不丢弃或更新在寄存器276中存储的休眠唤醒时间的历史记录。72.cpu24可以适当改变n_times和x_range的值。主机4可以改变n_times和x_range的值。由于计时器22的阈值是根据平均休眠唤醒时间确定的，因此为阈值设置了上限值和下限值。阈值的上限值和下限值可以由主机4修改。73.图6是示出存储部27的结构示例的图。存储部27包括rom272、ram274、和寄存器276。例如，寄存器276存储计时器22的阈值的上限值和下限值以及休眠唤醒时间的历史记录。74.如果计时器22的计测值为阈值或更大，则sram电源控制电路28使保留sram25从保留状态转变为断电状态。75.存储器i/f电路26执行存储控制器2和非易失性存储器3之间的接口功能。存储器i/f电路26经由通信线6连接到下面将描述的存储器芯片30。76.非易失性存储器3是nand型闪存，包括具有层叠栅结构的存储单元或具有monos结构的存储单元。通常在nand型闪存中，写入和读取通常以称为页(page)的数据单位进行，擦除以称为块(block)的数据单位进行。非易失性存储器3可以被设置在存储控制器2的外部，并且可被安装为非易失性存储器封装。非易失性存储器3包括一个或多个存储器芯片30。在图1,中，以存储器芯片30-1至30-n(n为1或更大的自然数)为例。每个存储器芯片30可以彼此独立地动作。77.非易失性存储器3例如存储管理信息，例如用户数据和逻辑到物理地址变换表。逻辑到物理地址变换表在以下描述中称为地址变换表。地址变换表管理非易失性存储器3的逻辑地址和物理地址之间的映射。逻辑地址是主机4用于存储器系统1的逻辑空间中的位置的地址指定的地址。可以使用逻辑块地址(lba)作为逻辑地址。物理地址为数据存储所在位置3中的物理存储位置。物理地址是非易失性存储器3中储存数据的物理存储位置。地址变换表用于将逻辑地址变换为物理地址，该物理地址指示非易失性存储器3中保存与该逻辑地址对应的数据的物理存储位置。78.通常，在初始状态下，如存储器系统1刚接通电源的状态，表高速缓存25为空。然后将用于逻辑到物理地址变换的地址变换数据(表数据)的一部分缓存在表高速缓存25中。随后，如果表高速缓存25中存在与主机4指定的逻辑地址对应的物理地址(表数据至少包括该物理地址)，则存储控制器2从表高速缓存25读取物理地址(表数据)，而不是读取非易失性存储器3的地址变换表。因此，当从主机4接收到读取命令时，可以减少读取非易失性存储器3的地址变换表的次数，从而能提高存储器系统1的性能。79.下面结合图7描述存储器芯片30的结构示例。图7是示出存储器芯片30的结构的示例的框图。存储器芯片30包括输入输出电路31、逻辑控制器32、就绪/忙(ready/busy)控制电路33、寄存器34、定序器35、电压生成电路36、读出放大器模块37、行解码器模块38、和存储单元阵列39。80.输入输出电路31向存储控制器2发送以及从存储控制器2接收例如8比特宽的输入输出信号i/o(i/o1到i/o8)。譬如，输入输出电路31将从存储控制器2接收到的包含在输入输出信号i/o中的写入数据dat传输至读出放大器模块37。输入输出电路31将从读出放大器模块37传输的读取数据dat作为输入输出信号i/o传输至存储控制器2。81.逻辑控制器32基于从存储控制器2接收的各种控制信号来控制输入输出电路31和定序器35。例如使用芯片使能(enable)信号/ce、命令锁存使能信号cle、地址锁存使能信号ale、写入使能信号/we、读取使能信号/re和写保护信号/wp作为各种控制信号。信号/ce是启用存储器芯片30的信号。信号cle是这样的信号，其用于通知输入输出电路31与断言信号cle并行输入到存储器芯片30的信号是命令cmd。信号ale是这样的信号，其用于通知输入输出电路31与断言信号ale并行输入到存储器芯片30的信号是地址信息add。信号/we和信号/re例如是用于指示输入输出电路31输入和输出输入输出信号i/o的信号。信号/wp例如是用于在电源的通断时使存储器芯片30处于写保护状态的信号。82.就绪/忙控制电路33基于定序器35的动作状态生成就绪/忙信号rbn。信号rbn是这样的信号，其用于通知存储控制器2存储器芯片30是处于可以从存储控制器2读取指令的就绪状态还是不能读取指令的忙碌状态。83.寄存器34包括状态寄存器34a、地址寄存器34b和命令寄存器34c。例如，状态寄存器34a存储定序器35的状态信息sts，并根据定序器35的指令将状态信息sts传送到输入输出电路31。地址寄存器34b存储输入输出电路31传送来的地址信息add。地址信息add中包含的块地址、列地址和页地址分别用于行解码器模块38、读出放大器模块37和电压生成电路36。命令寄存器34c存储从输入输出电路31传送来的命令cmd。84.定序器35根据命令寄存器34c中存储的命令cmd控制存储器芯片30的整体动作。例如，定序器35控制电压生成电路36、读出放大器模块37、行解码器模块38等，并执行写入、读取等各种操作。85.电压生成电路36基于定序器35的控制产生所需的电压，并将所产生的电压提供给读出放大器模块37、行解码器模块38、存储单元阵列39等。譬如，电压生成电路36根据存储在地址寄存器34b中的页地址，向对应于选择字线的信号线和对应于非选择字线的信号线施加所需电压。86.读出放大器模块37经由输入输出电路31将从存储单元阵列39读取的数据dat输出到存储控制器2。读出放大器模块37将从存储控制器2读取的写入数据dat经由输入输出电路31传输至存储单元阵列39。87.行解码器模块38根据地址寄存器34b中存储的块地址选择目标块blk以执行各种操作。行解码器模块38将电压生成电路36提供的电压传输到所选的块blk。88.存储单元阵列39包括多个块blk，其包括与行和列对应的多个非易失性存储器单元。图7示出了块blk0至blkn(n是1或更大的自然数)作为示例。存储单元阵列39存储由存储控制器2给出的数据。89.(1)-(b)存储器系统的动作示例90.随后，参照图8描述存储器系统1的动作示例。91.首先，如果存储器系统1接收到来自主机4的休眠进入请求命令并转入休眠状态，则计时器22开始计测(s11)。92.如果计时器22的计测值对应于偏离值或更大(s12中为是)，则处理进行到s15。93.如果计时器22的计测值与偏离值不对应(s12中为否)，则处理进行到s13。94.如果存储器系统1没有收到主机4的休眠退出请求命令，也没有从休眠状态中唤醒(s13中为否)，则返回s12，并进行与上述相同的处理。95.如果存储器系统1收到主机4的休眠退出请求命令并从休眠状态唤醒(s13中为是)，则cpu24更新寄存器276中的休眠唤醒时间，并且计时器22初始化计测值(s14)。随后，该处理结束。96.如果计时器22的计测值小于阈值(s15中为否)，则处理进行到s16。97.如果存储器系统1没有收到主机4的休眠退出请求命令，也没有从休眠状态中唤醒(s16中为否)，则返回s15，并进行与上述相同的处理。98.如果存储器系统1收到主机4的休眠退出请求命令并从休眠状态唤醒(s16中为是)，则cpu24丢弃存储在寄存器276中的休眠唤醒时间的历史记录(s17)。随后，cpu24在s16中为“是”的情况下将休眠唤醒时间更新到寄存器276(s17)。计时器22初始化计测值(s17)。随后，处理结束。99.如果计时器22的计测值为阈值或更大(s15中为是)，则sram电源控制电路28切断保留sram25的存储电路252的电源，并且保留sram25转移到断电状态(s18)。然后，计时器22初始化计测值(s18)。随后，处理结束。100.阈值的取值可以根据存储器系统的使用情况从较大的值逐渐缩小到较小的值。101.如上所述，进行存储器系统1的控制。102.图9是根据比较例的存储器系统的时序图。图10是根据本实施方式的存储器系统1的时序图。在图9和图10中，每个存储器系统或保留sram转移到某个状态的情形显示为高(“h”)电平，每个存储器系统或保留sram从该特定状态恢复的情形显示为低(“l”)电平。103.在比较例的存储器系统中，为了减少从休眠状态的唤醒时间，将表数据存储在保留sram中。在这种情况下，如果休眠状态持续很长时间，就会相应地消耗保留sram的电流。但是，在存储器系统从休眠状态唤醒之后，存储在保留sram中的表数据可能不被参照。在比较例的存储器系统中，即使存储在保留sram中的表数据不太可能被参照，也会保持该保留状态，直到存储器系统从休眠状态唤醒。104.另一方面，在根据本实施方式的存储器系统1中，为保留sram25的保留停留时间设置阈值。阈值根据休眠唤醒时间的历史平均值计算得。如果保留sram25的保留停留时间超过了设置的阈值，则在存储器系统1从休眠状态唤醒之后，存储在sram25中的表数据很有可能不会被参照。因此，sram电源控制电路28切断保留sram25的存储电路252的电源，并使保留sram25转移到断电状态。由此，能够相应地降低保留sram25的存储电路252消耗的电流量。105.(2)第二实施方式106.现参照图11至图12描述根据第二实施方式的存储器系统。107.(2)-(a)存储器系统的结构示例108.图11是连接到主机4的存储器系统1a的整体结构示例的框图。第二实施方式的存储器系统1a的配置方式与第一实施方式的存储器系统1相同，但不同之处在于第二实施方式的存储器系统1a包括计数器52和计数器54。109.计数器52对表数据被新更新到保留sram25的次数进行计数。表数据例如为逻辑到物理地址变换表的至少一部分。计数器54对存储器访问次数进行计数。存储器访问是指向非易失性存储器3写入数据和从非易失性存储器3读取数据。如果存储器系统1a转移到休眠状态，则可以切断计数器52和计数器54的电源。在存储器系统1a从休眠状态唤醒之后，计数器52和计数器54计测的值变为0(初始值)。随后，计数器52和计数器54再次对表数据被新更新到保留sram25的次数和存储器访问次数进行计数。110.(2)-(b)存储器系统的动作示例111.接下来，借助图12描述存储器系统1a的动作示例。112.首先，存储器系统1a接收来自主机4的休眠进入请求命令，并转移到休眠状态(s22)。113.随后，存储器系统1a收到主机4的休眠退出请求命令，并从休眠状态唤醒(s23)。114.随后，如果存储器系统1a从休眠状态唤醒之后收到主机4的休眠进入请求命令(s24中为是)，则返回s22，并进行与上述相同的处理。115.随后，在存储器系统1a从休眠状态唤醒之后，如果没有收到来自主机4的休眠进入请求命令(s24为否)，则处理进行到s25。116.如果存储器访问没有进行n_count次(s25中为否)，则处理返回到s24，并执行与上述相同的处理。117.如果存储器访问进行了n_count次(s25中为是)，则处理进行到s26。118.如果更新了m_count次表数据(s26中为是)，则cpu24将计时器22的阈值减小d_time(s27)。随后，处理结束。119.如果表数据没有被更新m_count次(s26中否)，则cpu24将计时器22的阈值增加i_time(s28)。随后，处理结束。120.上文描述了对存储器系统1a的控制。121.cpu24可以适当地改变n_count、m_count、i_time和d_time的值。主机4可以改变n_count、m_count、i_time和d_time的值。122.在根据本实施方式的存储器系统1a中，设置了相对于sram25的保留停留时间的阈值。根据表数据新更新到保留sram25的次数来计算阈值。如果sram25的保留停留时间超过了设定的阈值，则在存储器系统1a从休眠状态唤醒之后，存储在保留sram25中的表数据很有可能不会被参照。因此，sram电源控制电路28会切断保留sram25的存储电路252的电源，并使保留sram25转移到断电状态。由此，能够相应地降低保留sram25的存储电路252消耗的电流。123.(3)变型例124.上述实施方式中，每当计时器22的阈值更新时，可以将计时器22的阈值写入非易失性存储器3。然后，可以根据需要读取写入非易失性存储器3的计时器22的阈值。125.参照图13，描述根据变型例的存储器系统1(1a)的动作示例。126.如果计时器22的阈值有更新(s31中为是)，则将更新后的计时器22的阈值写入非易失性存储器3(s32)。随后，处理结束。127.随后，如果计时器22的阈值没有更新(s31中为否)，则处理结束。128.如上所述，执行对根据变型例的存储器系统1(1a)的控制。129.存储器系统1(1a)的cpu24基于存储器系统1(1a)从休眠状态唤醒之后将参照储存在sram25中的表数据的可能性的大小来设置计时器22的阈值。如果存储器系统1(1a)根本没有被使用的状态继续，则存储器系统1(1a)会处于存储器系统1(1a)的电源被完全切断的断电状态。如果存储器系统1(1a)转移到断电状态，则寄存器276中存储的休眠唤醒时间的历史值等会被移除。因而，在存储器系统1(1a)转变到断电状态之前的计时器22的阈值不能被参照。130.在本变型例中，如果再次使用存储器系统1(1a)，可通过参照非易失性计时器22的阈值，进行与存储器系统1(1a)转移到断电状态之前所用方法相匹配的操作。换言之，例如即使是将主机4的电源关闭然后再次打开的情况下，也可以通过将计时器22的阈值写入非易失性存储器3并使其变为非易失(保持)来继续相同的设置。131.根据上述实施方式中的至少一个，如果存储器系统转变到低功率状态，则可以通过基于(1)用于从低功率状态唤醒时间的历史平均值的阈值；和(2)数据写入非易失性存储器和从非易失性存储器读取的次数以及将表数据的一部分更新到表高速缓存的次数这两者中的任何一个，控制表高速缓存从保留状态到断电状态的转移时机，来减少表高速缓存的消耗电流，即。132.上述实施方式和变型例可以尽量结合。例如，变型例可以与第一个实施方式或第二个实施方式中的任何一个结合。133.上述实施方式及变型例中，对“连接”的描述不限于两个部件直接连接而没有其他元件的情况。可以根据组件之间的关系适当地包括两个组件经由其他元件间接连接的情况。134.虽然已经描述了某些实施方式，但这些实施方式仅作为示例呈现，并不旨在限制本发明的范围。事实上，本文描述的新颖的实施方式可以体现为多种其他形式；并且在不脱离本发明的精神的情况下，可以对这里描述的实施方式的形式进行各种省略、替换和改变。所附权利要求及其等同物旨在覆盖落入本发明的范围和精神内的此类形式或修改。当前第1页12当前第1页12
再多了解一些
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