1.本发明涉及一种非易失性存储器与其相关控制方法，且特别涉及一种具多阶型存储器胞阵列的非易失性存储器及其相关编程控制方法。
背景技术：
：：2.众所周知，非易失性存储器在电源停止供应后仍可持续地记录数据，因此非易失性存储器已经广泛地运用在各式电子装置中。一般来说，非易失性存储器可分为一次编程非易失性存储器(one-timeprogrammablenon-volatilememory，简称otp非易失性存储器)与多次编程非易失性存储器(multi-timeprogrammablenon-volatilememory，简称mtp非易失性存储器)。以下图1a至图1e为各种非易失性存储器胞(memorycell)。3.请参照图1a，其所绘示为otp存储器胞示意图。otp存储器胞c1包括一浮动栅晶体管f与一开关晶体管m。otp存储器胞c1的第一端连接至源极线(sourceline，sl)，otp存储器胞c1的第二端连接至位线(bitline，bl)，otp存储器胞c1的控制端连接至字线(wordline，wl)。4.如图1a所示，开关闸晶体管m的第一源/漏极端(source/drainterminal)连接至源极线sl，开关闸晶体管m的栅极端连接至字线wl。浮动栅晶体管f的第一源/漏极端连接至开关晶体管m的第二源/漏极端，浮动栅晶体管f的第二源/漏极端连接位线bl。5.在写入动作(writeaction)时，提供适当的偏压至otp存储器胞c1，可以编程(program)otp存储器胞c1或者抑制编程(programinhibit)otp存储器胞c1。其中，编程otp存储器胞c1即控制热载子(hotcarrier)注入浮动栅晶体管f的浮动栅极，编程抑制otp存储器胞c1即控制热载子不注入浮动栅晶体管f的浮动栅极。另外，热载子为电子。6.举例来说，在编程otp存储器胞c1时，提供编程电压(programvoltage)至源极线sl、开启电压(onvoltage)至字线wl、接地电压至位线bl。因此，热载子经由浮动栅晶体管f的信道区域(channelregion)注入浮动栅极。反之，在编程抑制otp存储器胞c1时，提供编程电压(programvoltage)至源极线sl、开启电压(onvoltage)至字线wl、并将位线bl浮接(floating)。因此，热载子无法注入浮动栅晶体管f的浮动栅极。当然，除了将位线浮接之外，在编程抑制otp存储器胞c1时，也可以提供编程电压至位线bl，使得热载子无法注入浮动栅晶体管f的浮动栅极。7.再者，当浮动栅晶体管f的浮动栅极未存储热载子时，otp存储器胞c1会呈现第一存储状态(亦即，关闭状态(offstate))。当浮动栅晶体管f的浮动栅极存储热载子时，otp存储器胞c1会呈现第二存储状态(亦即，开启状态(onstate))。换句话说，编程抑制otp存储器胞c1后，otp存储器胞c1会呈现第一存储状态，编程otp存储器胞c1后，otp存储器胞c1会呈现第二存储状态。8.另外，在读取动作(readaction)时，提供适当的偏压至otp存储器胞c1，使得otp存储器胞c1产生存储器胞电流(cellcurrent)，而根据存储器胞电流的大小即可判断otp存储器胞c1的存储状态。9.在读取动作时，提供读取电压(readvoltage)至源极线sl、开启电压至字线wl、接地电压至位线bl。当otp存储器胞c1为第一存储状态(关闭状态)时，存储器胞电流几乎为零。当otp存储器胞c1为第二存储状态(开启状态)时，存储器胞电流会较大。因此，将otp存储器胞c1的位线bl连接至感测电路(sensingcircuit)，即可判断otp存储器胞c1为第一存储状态(关闭状态)或者第二存储状态(开启状态)。10.由于编程电压很高，为了防止开关晶体管m在写入动作时受损，可以在otp存储器胞中增加一跟随晶体管(followingtransistor)。如照图1b所示，其为另一otp存储器胞示意图。otp存储器胞c2包括一浮动栅晶体管f、一跟随晶体管mg与一开关晶体管m。其中，otp存储器胞c2的第一端连接至源极线sl，otp存储器胞c2的第二端连接至位线bl，otp存储器胞c2的第一控制端连接至字线wl，otp存储器胞c2的第二控制端连接至跟随线(followingline，fl)。11.如图1b所示，开关晶体管m的第一源/漏极端连接至源极线sl，开关晶体管m的栅极端连接至字线wl。跟随晶体管mg的第一源/漏极端连接至开关晶体管m的第二源/漏极端，跟随晶体管mg的栅极端连接至跟随线fl。浮动栅晶体管f的第一源/漏极端连接至跟随晶体管mg的第二源/漏极端，浮动栅晶体管f的第二源/漏极端连接位线bl。12.基本上，开关晶体管m与跟随晶体管mg有相同的运作关系，当开关晶体管m开启时，跟随晶体管mg也会开启；当开关晶体管m关闭时，跟随晶体管mg也会关闭。另外，otp存储器胞c1与c2的写入动作与读取动作的偏压与运作原理类似，此处不再赘述。13.请参照图1c，其所绘示为mtp存储器胞示意图。相较于图1a的otp存储器胞c1，mtp存储器胞c3还包括一抹除电容(erasecapacitor)c，连接于浮动栅晶体管f的浮动栅极与抹除线(eraseline，el)之间。在写入动作与读取动作时，提供接地电压至抹除线el，且mtp存储器胞c3其他端点的偏压类似于otp存储器胞c1，其详细运作情形不再赘述。14.在抹除动作时，提供抹除电压(erasevoltage)至抹除线el，使得热载子经由抹除电容c移动至抹除线el并退出(eject)浮动栅极。15.请参照图1d，其所绘示为另一mtp存储器胞示意图。相较于图1b的otp存储器胞c2，mtp存储器胞c4还包括一抹除电容c，连接于浮动栅晶体管f的浮动栅极与抹除线(eraseline，el)之间。在写入动作与读取动作时，提供接地电压至抹除线el，且mtp存储器胞c4其他端点的偏压类似于otp存储器胞c2，其详细运作情形不再赘述。16.相同地，在抹除动作时，提供抹除电压至抹除线el，使得热载子经由抹除电容c移动至抹除线el并退出浮动栅极。17.上述图1a至图1d的存储器胞皆以p型晶体管为例来作说明。实际上，利用n型晶体管也可以实现otp存储器胞以及mtp存储器胞。18.请参照图1e，其所绘示为另一mtp存储器胞示意图。mtp存储器胞c5包括一开关晶体管m以及一电阻器r。其中，mtp存储器胞c5的第一端连接至源极线sl，mtp存储器胞c5的第二端连接至位线bl，mtp存储器胞c5的控制端连接至字线wl。19.再者，开关晶体管m的第一源/漏极端连接至源极线sl，开关晶体管m的栅极端连接至字线wl，开关晶体管m的第二源/漏极端连接至电阻器r的第一端，电阻器r的第二端连接至位线bl。其中，电阻器r可由过渡金属氧化物(transitionmetaloxide，tmo)所组成。20.基本上，控制电阻器r两端所接收的电压差(voltagedifference)可以决定电阻器r的存储状态。举例来说，当电阻器r的两端接收第一极性(例如，负极性)的电压差时，电阻器r呈现高电阻值的第一存储状态。当电阻器r的两端接收第二极性(例如，正极性)的电压差时，电阻器r呈现低电阻值的第二存储状态。换句话说，在写入动作(writeaction)时，提供适当的偏压至mtp存储器胞c5，即可以控制mtp存储器胞c5的存储状态。21.图2为非易失性存储器的存储器胞阵列(cellarray)。如图2所示，非易失性存储器的存储器胞阵列200包括m×n个存储器胞c11～cmn。每个存储器胞c11～cmn的结构相同于图1a的otp存储器胞c1。当然，忆胞阵列200的存储器胞c11～cmn也可由图1b至图1e的存储器胞c2～c5其中之一所构成。22.每个存储器胞c11～cmn中包括一开关晶体管m1，1～mm，n以及一浮动栅晶体管f1，1～fm，n。再者，每个存储器胞c11～cmn的结构相同于图1a的存储器胞c1，其详细结构不再赘述。另外，每个存储器胞c11～cmn的第一端皆连接至源极线sl，且m、n为正整数。23.在存储器胞阵列200中，第一行n个存储器胞c11～c1n的控制端皆连接至字线wl1，第一行n个存储器胞c11～c1n的第二端连接至对应的位线bl1～bln。第二行n个存储器胞c21～c2n的控制端皆连接至字线wl2，第二行n个存储器胞c21～c2n的第二端连接至对应的位线bl1～bln。同理，其他行的存储器胞也有类似的连接关系，此处不再赘述。24.基本上，在非易失性存储器的写入动作或者读取动作时，存储器胞阵列200中的m条字线wl1～wlm仅有一条字线会动作(activated)，其他字线则不会动作。举例来说，在写入动作时，字线wl1动作，使得第一行为选定行(selectedrow)。此时，提供各种偏压至位线bl1～bln，即可编程选定行上对应的存储器胞或者编程抑制对应的存储器胞。而被编程抑制的存储器胞，其浮动栅晶体管的浮动栅极不会注入热载子而成为第一存储状态。另外，被编程的存储器胞，其浮动栅晶体管的浮动栅极会注入热载子而成为第二存储状态。例如，提供接地电压至位线bl1，则存储器胞c11会成为第二存储状态。将位线bl2浮接，则存储器胞c12会成为第一存储状态。25.已知的存储器胞阵列中的存储器胞是单阶型存储器胞(singlelevelcell)。亦即，一个存储器胞存储1位(bit)的数据，此数据可为第一存储状态或者第二存储状态。因此，在写入动作时，仅需要控制热载子注入或者不注入浮动栅极，就可以让存储器胞呈现二种不同的存储状态。26.再者，将已知存储器胞作为多阶型存储器胞(multiplelevelcell)时，一个存储器胞至少要存储2位以上的数据。以存储2位的多阶型存储器胞为例，每个存储器胞的数据可为第一存储状态、第二存储状态、第三存储状态或第四存储状态。同理，存储3位的多阶型存储器胞会有八种(23)存储状态，存储4位的多阶型存储器胞会有十六种(24)存储状态。27.为了让多阶型存储器胞能够呈现不同的存储状态，在写入动作时需要进一步地控制注入浮动栅极的热载子数量。然而，由于存储器胞的工艺变异以及位线bl1～bln上负载的差异，就算二个存储器胞注入相同数量的热载子，也有可能让二个存储器胞呈现不同的存储状态。技术实现要素：28.本发明涉及一种非易失性存储器，包括：一存储器胞阵列，包括m×n个多阶型存储器胞，连接至m条字线以及n条位线，其中每一该多阶型存储器胞可为x种存储状态其中之一，且x大于等于4；一电流供应电路；一路径选择电路，连接至该电流供应电路以及该n条位线，其中该路径选择电路包括n个路径选择器，且该n个路径选择器连接至该电流供应电路与对应的该n条位线；一验证电路，连接至该路径选择电路，其中该验证电路包括n个验证元件连接至对应的该n个路径选择器，用以产生n个验证信号；以及一控制电路，接收该n个验证信号；其中，在一验证动作的一采样区间时，该控制电路控制该电流供应电路提供n个第m参考电流至该n个路径选择器，经由该n个路径选择器传递至该n个验证元件，并转换为n个参考电压；其中，在该验证动作的一验证区间时，该控制电路控制一选定行的n个多阶型存储器胞产生n个存储器胞电流，经由该n条位线与该n个路径选择器传递至该n个验证元件，并转换为n个感测电压；其中，该n个验证元件根据对应的该参考电压与对应的该感测电压，产生该n个验证信号，使得该控制电路决定该n个多阶型存储器胞是否到达一第m存储状态，其中m、n、m与x为正整数，m小于等于x。29.本发明涉及一种运用于上述非易失性存储器的编程控制方法，包括下列步骤：在该存储器胞阵列中决定一选定行，并对该选定行开始一第m编程周期；设定m等于1；(a)该电流供应电路提供n个该第m参考电流至路径选择电路；(b)在该选定行的n个存储器胞中，将已经到达一目标存储状态的存储器胞抑制编程；(c)在该选定行的n个存储器胞中，将尚未到达该目标存储状态的存储器胞进行一第m次编程流程；以及，(d)判断m是否等于x，其中当m不等于x时，将m增加1之后，回到步骤(a)；且当m等于x时，结束该第m编程周期。30.为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合附图，作详细说明如下：附图说明31.图1a至图1e为各种存储器胞示意图；32.图2为存储器胞阵列示意图；33.图3为本发明的非易失性存储器；34.图4a与图4b为电流供应电路的详细电路与相关信号示意图；35.图5a至图5c为复制单元的运作示意图；36.图6a与图6b为路径选择电路及验证电路的详细结构及相关信号示意图；37.图7a至图7d为路径选择器以及验证元件在验证动作时的运作示意图；38.图8a至图8c为本发明运用于多阶型存储器胞阵列的编程控制方法及范例；39.图9a与图9b为本发明缩短编程流程的方法与寻找表的范例；40.图10a与图10b为电压箝位电路与路径选择电路的其他实施例；以及41.图11为电流供应电路的另一实施例。42.【符号说明】43.200，300:存储器胞阵列44.310:电流供应电路45.313，314:电压箝位电路46.315，316，341，34n:运算放大器47.320，320a，320b:路径选择电路48.321～32n，321a～32na，321b～32nb:路径选择器49.330:验证电路50.331～33n:验证元件51.410:电流复制电路52.411～41n:复制单元53.420:电流产生器54.422:开关组具体实施方式55.根据本发明的实施例，本发明利用图1a至图1e的存储器胞来组成多阶型存储器胞阵列。由于存储器胞阵列中的所有存储器胞皆为多阶型存储器胞(multiplelevelcell)，所以存储器胞至少有四个存储状态，且不同存储状态的存储器胞会产生不同大小的存储器胞电流。56.以图1a所示的存储器胞c1为例，根据浮动栅极所注入热载子的数目由少至多，存储器胞c1可为第一存储状态至第x存储状态，且x大于等于4。举例来说，多阶型存储器胞c1可存储二位的数据时，则x＝4，亦即存储器胞c1为第一存储状态至第四存储状态其中之一。同理，多阶型存储器胞c1可存储三位数据时，x＝8，亦即存储器胞c1可为第一存储状态至第八存储状态其中之一。多阶型存储器胞c1可存储四位数据时，x＝16，亦即存储器胞c1可为第一存储状态至第十六存储状态其中之一。57.举例来说，假设存储二位数据的多阶型存储器胞c1，在读取动作时，第一存储状态的存储器胞电流为0.1μa、第二存储状态的存储器胞电流为0.6μa、第三存储状态的存储器胞电流为1.1μa、第四存储状态的存储器胞电流为1.6μa。58.根据本发明的实施例，在编程周期(programcycle)中会进行多次的写入动作(writeaction)与验证动作(verifyaction)。而每次写入动作的时间非常短暂，例如100ns，使得少量的热载子注入存储器胞中的浮动栅极。当写入动作完成后，立即进行验证动作用以判断存储器胞所产生的存储器胞电流是否到达预定的存储状态(predeterminedstoragestate)。如果存储器胞尚未到达预定的存储状态时，则继续进行写入动作再次将少量热载子注入存储器胞的浮动栅极。而写入动作与验证动作会持续进行到存储器胞产生的存储器胞电流符合预定的存储状态为止。59.再者，以下以存储二位数据的多阶型存储器胞为例来作说明，当然本发明并不限定于此，在此领域的技术人员也可以将本发明应用于存储更多位的存储器胞。60.请参照图3，其所绘示为本发明的非易失性存储器。非易失性存储器包括一存储器胞阵列300、一电流供应电路310、一路径选择电路320、一验证电路330以及一控制电路340。其中，m×n的存储器胞阵列300的结构相同于图2，此处不再赘述。当然，存储器胞阵列300中的存储器胞可以是otp存储器胞，也可以是mtp存储器胞。61.电流供应电路(currentsupplyingcircuit)310接收一控制信号ctrlm。电流供应电路310中包括多个电流源(currentsource)，并根据控制信号ctrlm来提供x个参考电流其中之一。举例来说，假设存储二位数据的多阶型存储器胞中，第一存储状态的存储器胞电流为0.1μa、第二存储状态的存储器胞电流为0.6μa、第三存储状态的存储器胞电流为1.1μa、第四存储状态的存储器胞电流为1.6μa，则电流供应电路310可以产生四个(x＝4)对应于不同存储状态的参考电流。亦即，第一参考电流为0.1μa、第二参考电流为0.6μa、第三参考电流为1.1μa、第四参考电流为1.6μa。62.同理，运用于存储三位数据的多阶型存储器胞时，电流供应电路310可提供8个参考电流。运用于存储四位数据的多阶型存储器胞时，电流供应电路310可提供16个参考电流。63.路径选择电路(pathselectingcircuit)320包括n个路径选择器(pathselector)321～32n。再者，验证电路(verificationcircuit)330包括n个验证元件(verificationdevice)331～33n连接至对应的n个路径选择器321～32n，并产生n个验证信号vok1～vokn。其中，每个路径选择器321～32n的结构相同，每个验证元件331～33n的结构相同。64.根据本发明的实施例，电流供应电路310可将x个参考电流其中之一输出至n个路径选择器321～32n。举例来说，电流供应电路310可同时供应n个0.1μa的第一参考电流至n个路径选择器321～32n。或者，电流供应电路310可同时供应n个0.6μa的第二参考电流至n个路径选择器321～32n，依此类推。65.以路径选择器321以及验证元件331为例来作说明，路径选择器321中包括一参考电流路径与一存储器胞电流路径。其中，参考电流路径连接至电流供应电路310，存储器胞电流路径连接至位线bl1。再者，参考电流路径受控于参考电流致能信号(referencecurrentenablesignal)ensa，存储器胞电流路径受控于存储器胞电流致能信号(cellcurrentenablesignal)encell。亦即，当参考电流致能信号ensa动作时，路径选择器321的参考电流路径连接于电流供应电路310与验证元件331之间；当存储器胞电流致能信号encell动作时，路径选择器321的存储器胞电流路径连接于位线bl1与验证元件331之间。66.在验证动作时，验证元件331会先接收电流供应电路310所提供的参考电流，并转换为参考电压(referencevoltage)。之后，验证元件331再接收位线bl1上的存储器胞电流，并转换为感测电压(sensedvoltage)。最后，验证元件331根据参考电压与感测电压来产生一验证信号(verificationsignal)vok1。67.控制电路340连接至验证电路330用以接收n个验证信号vok1～vokn。再者，控制电路340可输出多个信号(例如：控制信号ctrlm、参考电流致能信号ensa、存储器胞电流致能信号encell...等等)。控制电路340可在写入动作与验证动作中控制非易失性存储器的运作，并根据验证信号vok1～vokn来确认选定行上的存储器胞是否到达预定的存储状态。68.请参照图4a与图4b，其所绘示为电流供应电路的详细电路与相关信号示意图。电流供应电路310包括一电流复制电路(currentcopycircuit)410与一电流产生器(currentgenerator)420。电流复制电路410可接收电流产生器420输出的x个参考电流其中之一，并复制成n个相同的参考电流传递至路径选择电路320中的n个路径选择器321～32n。69.电流复制电路410包括n个复制单元(copyunit)411～41n，n个复制单元411～41n的电流输出端oi1～oin连接至对应的路径选择器321～32n。再者，每个复制单元411～41n的结构相同。以下仅介绍复制单元411，其余不再赘述。70.复制单元411包括晶体管m11～m14、开关w11～w12、电容器c1。晶体管m11的第一源/漏极端(source/drainterminal)接收电源电压vdd。晶体管m13的第一源/漏极端接收电源电压vdd，晶体管m13的栅极端连接至晶体管m11的栅极端。晶体管m12的第一源/漏极端连接至晶体管m11的第二源/漏极端。晶体管m14的第一源/漏极端连接至晶体管m13的第二源/漏极端，晶体管m14的栅极端连接至晶体管m12的栅极端，且晶体管m14的第二源/漏极端为电流输出端oi1。电容器c1的第一端连接至晶体管m11的栅极端。开关w11的第一端连接至晶体管m12的第二源/漏极端，开关w11的第二端连接至电容器c1的第二端。开关w12的第一端连接至晶体管m12的第二源/漏极端，开关w12的第二端连接至节点c。71.电流产生器420连接于节点c与接地gnd之间。电流产生器420包括x个电流源iref1～irefx与一开关组(switchset)422，开关组422包括x个开关w1～wx。电流源iref1与开关w1串接于节点c与接地端gnd之间，电流源iref2与开关w2串接于节点c与接地端gnd之间，依此类推，电流源irefx与开关wx串接于节点c与接地端gnd之间。再者，控制信号ctrlm控制开关组422，使得x个开关w1～wx其中之一为闭合状态(closestate)，其他为断开状态(openstate)。举例来说，当控制信号ctrlm为1时，开关w1为闭合状态，开关w2～wx为断开状态(openstate)，电流源iref1连接于节点c与接地端gnd之间。72.根据本发明的实施例，复制单元411～41n中的n个动作区间(activatedperiod)t1～tn会依序动作。如图4b所示，时间点ta与tb之间为第一动作区间。在n个动作区间t1～tn之后，复制单元411～41n中的电容器c1～cn会存储驱动电压。换句话说，当复制单元411～41n中的动作区间t1～tn依序动作之后，复制单元411～41n中的电容器c1～cn已经存储对应的驱动电压，而复制单元411～41n的电流输出端oi1～oin即可输出相同大小的参考电流。73.如图5a至图5c，其所绘示为复制单元的运作示意图。以下仅以复制单元411为例来作说明，其余复制单元412～41n的运作方式类似，此处不再赘述。74.请参考图4b与图5a，在时间点ta之前，控制信号ctrlm为1，开关w11、w12为接收断开电平(turnofflevel)，亦即低电平。此时，开关w11、w12为断开状态(openstate)。而在电流产生器420内部，电流源iref1则连接于节点c与接地端gnd之间。75.请参考图4b与图5b，在时间点ta至时间点tb之间，控制信号ctrlm为1。在第一动作区间t1，开关w11、w12为接收闭合电平(turnonlevel)，亦即高电平。此时，开关w11、w12为闭合状态(closestate)。因此，电流源iref1产生的第一参考电流iref1流经晶体管m11与m12，而电容器c1上产生一驱动电压vd1。76.请参考图4b与图5c，在时间点tb之后，控制信号ctrlm为1，第一动作区间t1结束。此时，开关w11为接收闭合电平而呈现闭合状态，开关w12接收断开电平而呈现断开状态。再者，电流源iref1未流经晶体管m11与m12，电容器c1上存储驱动电压vd1。77.同理，其他的复制单元412～41n也会在对应的动作期间t2～tn来运作。因此，在所有动作区间t2～tn后，复制单元412～41n中的电容器c2～cn会存储对应的驱动电压。78.在非易失性存储器的验证动作时，复制单元411～41n的电流输出端oi1～oin即可根据电容器c1～cn上的驱动信号输出第一参考电流iref1至路径选择电路320的n个路径选择器321～32n。79.再者，控制信号ctrlm可以为1至x的任一数值，使得电流产生器410对应地产生参考电流iref1～irefx。举例来说，控制信号ctrlm为2时，开关w2为闭合状态，电流产生器410将电流源iref2连接至节点c与接地端gnd之间。因此，在非易失性存储器的验证动作时，复制单元411～41n的电流输出端oi1～oin即可输出第二参考电流iref2至路径选择电路320的n个路径选择器321～32n。80.再者，由于动作区间t1～tn是依序动作，使得电流复制电路410中的复制单元411～41n准备驱动电压需要较长的时间。因此，本领域技术人员更可以修改电流供应电路310以缩短准备驱动电压的时间。81.举例来说，电源供应电路310中包括二个结构相同的电流复制电路。在控制电路340的控制之下，当第一的电流复制电路的n个复制单元输出n个第一参考电流iref1时，第二个电流复制电路的n个复制单元则准备第二参考电流iref2对应的驱动电压。同理，当第二个电流复制电路的n个复制单元输出n个第二参考电流iref2时，第一个电流复制电路的n个复制单元则准备第三参考电流iref3对应的驱动电压。依此类推。82.请参照图6a与图6b，其所绘示为路径选择电路以及验证电路的详细结构及其相关信号示意图。在图6a中，存储器胞阵列300仅绘示一行存储器胞cj1～cjn，连接至字线wlj，其余不再绘示。83.路径选择电路320包括n个路径选择器321～32n，验证电路330包括n个验证元件331～33n。以下仅介绍径选择器321以及验证元件331。84.路径选择器321中的参考电流路径包括一开关晶体管s11。开关晶体管s11的第一源/漏极端(source/drainterminal)连接至电流供应电路310，开关晶体管s11的第二源/漏极端连接至节点a1，开关晶体管s11的栅极端接收参考电流致能信号ensa。再者，路径选择器321中的存储器胞电流路径包括一开关晶体管s12。开关晶体管s12的第一源/漏极端连接至位线bl1，开关晶体管s12的第二源/漏极端连接至节点a1，开关晶体管s12的栅极端接收存储器胞电流致能信号encell。85.验证元件331包括一运算放大器341、开关s13、s14，电容器c11、c12。开关s13的第一端连接至节点a1，开关s13的第二端连接至接地端gnd，开关s13的控制端接收放电致能信号(dischargeenablesignal)endisc。电容器c11的第一端连接至节点a1，电容器c11的第二端连接至接地端gnd。电容器c12的第一端连接至运算放大器的负输入端，电容器c12的第二端连接至接地端gnd。运算放大器341的正输入端连接至节点a1，运算放大器341的输出端产生验证信号vok1。开关s14的第一端连接运算放大器341的输出端，开关s14的第二端连接至运算放大器341的负输入端，开关s14的控制端接收闭回路致能信号(closeloopenablesignal)encls。其中，开关s13、s14可用晶体管来实现，且控制电路340输出放电致能信号endisc与闭回路致能信号encls。86.如图6a示，当字线wlj动作时，选定行的存储器胞cj1～cjn可进行写入动作。而在写入动作后的验证动作时，控制电路340即根据验证信号vok1～vokn判断选定行的存储器胞cj1～cjn是否编程到达预定的存储状态。87.如图6b所示，验证动作包括一个参考电流采样相位(referencecurrentsamplingphase)以及一个存储器胞电流采样相位(cellcurrentsamplingphase)。在参考电流采样相位中，参考电流致能信号ensa与闭回路致能信号encls会动作。88.在图6b中，时间点t0至时间点t2为参考电流采样相位，时间点t2至时间点t4为存储器胞电流采样相位。再者，参考电流采样相位包括一放电区间(dischargeperiod)以及一采样区间(sampleperiod)，存储器胞电流采样相位包括一放电区间以及一验证区间(verifyperiod)。其中，时间点t0至时间点t1为放电区间(discharge)，时间点t1至时间点t2为采样区间(sample)，时间点t2至时间点t3放电区间(discharge)，时间点t3至时间点t4为验证区间(verify)。89.根据本发明的实施例，参考电流采样相位中采样区间(sample)与验证区间(verify)的时间长度ts与tv可以根据实际需求而进行调整，用以判断参考电流以及存储器胞电流之间的关系。基本上，验证区间tv大于等于采样区间ts。90.如图7a至图7d，其所绘示为路径选择器321以及验证元件331在验证动作时的运作示意图。以下以采样区间时间长度ts等于验证区间时间长度tv(亦即，ts＝tv)来进行说明。91.请参考图6b与图7a，在时间点t0～t1的放电区间(discharge)，仅有放电致能信号endisc动作。因此，验证元件331中的开关s13为闭合状态(closestate)，使得电容器c11被放电至接地电压(0v)。92.请参考图6b与图7b，在时间点t1～t2的采样区间(sample)，参考电流致能信号ensa与闭回路致能信号encls动作。因此，路径选择器321中的参考电流路径连接于电流供应电路310以及验证元件331之间，并且验证元件331中的开关s14为闭合状态(closestate)，使得运算放大器341成为单增益缓冲器(unitgainbuffer)。此时，电流供应电路310提供的参考电流iref1对电容器c11充电。同时，单增益缓冲器复制(duplicate)电容器c11的电压到电容器c12。换句话说，在时间点t2时，电容器c11会被充电到第一参考电压vref1，而电容器c12的电压也为第一参考电压vref1。相同地，在时间点t2时，验证电路330内的其他验证元件322～32n内的二个电容器也会被充电到对应的参考电压。举例来说，验证元件32n内的二个电容器cn1、cn2会被充电到第n参考电压。93.换句话说，在参考电流采样相位后的时间点t2时，所有验证元件331～33n中的电容器c12～cn2皆存储了对应的参考电压。94.再者，请参考图6b与图7c，时间点t2～t3为存储器胞电流采样相位的放电区间(discharge)，放电致能信号endisc动作。因此，验证元件331中的开关s13会根据放电致能信号endisc让电容器c11放电至接地电压(0v)，仅剩下电容器c12存储第一参考电压vref1。相同地，在时间点t3时，验证电路330内的其他验证元件322～32n内仅剩下一个电容器存储参考电压。95.如图6b所示，时间点t3～t4为存储器胞电流采样相位的验证区间(verify)，存储器胞电流致能信号encell动作。因此，所有路径选择器321～32n中的存储器胞电流路径将对应位线bl1～bln连接至对应的验证元件331～33n。此时，选定行上的所有存储器胞cj1～cjn皆产生存储器胞电流至对应的验证元件331～33n。96.以验证元件331为例来作说明。如图7d所示，路径选择器321的存储器胞电流路径连接于位线bl1与验证元件331之间。因此，选定行上的存储器胞cj1产生存储器胞电流icell1至验证元件331，并对电容器c11充电。97.在存储器胞电流采样相位结束时，亦即时间点t4，运算放大器341可视为一比较器(comparator)，用以比较电容器c11上的第一感测电压(sensedvoltage)vcell1以及电容器c12上的第一参考电压vref1。当第一感测电压vcell1小于第一参考电压vref1时，验证信号vok1为低电平，代表存储器胞电流icell1小于参考电流iref1。亦即，存储器胞cj1尚未到达预定的存储状态，需要继续编程存储器胞cj1。反之，当第一感测电压vcell1大于第一参考电压vref1时，验证信号vok1为高电平，代表存储器胞电流icell1大于参考电流iref1。亦即，存储器胞cj1已到达预定的存储状态，需要编程抑制此存储器胞cj1。98.同理，其他验证元件332～33n所产生的验证信号vok2～vokn分别代表选定行上对应的存储器胞cj2～cjn是否到达预定的存储状态。99.举例来说，假设预定的存储状态为第一存储状态，则电流供应电路310提供的参考电流为0.1μa。因此，在验证动作结束时，即可根据验证信号vok1～vokn来判定选定行中对应的存储器胞是否能产生0.1μa的存储器胞电流。100.以验证元件331为例，如果验证信号vok1为低电平，代表存储器胞cj1产生小于0.1μa的存储器胞电流，则确认存储器胞尚未到达第一存储状态。反之，如果验证信号vok1为高电平，代表存储器胞cj1产生大于0.1μa的存储器胞电流，则可确认存储器胞cj1到达第一存储状态。101.同理，假设预定的存储状态为第二存储状态，则电流供应电路310提供的参考电流为0.6μa。假设预定的存储状态为第三存储状态，则电流供应电路310提供的参考电流为1.1μa。假设预定的存储状态为第四存储状态，则电流供应电路310提供的参考电流为1.6μa。而在验证动作时，即可根据验证信号vok1～vokn来确认存储器胞是否到达预定的存储状态。102.除此之外，控制电路430可调整采样区间(sample)以及验证区间(verify)的时间长度ts与tv，用以判断参考电流iref与存储器胞电流icell之间的比例关系。以下说明的：103.假设采样区间ts与验证区间tv的比例为3:4，亦即ts＝(3/4)tv。在存储器胞电流采样相位结束时，可根据运算放大器341输出的验证信号vok1来判断参考电流iref1与存储器胞电流icell1之间的关系。举例来说，当验证信号vok1为高电平时，代表存储器胞电流icell1到达参考电流iref1的(3/4)倍，亦即icell1＝(3/4)iref1。反之，当验证信号vok1为低电平时，代表存储器胞电流icell1尚未到达参考电流iref1的(3/4)倍，亦即icell1《(3/4)iref1。104.同理，验证电路330内的其他验证元件332～33n也可以输出验证信号vok2～vokn，用以指示对应的存储器胞电流icell与参考电流iref1之间的关系。105.当然，本发明并未限定采样区间ts与验证区间tv的比例。举例来说，假设采样区间ts与验证区间tv的比例为b:a，a大于等于b。则可根据验证信号vok1来判断存储器胞电流icell1是否到达参考电流iref1的(b/a)倍。106.由以上的说明可知，本发明进行多次的写入动作来多次编程(program)多阶型存储器胞，使得多阶型存储器胞到达预定的存储状态。再者，由于选定行上的n个存储器胞的特性差异，无法让选定行的所有存储器胞同时到达预定的存储状态。因此，本发明提出运用于多阶型存储器胞阵列的编程控制方法。107.请参照图8a至图8c，其所绘示为本发明运用于多阶型存储器胞阵列的编程控制方法及其范例。在控制电路340的控制之下，在编程周期(programcycle)时，可在存储器胞阵列300中决定一选定行(selectedrow)。编程周期包括x个编程流程(programprocedure)，使得选定行的n个存储器胞会由第一存储状态逐步被编程至目标存储状态(targetstoragestate)。其中，根据控制电路340的控制信号ctrlm可决定对应的编程流程。108.如图8a所示，在编程周期开始时，将m设定为1(步骤s604)，电流供应电路310提供第m参考电流(步骤s606)。109.接着，在选定行中的存储器胞中，已经到达目标存储状态的存储器胞被编程抑制(步骤s608)。另外，在选定行中的存储器胞中，尚未到达目标存储状态的存储器胞进行第m次编程流程(步骤s610)。举例来说，在选定行的n个存储器胞中，一部分的存储器胞已经到达目标存储状态，则此部分存储器胞会被编程抑制。而另一部分尚未到达第m存储状态的存储器胞，则会进行第m次编程流。110.当进行第m次编程流程的步骤s610完成后，选定行中的n个存储器胞不是到达目标存储状态就是到达第m存储状态。之后，判断m是否等于x(步骤s614)。当m不等于x时，将m增加1(步骤s616)并且回到步骤s606。反之，当m等于x时，则代表选定行所有存储器胞皆到达目标存储状态，并且结束编程周期。其中，x与m皆为正整数，且m大于小于等于x。111.以下以图8b与图8c来说明上述的编程控制方法。相同地，以下以存储二位数据的多阶型存储器胞为例来作说明，亦即x＝4。112.如图8b所示，存储器胞阵列中的选定行包括六个存储器胞ci1～ci6，其目标存储状态分别为第四存储状态(4th)、第二存储状态(2nd)、第一存储状态(1st)、第三存储状态(3rd)、第二存储状态(2nd)、第三存储状态(3rd)。亦即，在编程周期(programcycle)时，选定行的六个存储器胞需要被编程至目标存储状态。113.如图8c所示，在编程周期开始后，在m等于1的第一次编程流程时，电流供应电路310提供第一参考电流。再者，选定行上的存储器胞ci1～ci6经过多次写入动作以及验证动作后皆到达第一存储状态。另外，由于存储器胞ci3已经到达目标存储状态，因此后续的步骤中存储器胞ci3会被抑制编程。114.当然，由于存储器胞ci1～ci6的特性差异，并非所有存储器胞ci1～ci6可同时到达第一存储状态，因此先到达第一存储状态的存储器胞在进行下一次写入动作时会被抑制编程，仅尚未到达第一存储状态的存储器胞被编程。115.接着，设定m＝2。在第二次编程流程时，电流供应电路310提供第二参考电流。因此，除了存储器胞ci3之外，选定行上其他五个存储器胞ci1～ci2、ci4～ci6经过多次写入动作以及验证动作后到达第二存储状态。另外，由于存储器胞ci2、ci5已经到达目标存储状态，因此后续的步骤中存储器胞ci2、ci5会被抑制编程。116.接着，设定m＝3。在第三次编程流程时，电流供应电路310提供第三参考电流。除了存储器胞ci2、ci3、ci5之外，其他三个存储器胞ci1、ci4、ci6经过多次写入动作以及验证动作后到达第三存储状态。由于存储器胞ci4、ci6已经到达目标存储状态，因此后续的步骤中存储器胞ci4、ci6会被抑制编程。117.最后，设定m＝4。在第四次编程流程时，电流供应电路310提供第四参考电流。仅剩下存储器胞ci1经过多次写入动作以及验证动作后到达第四存储状态(亦即，目标存储状态)后，该选定行的编程周期(programcycle)结束。118.再者，在进行完四次的编程流程之后，选定行中的所有存储器胞已经到达目标存储状态。因此，可以对存储器胞阵列的下一条选定行进行新的编程周期。119.由以上的说明可知，存储二位数据的多阶型存储器胞阵列，在编程周期时，需要进行四个(x＝4)编程流程才可以确认选定行中的所有存储器胞被编程到目标存储状态。同理，存储三位数据的多阶型存储器胞阵列，在编程周期时，需要进行八个(x＝8)编程流程才可以确认选定行中的所有存储器胞被编程到目标存储状态。存储四位数据的多阶型存储器胞阵列，在编程周期时，需要进行十六个(x＝16)编程流程才可以确认选定行中的所有存储器胞被编程到目标存储状态。120.由于一个编程周期会进行x个编程流程，而在每一个编程流程中需要进行多次的写入动作以及多次的验证动作。因此，编程周期会耗费相当长的时间。举例来说，每进行一次写入动作之后会进行一次验证动作，用以判断存储器胞是否到达第m存储状态。然而，在实际的经验中，每一个编程流程最多可能进行超过100次的写入动作以及验证动作才能确认存储器胞被编程到第m存储状态。121.为了减少编程周期的时间，本发明更提出缩短第m编程流程的方法。请参照图9a与图9b，其所绘示为本发明缩短编程流程的方法与寻找表(lookuptable)的范例。其中，寻找表中的定义为写入动作的次数，比值(b/a)定义为采样区间ts与验证区间tv的比例。122.如图9a所示，在开始步骤s610中的第m编程流程时，先设定p以及一比值(b/a)(步骤s802)，其中p为正整数，比值(b/a)大于零小于等于1。123.接着，到达第m存储状态的存储器胞被编程抑制(步骤s804)。再者，尚未到达第m存储状态的存储器胞进行p次写入动作(步骤s806)。换句话说，在选定行上，需要被编程至第m存储状态的存储器胞中，如果已经到达第m存储状态会被编程抑制，而尚未到达第m存储状态的存储器胞则会继续进行p次写入动作。124.接着，进行验证动作，并判断被编程的存储器胞中是否出现一存储器胞的存储器胞电流icell到达参考电流iref的(b/a)倍(步骤s808)。基本上，在验证动作时，调整采样周期ts以及验证周期tv的比值为(b/a)，即可判断icell＝(b/a)iref是否成立。举例来说，在选定行中未出现存储器胞的存储器胞电流icell到达参考电流iref的(b/a)倍时，代表选定行中的所有存储器胞都尚未接近第m存储状态，此时回到步骤s806。125.另外，在选定行中出现一个存储器胞的存储器胞电流icell到达参考电流iref的(b/a)倍时(亦即，icell大于等于(b/a)iref)，代表选定行中已经有存储器胞接近第m存储状态。此时，需要降低写入动作的次数，以防止存储器胞被过度编程(overprogrammed)。126.接着，判断p等于1且比值(b/a)等于1是否成立(步骤s810)。在p与比值(b/a)不等于1时，降低p并增加比值(b/a)(步骤s812)后，回到步骤s804。反之，当p与比值(b/a)皆等于1时(步骤s810)，则进行步骤s814。127.在步骤s814中，判断是否所有的存储器胞已经到达第m存储状态(步骤s814)。也就是说，选定存储器胞中，应该被编程至第m存储状态的所有存储器胞是否皆已到达第m存储状态。如果判断不成立，则回到步骤s804；如果成立，则结束第m编程程流程。128.基本上，p与比值(b/a)可以设定在寻找表中。以下以图9b的寻找表范例来介绍图9a的第m编程流程。129.在开始编程流程后，先设定p等于5且比值(b/a)等于(2/3)。接着，针对尚未到达第m存储状态的存储器胞进行5次写入动作。再者，在5次写入动作完成后，即进行验证动作，判断是否有任一个存储器胞的存储器胞电流icell到达(2/3)倍的参考电流iref。130.根据本发明的实施例，如果所有存储器胞的存储器胞电流icell皆未到达(2/3)倍的参考电流iref时，代表所有的存储器胞还需要进行多次的写入动作才会到达第m存储状态。因此，所有存储器胞继续进行5次写入动作后，再进行验证动作。反之，如果任一存储器胞的存储器胞电流icell到达(2/3)倍的参考电流iref时，则代表有存储器胞逐渐接近第m存储状态，所以需要降低存储器胞的写入动作次数并增加比值。131.因此，根据寻找表的内容，设定p等于2比值(b/a)等于(4/5)。再者，针对尚未到达第m存储状态的存储器胞进行2次写入动作后，进行验证动作并判断是否有任一个存储器胞的存储器胞电流icell到达(4/5)倍的参考电流iref。132.相同地，在验证动作后，确认所有存储器胞的存储器胞电流icell皆未到达(4/5)倍的参考电流iref时，代表所有的存储器胞还需要进行多次的写入动作才会到达第m存储状态。因此，所有存储器胞继续进行2次写入动作后，再进行验证动作。反之，如果任一存储器胞的存储器胞电流icell到达(4/5)倍的参考电流iref时，则代表有存储器胞逐渐接近第m存储状态。所以需要降低存储器胞的写入动作次数。133.因此，根据寻找表的内容，设定p等于1比值(b/a)等于1。接着，针对尚未到达第m存储状态的存储器胞进行1次写入动作后，进行验证动作，并判断是否有任一个存储器胞的存储器胞电流icell到达参考电流iref。134.当其中一个存储器胞的存储器胞电流icell到达参考电流iref时，代表出现一个存储器胞已经被编程为第m存储状态。此时，必须进行单次的写入动作搭配验证动作，将所有的存储器胞编程至第m存储状态。135.由以上的说明可知，在本发明的编程流程中根据存储器胞电流与参考电流之间的关系来判断存储器胞是否接近第m存储状态，并且改变写入动作的次数。在上述的实施例中，p以及比值(b/a)共改变三次。然而，本发明并不限定于p以及比值(b/a)改变的次数。在此领域的技术人员可以根据实际需求来修改p以及比值(b/a)的改变次数。136.也就是说，在编程流程的前期，设定第一数目以及一第一比值。其中，第一数目为大于1的整数，第一比值小于1。亦即，进行第一数目的写入动作之后，在验证动作时根据第一比值来判断是否有编程的存储器胞接近第m存储状态，并且决定后续的写入动作次数。137.在编程流程的后期，设定第二数目以及一第二比值。其中，第二数目为1，第二比值为1。亦即，进行一次写入动作之后，在验证动作时判断是存储器胞被编程为第m存储状态，并且持续将所有编程的存储器胞编程至第m存储状态。138.另外，为了让存储器胞产生更准确的存储器胞电流，可以增加一电压箝位电路(voltageclampingcircuit)使得参考电流路径以及存储器胞电流路径固定在特定的偏压电压。139.请参照图10a与图10b，其所绘示为电压箝位电路与路径选择电路的其他实施例。140.如图10a所示，路径选择电路320a包括n个路径选择器321a～32na以及一电压箝位电路313。其中，每个路径选择器321a～32na的结构相同，以下仅介绍路径选择器321a。141.路径选择器321a中的参考电流路径包括开关晶体管s11与一控制晶体管s15。控制晶体管s15的第一源/漏极端(source/drainterminal)连接至电流供应电路310，控制晶体管s15的栅极端接收一箝位电压vclamp，开关晶体管s11的第一源/漏极端连接至控制晶体管s15的第二源/漏极端，开关晶体管s11的第二源/漏极端连接至节点a1，开关晶体管s11的栅极端接收参考电流致能信号ensa。142.路径选择器321a中的存储器胞电流路径包括一开关晶体管s12与一控制晶体管s16。控制晶体管s16的第一源/漏极端连接至位线bl1，控制晶体管s16的栅极端接收箝位电压vclamp，开关晶体管s12的第一源/漏极端连接至控制晶体管s16的第二源/漏极端，开关晶体管s12的第二源/漏极端连接至节点a1，开关晶体管s12的栅极端接收存储器胞电流致能信号encell。143.再者，电压箝位电路313包括一运算放大器315、一开关晶体管sc2与一控制晶体管sc1。运算放大器315的正输入端接收一偏压电压vb，运算放大器315的负输入端接连接至控制晶体管sc1的第一源/漏极端，运算放大器315的输出端产生箝位电压vclamp。控制晶体管sc1的第一源/漏极端连接至电流供应电路310，控制晶体管sc1的栅极端连接至运算放大器315的输出端，开关晶体管sc2的第一源/漏极端连接至控制晶体管sc1的第二源/漏极端，开关晶体管sc2的第二源/漏极端连接至一电源电压vss，开关晶体管sc2的栅极端接收箝位致能信号(clampenablesignal，enclamp)。144.当路径选择电路320a运作时，箝位致能信号enclamp动作，电压箝位电路313中运算放大器315的负输入端会被固定在偏压电压vb，而偏压电压vb与箝位电压vclamp之间相差一临限电压vt。其中，临限电压vt为控制晶体管sc1的临限电压，亦即vb＝vclamp vt。相同地，由于路径选择电路320a中其他控制晶体管s15～sn5、s16～sn6的栅极端也接收箝位电压vclamp，因此也可以将控制晶体管s15～sn5、s16～sn6的第一源/漏极端固定在约偏压电压vb。145.如图10b所示，路径选择电路320b包括n个路径选择器321b～32nb以及一电压箝位电路314。其中，每个路径选择器321b～32nb的结构相同，以下仅介绍径选择器321b。146.路径选择器321b中的参考电流路径包括开关晶体管s11与控制晶体管s15。开关晶体管s11的第一源/漏极端连接至电流供应电路310，开关晶体管s11的栅极端接收参考电流致能信号ensa，控制晶体管s15的第一源/漏极端连接至开关晶体管s11的第二源/漏极端，控制晶体管s15的第二源/漏极端连接至节点a1，控制晶体管s15的栅极端接收一箝位电压vclamp。147.路径选择器321b中的存储器胞电流路径包括开关晶体管s12与控制晶体管s15。开关晶体管s12的第一源/漏极端连接至位线bl1，开关晶体管s12的第二源/漏极端连接至控制晶体管s15的第一源/漏极端，开关晶体管s12的栅极端接收存储器胞电流致能信号encell。148.再者，电压箝位电路314包括一运算放大器316、一开关晶体管sc3与一控制晶体管sc4。运算放大器316的正输入端接收一偏压电压vb，运算放大器316的负输入端接连接至控制晶体管sc4的第一源/漏极端，运算放大器316的输出端产生箝位电压vclamp。开关晶体管sc3的第一源/漏极端连接至电流供应电路310，开关晶体管sc3的栅极端接收箝位致能信号enclamp，控制晶体管sc4的第一源/漏极端连接至开关晶体管sc3的第二源/漏极端，控制晶体管sc4的第二源/漏极端连接至一电源电压vss，控制晶体管sc4的栅极端连接至运算放大器316的输出端。149.当路径选择电路320b运作时，箝位致能信号enclamp动作，电压箝位电路314中运算放大器316的负输入端会被固定在偏压电压vb，而偏压电压vb与箝位电压vclamp之间相差一临限电压vt。其中，临限电压vt为控制晶体管sc4的临限电压，亦即vb＝vclamp vt。相同地，由于路径选择电路320b中其他控制晶体管s15～sn5的栅极端也接收箝位电压vclamp，因此也可以将控制晶体管s15～sn5的第一源/漏极端固定在约偏压电压vb。150.相同地，电流供应电路310也可以接收电压箝位电路313或电压箝位电路314输出的箝位电压vclamp。请参照图11，其所绘示为电流供应电路的另一实施例。相较于图4a的电流供应电路310，其差异在于节点c与电流产生器420之间增加一晶体管mp，晶体管mp的第一源/漏极端连接至节点c，晶体管mp的第二源/漏极端连接至电流产生器420，晶体管mp的栅极端接收箝位电压vclamp。151.由以上的说明可知，本发明提出一种具多阶型存储器胞阵列的非易失性存储器及其相关编程控制方法。本发明在编程周期时会持续的进行写入动作与验证动作，因此当编程周期结束后可确认选定行上的所有存储器胞到达目标存储状态，并且可以产生对应的存储器胞电流。152.综上所述，虽然本发明已以优选实施例公开如上，然其并非用以限定本发明。本发明所属领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附权利要求书界定范围为准。当前第1页12当前第1页12
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：：2.众所周知，非易失性存储器在电源停止供应后仍可持续地记录数据，因此非易失性存储器已经广泛地运用在各式电子装置中。一般来说，非易失性存储器可分为一次编程非易失性存储器(one-timeprogrammablenon-volatilememory，简称otp非易失性存储器)与多次编程非易失性存储器(multi-timeprogrammablenon-volatilememory，简称mtp非易失性存储器)。以下图1a至图1e为各种非易失性存储器胞(memorycell)。3.请参照图1a，其所绘示为otp存储器胞示意图。otp存储器胞c1包括一浮动栅晶体管f与一开关晶体管m。otp存储器胞c1的第一端连接至源极线(sourceline，sl)，otp存储器胞c1的第二端连接至位线(bitline，bl)，otp存储器胞c1的控制端连接至字线(wordline，wl)。4.如图1a所示，开关闸晶体管m的第一源/漏极端(source/drainterminal)连接至源极线sl，开关闸晶体管m的栅极端连接至字线wl。浮动栅晶体管f的第一源/漏极端连接至开关晶体管m的第二源/漏极端，浮动栅晶体管f的第二源/漏极端连接位线bl。5.在写入动作(writeaction)时，提供适当的偏压至otp存储器胞c1，可以编程(program)otp存储器胞c1或者抑制编程(programinhibit)otp存储器胞c1。其中，编程otp存储器胞c1即控制热载子(hotcarrier)注入浮动栅晶体管f的浮动栅极，编程抑制otp存储器胞c1即控制热载子不注入浮动栅晶体管f的浮动栅极。另外，热载子为电子。6.举例来说，在编程otp存储器胞c1时，提供编程电压(programvoltage)至源极线sl、开启电压(onvoltage)至字线wl、接地电压至位线bl。因此，热载子经由浮动栅晶体管f的信道区域(channelregion)注入浮动栅极。反之，在编程抑制otp存储器胞c1时，提供编程电压(programvoltage)至源极线sl、开启电压(onvoltage)至字线wl、并将位线bl浮接(floating)。因此，热载子无法注入浮动栅晶体管f的浮动栅极。当然，除了将位线浮接之外，在编程抑制otp存储器胞c1时，也可以提供编程电压至位线bl，使得热载子无法注入浮动栅晶体管f的浮动栅极。7.再者，当浮动栅晶体管f的浮动栅极未存储热载子时，otp存储器胞c1会呈现第一存储状态(亦即，关闭状态(offstate))。当浮动栅晶体管f的浮动栅极存储热载子时，otp存储器胞c1会呈现第二存储状态(亦即，开启状态(onstate))。换句话说，编程抑制otp存储器胞c1后，otp存储器胞c1会呈现第一存储状态，编程otp存储器胞c1后，otp存储器胞c1会呈现第二存储状态。8.另外，在读取动作(readaction)时，提供适当的偏压至otp存储器胞c1，使得otp存储器胞c1产生存储器胞电流(cellcurrent)，而根据存储器胞电流的大小即可判断otp存储器胞c1的存储状态。9.在读取动作时，提供读取电压(readvoltage)至源极线sl、开启电压至字线wl、接地电压至位线bl。当otp存储器胞c1为第一存储状态(关闭状态)时，存储器胞电流几乎为零。当otp存储器胞c1为第二存储状态(开启状态)时，存储器胞电流会较大。因此，将otp存储器胞c1的位线bl连接至感测电路(sensingcircuit)，即可判断otp存储器胞c1为第一存储状态(关闭状态)或者第二存储状态(开启状态)。10.由于编程电压很高，为了防止开关晶体管m在写入动作时受损，可以在otp存储器胞中增加一跟随晶体管(followingtransistor)。如照图1b所示，其为另一otp存储器胞示意图。otp存储器胞c2包括一浮动栅晶体管f、一跟随晶体管mg与一开关晶体管m。其中，otp存储器胞c2的第一端连接至源极线sl，otp存储器胞c2的第二端连接至位线bl，otp存储器胞c2的第一控制端连接至字线wl，otp存储器胞c2的第二控制端连接至跟随线(followingline，fl)。11.如图1b所示，开关晶体管m的第一源/漏极端连接至源极线sl，开关晶体管m的栅极端连接至字线wl。跟随晶体管mg的第一源/漏极端连接至开关晶体管m的第二源/漏极端，跟随晶体管mg的栅极端连接至跟随线fl。浮动栅晶体管f的第一源/漏极端连接至跟随晶体管mg的第二源/漏极端，浮动栅晶体管f的第二源/漏极端连接位线bl。12.基本上，开关晶体管m与跟随晶体管mg有相同的运作关系，当开关晶体管m开启时，跟随晶体管mg也会开启；当开关晶体管m关闭时，跟随晶体管mg也会关闭。另外，otp存储器胞c1与c2的写入动作与读取动作的偏压与运作原理类似，此处不再赘述。13.请参照图1c，其所绘示为mtp存储器胞示意图。相较于图1a的otp存储器胞c1，mtp存储器胞c3还包括一抹除电容(erasecapacitor)c，连接于浮动栅晶体管f的浮动栅极与抹除线(eraseline，el)之间。在写入动作与读取动作时，提供接地电压至抹除线el，且mtp存储器胞c3其他端点的偏压类似于otp存储器胞c1，其详细运作情形不再赘述。14.在抹除动作时，提供抹除电压(erasevoltage)至抹除线el，使得热载子经由抹除电容c移动至抹除线el并退出(eject)浮动栅极。15.请参照图1d，其所绘示为另一mtp存储器胞示意图。相较于图1b的otp存储器胞c2，mtp存储器胞c4还包括一抹除电容c，连接于浮动栅晶体管f的浮动栅极与抹除线(eraseline，el)之间。在写入动作与读取动作时，提供接地电压至抹除线el，且mtp存储器胞c4其他端点的偏压类似于otp存储器胞c2，其详细运作情形不再赘述。16.相同地，在抹除动作时，提供抹除电压至抹除线el，使得热载子经由抹除电容c移动至抹除线el并退出浮动栅极。17.上述图1a至图1d的存储器胞皆以p型晶体管为例来作说明。实际上，利用n型晶体管也可以实现otp存储器胞以及mtp存储器胞。18.请参照图1e，其所绘示为另一mtp存储器胞示意图。mtp存储器胞c5包括一开关晶体管m以及一电阻器r。其中，mtp存储器胞c5的第一端连接至源极线sl，mtp存储器胞c5的第二端连接至位线bl，mtp存储器胞c5的控制端连接至字线wl。19.再者，开关晶体管m的第一源/漏极端连接至源极线sl，开关晶体管m的栅极端连接至字线wl，开关晶体管m的第二源/漏极端连接至电阻器r的第一端，电阻器r的第二端连接至位线bl。其中，电阻器r可由过渡金属氧化物(transitionmetaloxide，tmo)所组成。20.基本上，控制电阻器r两端所接收的电压差(voltagedifference)可以决定电阻器r的存储状态。举例来说，当电阻器r的两端接收第一极性(例如，负极性)的电压差时，电阻器r呈现高电阻值的第一存储状态。当电阻器r的两端接收第二极性(例如，正极性)的电压差时，电阻器r呈现低电阻值的第二存储状态。换句话说，在写入动作(writeaction)时，提供适当的偏压至mtp存储器胞c5，即可以控制mtp存储器胞c5的存储状态。21.图2为非易失性存储器的存储器胞阵列(cellarray)。如图2所示，非易失性存储器的存储器胞阵列200包括m×n个存储器胞c11～cmn。每个存储器胞c11～cmn的结构相同于图1a的otp存储器胞c1。当然，忆胞阵列200的存储器胞c11～cmn也可由图1b至图1e的存储器胞c2～c5其中之一所构成。22.每个存储器胞c11～cmn中包括一开关晶体管m1，1～mm，n以及一浮动栅晶体管f1，1～fm，n。再者，每个存储器胞c11～cmn的结构相同于图1a的存储器胞c1，其详细结构不再赘述。另外，每个存储器胞c11～cmn的第一端皆连接至源极线sl，且m、n为正整数。23.在存储器胞阵列200中，第一行n个存储器胞c11～c1n的控制端皆连接至字线wl1，第一行n个存储器胞c11～c1n的第二端连接至对应的位线bl1～bln。第二行n个存储器胞c21～c2n的控制端皆连接至字线wl2，第二行n个存储器胞c21～c2n的第二端连接至对应的位线bl1～bln。同理，其他行的存储器胞也有类似的连接关系，此处不再赘述。24.基本上，在非易失性存储器的写入动作或者读取动作时，存储器胞阵列200中的m条字线wl1～wlm仅有一条字线会动作(activated)，其他字线则不会动作。举例来说，在写入动作时，字线wl1动作，使得第一行为选定行(selectedrow)。此时，提供各种偏压至位线bl1～bln，即可编程选定行上对应的存储器胞或者编程抑制对应的存储器胞。而被编程抑制的存储器胞，其浮动栅晶体管的浮动栅极不会注入热载子而成为第一存储状态。另外，被编程的存储器胞，其浮动栅晶体管的浮动栅极会注入热载子而成为第二存储状态。例如，提供接地电压至位线bl1，则存储器胞c11会成为第二存储状态。将位线bl2浮接，则存储器胞c12会成为第一存储状态。25.已知的存储器胞阵列中的存储器胞是单阶型存储器胞(singlelevelcell)。亦即，一个存储器胞存储1位(bit)的数据，此数据可为第一存储状态或者第二存储状态。因此，在写入动作时，仅需要控制热载子注入或者不注入浮动栅极，就可以让存储器胞呈现二种不同的存储状态。26.再者，将已知存储器胞作为多阶型存储器胞(multiplelevelcell)时，一个存储器胞至少要存储2位以上的数据。以存储2位的多阶型存储器胞为例，每个存储器胞的数据可为第一存储状态、第二存储状态、第三存储状态或第四存储状态。同理，存储3位的多阶型存储器胞会有八种(23)存储状态，存储4位的多阶型存储器胞会有十六种(24)存储状态。27.为了让多阶型存储器胞能够呈现不同的存储状态，在写入动作时需要进一步地控制注入浮动栅极的热载子数量。然而，由于存储器胞的工艺变异以及位线bl1～bln上负载的差异，就算二个存储器胞注入相同数量的热载子，也有可能让二个存储器胞呈现不同的存储状态。技术实现要素：28.本发明涉及一种非易失性存储器，包括：一存储器胞阵列，包括m×n个多阶型存储器胞，连接至m条字线以及n条位线，其中每一该多阶型存储器胞可为x种存储状态其中之一，且x大于等于4；一电流供应电路；一路径选择电路，连接至该电流供应电路以及该n条位线，其中该路径选择电路包括n个路径选择器，且该n个路径选择器连接至该电流供应电路与对应的该n条位线；一验证电路，连接至该路径选择电路，其中该验证电路包括n个验证元件连接至对应的该n个路径选择器，用以产生n个验证信号；以及一控制电路，接收该n个验证信号；其中，在一验证动作的一采样区间时，该控制电路控制该电流供应电路提供n个第m参考电流至该n个路径选择器，经由该n个路径选择器传递至该n个验证元件，并转换为n个参考电压；其中，在该验证动作的一验证区间时，该控制电路控制一选定行的n个多阶型存储器胞产生n个存储器胞电流，经由该n条位线与该n个路径选择器传递至该n个验证元件，并转换为n个感测电压；其中，该n个验证元件根据对应的该参考电压与对应的该感测电压，产生该n个验证信号，使得该控制电路决定该n个多阶型存储器胞是否到达一第m存储状态，其中m、n、m与x为正整数，m小于等于x。29.本发明涉及一种运用于上述非易失性存储器的编程控制方法，包括下列步骤：在该存储器胞阵列中决定一选定行，并对该选定行开始一第m编程周期；设定m等于1；(a)该电流供应电路提供n个该第m参考电流至路径选择电路；(b)在该选定行的n个存储器胞中，将已经到达一目标存储状态的存储器胞抑制编程；(c)在该选定行的n个存储器胞中，将尚未到达该目标存储状态的存储器胞进行一第m次编程流程；以及，(d)判断m是否等于x，其中当m不等于x时，将m增加1之后，回到步骤(a)；且当m等于x时，结束该第m编程周期。30.为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合附图，作详细说明如下：附图说明31.图1a至图1e为各种存储器胞示意图；32.图2为存储器胞阵列示意图；33.图3为本发明的非易失性存储器；34.图4a与图4b为电流供应电路的详细电路与相关信号示意图；35.图5a至图5c为复制单元的运作示意图；36.图6a与图6b为路径选择电路及验证电路的详细结构及相关信号示意图；37.图7a至图7d为路径选择器以及验证元件在验证动作时的运作示意图；38.图8a至图8c为本发明运用于多阶型存储器胞阵列的编程控制方法及范例；39.图9a与图9b为本发明缩短编程流程的方法与寻找表的范例；40.图10a与图10b为电压箝位电路与路径选择电路的其他实施例；以及41.图11为电流供应电路的另一实施例。42.【符号说明】43.200，300:存储器胞阵列44.310:电流供应电路45.313，314:电压箝位电路46.315，316，341，34n:运算放大器47.320，320a，320b:路径选择电路48.321～32n，321a～32na，321b～32nb:路径选择器49.330:验证电路50.331～33n:验证元件51.410:电流复制电路52.411～41n:复制单元53.420:电流产生器54.422:开关组具体实施方式55.根据本发明的实施例，本发明利用图1a至图1e的存储器胞来组成多阶型存储器胞阵列。由于存储器胞阵列中的所有存储器胞皆为多阶型存储器胞(multiplelevelcell)，所以存储器胞至少有四个存储状态，且不同存储状态的存储器胞会产生不同大小的存储器胞电流。56.以图1a所示的存储器胞c1为例，根据浮动栅极所注入热载子的数目由少至多，存储器胞c1可为第一存储状态至第x存储状态，且x大于等于4。举例来说，多阶型存储器胞c1可存储二位的数据时，则x＝4，亦即存储器胞c1为第一存储状态至第四存储状态其中之一。同理，多阶型存储器胞c1可存储三位数据时，x＝8，亦即存储器胞c1可为第一存储状态至第八存储状态其中之一。多阶型存储器胞c1可存储四位数据时，x＝16，亦即存储器胞c1可为第一存储状态至第十六存储状态其中之一。57.举例来说，假设存储二位数据的多阶型存储器胞c1，在读取动作时，第一存储状态的存储器胞电流为0.1μa、第二存储状态的存储器胞电流为0.6μa、第三存储状态的存储器胞电流为1.1μa、第四存储状态的存储器胞电流为1.6μa。58.根据本发明的实施例，在编程周期(programcycle)中会进行多次的写入动作(writeaction)与验证动作(verifyaction)。而每次写入动作的时间非常短暂，例如100ns，使得少量的热载子注入存储器胞中的浮动栅极。当写入动作完成后，立即进行验证动作用以判断存储器胞所产生的存储器胞电流是否到达预定的存储状态(predeterminedstoragestate)。如果存储器胞尚未到达预定的存储状态时，则继续进行写入动作再次将少量热载子注入存储器胞的浮动栅极。而写入动作与验证动作会持续进行到存储器胞产生的存储器胞电流符合预定的存储状态为止。59.再者，以下以存储二位数据的多阶型存储器胞为例来作说明，当然本发明并不限定于此，在此领域的技术人员也可以将本发明应用于存储更多位的存储器胞。60.请参照图3，其所绘示为本发明的非易失性存储器。非易失性存储器包括一存储器胞阵列300、一电流供应电路310、一路径选择电路320、一验证电路330以及一控制电路340。其中，m×n的存储器胞阵列300的结构相同于图2，此处不再赘述。当然，存储器胞阵列300中的存储器胞可以是otp存储器胞，也可以是mtp存储器胞。61.电流供应电路(currentsupplyingcircuit)310接收一控制信号ctrlm。电流供应电路310中包括多个电流源(currentsource)，并根据控制信号ctrlm来提供x个参考电流其中之一。举例来说，假设存储二位数据的多阶型存储器胞中，第一存储状态的存储器胞电流为0.1μa、第二存储状态的存储器胞电流为0.6μa、第三存储状态的存储器胞电流为1.1μa、第四存储状态的存储器胞电流为1.6μa，则电流供应电路310可以产生四个(x＝4)对应于不同存储状态的参考电流。亦即，第一参考电流为0.1μa、第二参考电流为0.6μa、第三参考电流为1.1μa、第四参考电流为1.6μa。62.同理，运用于存储三位数据的多阶型存储器胞时，电流供应电路310可提供8个参考电流。运用于存储四位数据的多阶型存储器胞时，电流供应电路310可提供16个参考电流。63.路径选择电路(pathselectingcircuit)320包括n个路径选择器(pathselector)321～32n。再者，验证电路(verificationcircuit)330包括n个验证元件(verificationdevice)331～33n连接至对应的n个路径选择器321～32n，并产生n个验证信号vok1～vokn。其中，每个路径选择器321～32n的结构相同，每个验证元件331～33n的结构相同。64.根据本发明的实施例，电流供应电路310可将x个参考电流其中之一输出至n个路径选择器321～32n。举例来说，电流供应电路310可同时供应n个0.1μa的第一参考电流至n个路径选择器321～32n。或者，电流供应电路310可同时供应n个0.6μa的第二参考电流至n个路径选择器321～32n，依此类推。65.以路径选择器321以及验证元件331为例来作说明，路径选择器321中包括一参考电流路径与一存储器胞电流路径。其中，参考电流路径连接至电流供应电路310，存储器胞电流路径连接至位线bl1。再者，参考电流路径受控于参考电流致能信号(referencecurrentenablesignal)ensa，存储器胞电流路径受控于存储器胞电流致能信号(cellcurrentenablesignal)encell。亦即，当参考电流致能信号ensa动作时，路径选择器321的参考电流路径连接于电流供应电路310与验证元件331之间；当存储器胞电流致能信号encell动作时，路径选择器321的存储器胞电流路径连接于位线bl1与验证元件331之间。66.在验证动作时，验证元件331会先接收电流供应电路310所提供的参考电流，并转换为参考电压(referencevoltage)。之后，验证元件331再接收位线bl1上的存储器胞电流，并转换为感测电压(sensedvoltage)。最后，验证元件331根据参考电压与感测电压来产生一验证信号(verificationsignal)vok1。67.控制电路340连接至验证电路330用以接收n个验证信号vok1～vokn。再者，控制电路340可输出多个信号(例如：控制信号ctrlm、参考电流致能信号ensa、存储器胞电流致能信号encell...等等)。控制电路340可在写入动作与验证动作中控制非易失性存储器的运作，并根据验证信号vok1～vokn来确认选定行上的存储器胞是否到达预定的存储状态。68.请参照图4a与图4b，其所绘示为电流供应电路的详细电路与相关信号示意图。电流供应电路310包括一电流复制电路(currentcopycircuit)410与一电流产生器(currentgenerator)420。电流复制电路410可接收电流产生器420输出的x个参考电流其中之一，并复制成n个相同的参考电流传递至路径选择电路320中的n个路径选择器321～32n。69.电流复制电路410包括n个复制单元(copyunit)411～41n，n个复制单元411～41n的电流输出端oi1～oin连接至对应的路径选择器321～32n。再者，每个复制单元411～41n的结构相同。以下仅介绍复制单元411，其余不再赘述。70.复制单元411包括晶体管m11～m14、开关w11～w12、电容器c1。晶体管m11的第一源/漏极端(source/drainterminal)接收电源电压vdd。晶体管m13的第一源/漏极端接收电源电压vdd，晶体管m13的栅极端连接至晶体管m11的栅极端。晶体管m12的第一源/漏极端连接至晶体管m11的第二源/漏极端。晶体管m14的第一源/漏极端连接至晶体管m13的第二源/漏极端，晶体管m14的栅极端连接至晶体管m12的栅极端，且晶体管m14的第二源/漏极端为电流输出端oi1。电容器c1的第一端连接至晶体管m11的栅极端。开关w11的第一端连接至晶体管m12的第二源/漏极端，开关w11的第二端连接至电容器c1的第二端。开关w12的第一端连接至晶体管m12的第二源/漏极端，开关w12的第二端连接至节点c。71.电流产生器420连接于节点c与接地gnd之间。电流产生器420包括x个电流源iref1～irefx与一开关组(switchset)422，开关组422包括x个开关w1～wx。电流源iref1与开关w1串接于节点c与接地端gnd之间，电流源iref2与开关w2串接于节点c与接地端gnd之间，依此类推，电流源irefx与开关wx串接于节点c与接地端gnd之间。再者，控制信号ctrlm控制开关组422，使得x个开关w1～wx其中之一为闭合状态(closestate)，其他为断开状态(openstate)。举例来说，当控制信号ctrlm为1时，开关w1为闭合状态，开关w2～wx为断开状态(openstate)，电流源iref1连接于节点c与接地端gnd之间。72.根据本发明的实施例，复制单元411～41n中的n个动作区间(activatedperiod)t1～tn会依序动作。如图4b所示，时间点ta与tb之间为第一动作区间。在n个动作区间t1～tn之后，复制单元411～41n中的电容器c1～cn会存储驱动电压。换句话说，当复制单元411～41n中的动作区间t1～tn依序动作之后，复制单元411～41n中的电容器c1～cn已经存储对应的驱动电压，而复制单元411～41n的电流输出端oi1～oin即可输出相同大小的参考电流。73.如图5a至图5c，其所绘示为复制单元的运作示意图。以下仅以复制单元411为例来作说明，其余复制单元412～41n的运作方式类似，此处不再赘述。74.请参考图4b与图5a，在时间点ta之前，控制信号ctrlm为1，开关w11、w12为接收断开电平(turnofflevel)，亦即低电平。此时，开关w11、w12为断开状态(openstate)。而在电流产生器420内部，电流源iref1则连接于节点c与接地端gnd之间。75.请参考图4b与图5b，在时间点ta至时间点tb之间，控制信号ctrlm为1。在第一动作区间t1，开关w11、w12为接收闭合电平(turnonlevel)，亦即高电平。此时，开关w11、w12为闭合状态(closestate)。因此，电流源iref1产生的第一参考电流iref1流经晶体管m11与m12，而电容器c1上产生一驱动电压vd1。76.请参考图4b与图5c，在时间点tb之后，控制信号ctrlm为1，第一动作区间t1结束。此时，开关w11为接收闭合电平而呈现闭合状态，开关w12接收断开电平而呈现断开状态。再者，电流源iref1未流经晶体管m11与m12，电容器c1上存储驱动电压vd1。77.同理，其他的复制单元412～41n也会在对应的动作期间t2～tn来运作。因此，在所有动作区间t2～tn后，复制单元412～41n中的电容器c2～cn会存储对应的驱动电压。78.在非易失性存储器的验证动作时，复制单元411～41n的电流输出端oi1～oin即可根据电容器c1～cn上的驱动信号输出第一参考电流iref1至路径选择电路320的n个路径选择器321～32n。79.再者，控制信号ctrlm可以为1至x的任一数值，使得电流产生器410对应地产生参考电流iref1～irefx。举例来说，控制信号ctrlm为2时，开关w2为闭合状态，电流产生器410将电流源iref2连接至节点c与接地端gnd之间。因此，在非易失性存储器的验证动作时，复制单元411～41n的电流输出端oi1～oin即可输出第二参考电流iref2至路径选择电路320的n个路径选择器321～32n。80.再者，由于动作区间t1～tn是依序动作，使得电流复制电路410中的复制单元411～41n准备驱动电压需要较长的时间。因此，本领域技术人员更可以修改电流供应电路310以缩短准备驱动电压的时间。81.举例来说，电源供应电路310中包括二个结构相同的电流复制电路。在控制电路340的控制之下，当第一的电流复制电路的n个复制单元输出n个第一参考电流iref1时，第二个电流复制电路的n个复制单元则准备第二参考电流iref2对应的驱动电压。同理，当第二个电流复制电路的n个复制单元输出n个第二参考电流iref2时，第一个电流复制电路的n个复制单元则准备第三参考电流iref3对应的驱动电压。依此类推。82.请参照图6a与图6b，其所绘示为路径选择电路以及验证电路的详细结构及其相关信号示意图。在图6a中，存储器胞阵列300仅绘示一行存储器胞cj1～cjn，连接至字线wlj，其余不再绘示。83.路径选择电路320包括n个路径选择器321～32n，验证电路330包括n个验证元件331～33n。以下仅介绍径选择器321以及验证元件331。84.路径选择器321中的参考电流路径包括一开关晶体管s11。开关晶体管s11的第一源/漏极端(source/drainterminal)连接至电流供应电路310，开关晶体管s11的第二源/漏极端连接至节点a1，开关晶体管s11的栅极端接收参考电流致能信号ensa。再者，路径选择器321中的存储器胞电流路径包括一开关晶体管s12。开关晶体管s12的第一源/漏极端连接至位线bl1，开关晶体管s12的第二源/漏极端连接至节点a1，开关晶体管s12的栅极端接收存储器胞电流致能信号encell。85.验证元件331包括一运算放大器341、开关s13、s14，电容器c11、c12。开关s13的第一端连接至节点a1，开关s13的第二端连接至接地端gnd，开关s13的控制端接收放电致能信号(dischargeenablesignal)endisc。电容器c11的第一端连接至节点a1，电容器c11的第二端连接至接地端gnd。电容器c12的第一端连接至运算放大器的负输入端，电容器c12的第二端连接至接地端gnd。运算放大器341的正输入端连接至节点a1，运算放大器341的输出端产生验证信号vok1。开关s14的第一端连接运算放大器341的输出端，开关s14的第二端连接至运算放大器341的负输入端，开关s14的控制端接收闭回路致能信号(closeloopenablesignal)encls。其中，开关s13、s14可用晶体管来实现，且控制电路340输出放电致能信号endisc与闭回路致能信号encls。86.如图6a示，当字线wlj动作时，选定行的存储器胞cj1～cjn可进行写入动作。而在写入动作后的验证动作时，控制电路340即根据验证信号vok1～vokn判断选定行的存储器胞cj1～cjn是否编程到达预定的存储状态。87.如图6b所示，验证动作包括一个参考电流采样相位(referencecurrentsamplingphase)以及一个存储器胞电流采样相位(cellcurrentsamplingphase)。在参考电流采样相位中，参考电流致能信号ensa与闭回路致能信号encls会动作。88.在图6b中，时间点t0至时间点t2为参考电流采样相位，时间点t2至时间点t4为存储器胞电流采样相位。再者，参考电流采样相位包括一放电区间(dischargeperiod)以及一采样区间(sampleperiod)，存储器胞电流采样相位包括一放电区间以及一验证区间(verifyperiod)。其中，时间点t0至时间点t1为放电区间(discharge)，时间点t1至时间点t2为采样区间(sample)，时间点t2至时间点t3放电区间(discharge)，时间点t3至时间点t4为验证区间(verify)。89.根据本发明的实施例，参考电流采样相位中采样区间(sample)与验证区间(verify)的时间长度ts与tv可以根据实际需求而进行调整，用以判断参考电流以及存储器胞电流之间的关系。基本上，验证区间tv大于等于采样区间ts。90.如图7a至图7d，其所绘示为路径选择器321以及验证元件331在验证动作时的运作示意图。以下以采样区间时间长度ts等于验证区间时间长度tv(亦即，ts＝tv)来进行说明。91.请参考图6b与图7a，在时间点t0～t1的放电区间(discharge)，仅有放电致能信号endisc动作。因此，验证元件331中的开关s13为闭合状态(closestate)，使得电容器c11被放电至接地电压(0v)。92.请参考图6b与图7b，在时间点t1～t2的采样区间(sample)，参考电流致能信号ensa与闭回路致能信号encls动作。因此，路径选择器321中的参考电流路径连接于电流供应电路310以及验证元件331之间，并且验证元件331中的开关s14为闭合状态(closestate)，使得运算放大器341成为单增益缓冲器(unitgainbuffer)。此时，电流供应电路310提供的参考电流iref1对电容器c11充电。同时，单增益缓冲器复制(duplicate)电容器c11的电压到电容器c12。换句话说，在时间点t2时，电容器c11会被充电到第一参考电压vref1，而电容器c12的电压也为第一参考电压vref1。相同地，在时间点t2时，验证电路330内的其他验证元件322～32n内的二个电容器也会被充电到对应的参考电压。举例来说，验证元件32n内的二个电容器cn1、cn2会被充电到第n参考电压。93.换句话说，在参考电流采样相位后的时间点t2时，所有验证元件331～33n中的电容器c12～cn2皆存储了对应的参考电压。94.再者，请参考图6b与图7c，时间点t2～t3为存储器胞电流采样相位的放电区间(discharge)，放电致能信号endisc动作。因此，验证元件331中的开关s13会根据放电致能信号endisc让电容器c11放电至接地电压(0v)，仅剩下电容器c12存储第一参考电压vref1。相同地，在时间点t3时，验证电路330内的其他验证元件322～32n内仅剩下一个电容器存储参考电压。95.如图6b所示，时间点t3～t4为存储器胞电流采样相位的验证区间(verify)，存储器胞电流致能信号encell动作。因此，所有路径选择器321～32n中的存储器胞电流路径将对应位线bl1～bln连接至对应的验证元件331～33n。此时，选定行上的所有存储器胞cj1～cjn皆产生存储器胞电流至对应的验证元件331～33n。96.以验证元件331为例来作说明。如图7d所示，路径选择器321的存储器胞电流路径连接于位线bl1与验证元件331之间。因此，选定行上的存储器胞cj1产生存储器胞电流icell1至验证元件331，并对电容器c11充电。97.在存储器胞电流采样相位结束时，亦即时间点t4，运算放大器341可视为一比较器(comparator)，用以比较电容器c11上的第一感测电压(sensedvoltage)vcell1以及电容器c12上的第一参考电压vref1。当第一感测电压vcell1小于第一参考电压vref1时，验证信号vok1为低电平，代表存储器胞电流icell1小于参考电流iref1。亦即，存储器胞cj1尚未到达预定的存储状态，需要继续编程存储器胞cj1。反之，当第一感测电压vcell1大于第一参考电压vref1时，验证信号vok1为高电平，代表存储器胞电流icell1大于参考电流iref1。亦即，存储器胞cj1已到达预定的存储状态，需要编程抑制此存储器胞cj1。98.同理，其他验证元件332～33n所产生的验证信号vok2～vokn分别代表选定行上对应的存储器胞cj2～cjn是否到达预定的存储状态。99.举例来说，假设预定的存储状态为第一存储状态，则电流供应电路310提供的参考电流为0.1μa。因此，在验证动作结束时，即可根据验证信号vok1～vokn来判定选定行中对应的存储器胞是否能产生0.1μa的存储器胞电流。100.以验证元件331为例，如果验证信号vok1为低电平，代表存储器胞cj1产生小于0.1μa的存储器胞电流，则确认存储器胞尚未到达第一存储状态。反之，如果验证信号vok1为高电平，代表存储器胞cj1产生大于0.1μa的存储器胞电流，则可确认存储器胞cj1到达第一存储状态。101.同理，假设预定的存储状态为第二存储状态，则电流供应电路310提供的参考电流为0.6μa。假设预定的存储状态为第三存储状态，则电流供应电路310提供的参考电流为1.1μa。假设预定的存储状态为第四存储状态，则电流供应电路310提供的参考电流为1.6μa。而在验证动作时，即可根据验证信号vok1～vokn来确认存储器胞是否到达预定的存储状态。102.除此之外，控制电路430可调整采样区间(sample)以及验证区间(verify)的时间长度ts与tv，用以判断参考电流iref与存储器胞电流icell之间的比例关系。以下说明的：103.假设采样区间ts与验证区间tv的比例为3:4，亦即ts＝(3/4)tv。在存储器胞电流采样相位结束时，可根据运算放大器341输出的验证信号vok1来判断参考电流iref1与存储器胞电流icell1之间的关系。举例来说，当验证信号vok1为高电平时，代表存储器胞电流icell1到达参考电流iref1的(3/4)倍，亦即icell1＝(3/4)iref1。反之，当验证信号vok1为低电平时，代表存储器胞电流icell1尚未到达参考电流iref1的(3/4)倍，亦即icell1《(3/4)iref1。104.同理，验证电路330内的其他验证元件332～33n也可以输出验证信号vok2～vokn，用以指示对应的存储器胞电流icell与参考电流iref1之间的关系。105.当然，本发明并未限定采样区间ts与验证区间tv的比例。举例来说，假设采样区间ts与验证区间tv的比例为b:a，a大于等于b。则可根据验证信号vok1来判断存储器胞电流icell1是否到达参考电流iref1的(b/a)倍。106.由以上的说明可知，本发明进行多次的写入动作来多次编程(program)多阶型存储器胞，使得多阶型存储器胞到达预定的存储状态。再者，由于选定行上的n个存储器胞的特性差异，无法让选定行的所有存储器胞同时到达预定的存储状态。因此，本发明提出运用于多阶型存储器胞阵列的编程控制方法。107.请参照图8a至图8c，其所绘示为本发明运用于多阶型存储器胞阵列的编程控制方法及其范例。在控制电路340的控制之下，在编程周期(programcycle)时，可在存储器胞阵列300中决定一选定行(selectedrow)。编程周期包括x个编程流程(programprocedure)，使得选定行的n个存储器胞会由第一存储状态逐步被编程至目标存储状态(targetstoragestate)。其中，根据控制电路340的控制信号ctrlm可决定对应的编程流程。108.如图8a所示，在编程周期开始时，将m设定为1(步骤s604)，电流供应电路310提供第m参考电流(步骤s606)。109.接着，在选定行中的存储器胞中，已经到达目标存储状态的存储器胞被编程抑制(步骤s608)。另外，在选定行中的存储器胞中，尚未到达目标存储状态的存储器胞进行第m次编程流程(步骤s610)。举例来说，在选定行的n个存储器胞中，一部分的存储器胞已经到达目标存储状态，则此部分存储器胞会被编程抑制。而另一部分尚未到达第m存储状态的存储器胞，则会进行第m次编程流。110.当进行第m次编程流程的步骤s610完成后，选定行中的n个存储器胞不是到达目标存储状态就是到达第m存储状态。之后，判断m是否等于x(步骤s614)。当m不等于x时，将m增加1(步骤s616)并且回到步骤s606。反之，当m等于x时，则代表选定行所有存储器胞皆到达目标存储状态，并且结束编程周期。其中，x与m皆为正整数，且m大于小于等于x。111.以下以图8b与图8c来说明上述的编程控制方法。相同地，以下以存储二位数据的多阶型存储器胞为例来作说明，亦即x＝4。112.如图8b所示，存储器胞阵列中的选定行包括六个存储器胞ci1～ci6，其目标存储状态分别为第四存储状态(4th)、第二存储状态(2nd)、第一存储状态(1st)、第三存储状态(3rd)、第二存储状态(2nd)、第三存储状态(3rd)。亦即，在编程周期(programcycle)时，选定行的六个存储器胞需要被编程至目标存储状态。113.如图8c所示，在编程周期开始后，在m等于1的第一次编程流程时，电流供应电路310提供第一参考电流。再者，选定行上的存储器胞ci1～ci6经过多次写入动作以及验证动作后皆到达第一存储状态。另外，由于存储器胞ci3已经到达目标存储状态，因此后续的步骤中存储器胞ci3会被抑制编程。114.当然，由于存储器胞ci1～ci6的特性差异，并非所有存储器胞ci1～ci6可同时到达第一存储状态，因此先到达第一存储状态的存储器胞在进行下一次写入动作时会被抑制编程，仅尚未到达第一存储状态的存储器胞被编程。115.接着，设定m＝2。在第二次编程流程时，电流供应电路310提供第二参考电流。因此，除了存储器胞ci3之外，选定行上其他五个存储器胞ci1～ci2、ci4～ci6经过多次写入动作以及验证动作后到达第二存储状态。另外，由于存储器胞ci2、ci5已经到达目标存储状态，因此后续的步骤中存储器胞ci2、ci5会被抑制编程。116.接着，设定m＝3。在第三次编程流程时，电流供应电路310提供第三参考电流。除了存储器胞ci2、ci3、ci5之外，其他三个存储器胞ci1、ci4、ci6经过多次写入动作以及验证动作后到达第三存储状态。由于存储器胞ci4、ci6已经到达目标存储状态，因此后续的步骤中存储器胞ci4、ci6会被抑制编程。117.最后，设定m＝4。在第四次编程流程时，电流供应电路310提供第四参考电流。仅剩下存储器胞ci1经过多次写入动作以及验证动作后到达第四存储状态(亦即，目标存储状态)后，该选定行的编程周期(programcycle)结束。118.再者，在进行完四次的编程流程之后，选定行中的所有存储器胞已经到达目标存储状态。因此，可以对存储器胞阵列的下一条选定行进行新的编程周期。119.由以上的说明可知，存储二位数据的多阶型存储器胞阵列，在编程周期时，需要进行四个(x＝4)编程流程才可以确认选定行中的所有存储器胞被编程到目标存储状态。同理，存储三位数据的多阶型存储器胞阵列，在编程周期时，需要进行八个(x＝8)编程流程才可以确认选定行中的所有存储器胞被编程到目标存储状态。存储四位数据的多阶型存储器胞阵列，在编程周期时，需要进行十六个(x＝16)编程流程才可以确认选定行中的所有存储器胞被编程到目标存储状态。120.由于一个编程周期会进行x个编程流程，而在每一个编程流程中需要进行多次的写入动作以及多次的验证动作。因此，编程周期会耗费相当长的时间。举例来说，每进行一次写入动作之后会进行一次验证动作，用以判断存储器胞是否到达第m存储状态。然而，在实际的经验中，每一个编程流程最多可能进行超过100次的写入动作以及验证动作才能确认存储器胞被编程到第m存储状态。121.为了减少编程周期的时间，本发明更提出缩短第m编程流程的方法。请参照图9a与图9b，其所绘示为本发明缩短编程流程的方法与寻找表(lookuptable)的范例。其中，寻找表中的定义为写入动作的次数，比值(b/a)定义为采样区间ts与验证区间tv的比例。122.如图9a所示，在开始步骤s610中的第m编程流程时，先设定p以及一比值(b/a)(步骤s802)，其中p为正整数，比值(b/a)大于零小于等于1。123.接着，到达第m存储状态的存储器胞被编程抑制(步骤s804)。再者，尚未到达第m存储状态的存储器胞进行p次写入动作(步骤s806)。换句话说，在选定行上，需要被编程至第m存储状态的存储器胞中，如果已经到达第m存储状态会被编程抑制，而尚未到达第m存储状态的存储器胞则会继续进行p次写入动作。124.接着，进行验证动作，并判断被编程的存储器胞中是否出现一存储器胞的存储器胞电流icell到达参考电流iref的(b/a)倍(步骤s808)。基本上，在验证动作时，调整采样周期ts以及验证周期tv的比值为(b/a)，即可判断icell＝(b/a)iref是否成立。举例来说，在选定行中未出现存储器胞的存储器胞电流icell到达参考电流iref的(b/a)倍时，代表选定行中的所有存储器胞都尚未接近第m存储状态，此时回到步骤s806。125.另外，在选定行中出现一个存储器胞的存储器胞电流icell到达参考电流iref的(b/a)倍时(亦即，icell大于等于(b/a)iref)，代表选定行中已经有存储器胞接近第m存储状态。此时，需要降低写入动作的次数，以防止存储器胞被过度编程(overprogrammed)。126.接着，判断p等于1且比值(b/a)等于1是否成立(步骤s810)。在p与比值(b/a)不等于1时，降低p并增加比值(b/a)(步骤s812)后，回到步骤s804。反之，当p与比值(b/a)皆等于1时(步骤s810)，则进行步骤s814。127.在步骤s814中，判断是否所有的存储器胞已经到达第m存储状态(步骤s814)。也就是说，选定存储器胞中，应该被编程至第m存储状态的所有存储器胞是否皆已到达第m存储状态。如果判断不成立，则回到步骤s804；如果成立，则结束第m编程程流程。128.基本上，p与比值(b/a)可以设定在寻找表中。以下以图9b的寻找表范例来介绍图9a的第m编程流程。129.在开始编程流程后，先设定p等于5且比值(b/a)等于(2/3)。接着，针对尚未到达第m存储状态的存储器胞进行5次写入动作。再者，在5次写入动作完成后，即进行验证动作，判断是否有任一个存储器胞的存储器胞电流icell到达(2/3)倍的参考电流iref。130.根据本发明的实施例，如果所有存储器胞的存储器胞电流icell皆未到达(2/3)倍的参考电流iref时，代表所有的存储器胞还需要进行多次的写入动作才会到达第m存储状态。因此，所有存储器胞继续进行5次写入动作后，再进行验证动作。反之，如果任一存储器胞的存储器胞电流icell到达(2/3)倍的参考电流iref时，则代表有存储器胞逐渐接近第m存储状态，所以需要降低存储器胞的写入动作次数并增加比值。131.因此，根据寻找表的内容，设定p等于2比值(b/a)等于(4/5)。再者，针对尚未到达第m存储状态的存储器胞进行2次写入动作后，进行验证动作并判断是否有任一个存储器胞的存储器胞电流icell到达(4/5)倍的参考电流iref。132.相同地，在验证动作后，确认所有存储器胞的存储器胞电流icell皆未到达(4/5)倍的参考电流iref时，代表所有的存储器胞还需要进行多次的写入动作才会到达第m存储状态。因此，所有存储器胞继续进行2次写入动作后，再进行验证动作。反之，如果任一存储器胞的存储器胞电流icell到达(4/5)倍的参考电流iref时，则代表有存储器胞逐渐接近第m存储状态。所以需要降低存储器胞的写入动作次数。133.因此，根据寻找表的内容，设定p等于1比值(b/a)等于1。接着，针对尚未到达第m存储状态的存储器胞进行1次写入动作后，进行验证动作，并判断是否有任一个存储器胞的存储器胞电流icell到达参考电流iref。134.当其中一个存储器胞的存储器胞电流icell到达参考电流iref时，代表出现一个存储器胞已经被编程为第m存储状态。此时，必须进行单次的写入动作搭配验证动作，将所有的存储器胞编程至第m存储状态。135.由以上的说明可知，在本发明的编程流程中根据存储器胞电流与参考电流之间的关系来判断存储器胞是否接近第m存储状态，并且改变写入动作的次数。在上述的实施例中，p以及比值(b/a)共改变三次。然而，本发明并不限定于p以及比值(b/a)改变的次数。在此领域的技术人员可以根据实际需求来修改p以及比值(b/a)的改变次数。136.也就是说，在编程流程的前期，设定第一数目以及一第一比值。其中，第一数目为大于1的整数，第一比值小于1。亦即，进行第一数目的写入动作之后，在验证动作时根据第一比值来判断是否有编程的存储器胞接近第m存储状态，并且决定后续的写入动作次数。137.在编程流程的后期，设定第二数目以及一第二比值。其中，第二数目为1，第二比值为1。亦即，进行一次写入动作之后，在验证动作时判断是存储器胞被编程为第m存储状态，并且持续将所有编程的存储器胞编程至第m存储状态。138.另外，为了让存储器胞产生更准确的存储器胞电流，可以增加一电压箝位电路(voltageclampingcircuit)使得参考电流路径以及存储器胞电流路径固定在特定的偏压电压。139.请参照图10a与图10b，其所绘示为电压箝位电路与路径选择电路的其他实施例。140.如图10a所示，路径选择电路320a包括n个路径选择器321a～32na以及一电压箝位电路313。其中，每个路径选择器321a～32na的结构相同，以下仅介绍路径选择器321a。141.路径选择器321a中的参考电流路径包括开关晶体管s11与一控制晶体管s15。控制晶体管s15的第一源/漏极端(source/drainterminal)连接至电流供应电路310，控制晶体管s15的栅极端接收一箝位电压vclamp，开关晶体管s11的第一源/漏极端连接至控制晶体管s15的第二源/漏极端，开关晶体管s11的第二源/漏极端连接至节点a1，开关晶体管s11的栅极端接收参考电流致能信号ensa。142.路径选择器321a中的存储器胞电流路径包括一开关晶体管s12与一控制晶体管s16。控制晶体管s16的第一源/漏极端连接至位线bl1，控制晶体管s16的栅极端接收箝位电压vclamp，开关晶体管s12的第一源/漏极端连接至控制晶体管s16的第二源/漏极端，开关晶体管s12的第二源/漏极端连接至节点a1，开关晶体管s12的栅极端接收存储器胞电流致能信号encell。143.再者，电压箝位电路313包括一运算放大器315、一开关晶体管sc2与一控制晶体管sc1。运算放大器315的正输入端接收一偏压电压vb，运算放大器315的负输入端接连接至控制晶体管sc1的第一源/漏极端，运算放大器315的输出端产生箝位电压vclamp。控制晶体管sc1的第一源/漏极端连接至电流供应电路310，控制晶体管sc1的栅极端连接至运算放大器315的输出端，开关晶体管sc2的第一源/漏极端连接至控制晶体管sc1的第二源/漏极端，开关晶体管sc2的第二源/漏极端连接至一电源电压vss，开关晶体管sc2的栅极端接收箝位致能信号(clampenablesignal，enclamp)。144.当路径选择电路320a运作时，箝位致能信号enclamp动作，电压箝位电路313中运算放大器315的负输入端会被固定在偏压电压vb，而偏压电压vb与箝位电压vclamp之间相差一临限电压vt。其中，临限电压vt为控制晶体管sc1的临限电压，亦即vb＝vclamp vt。相同地，由于路径选择电路320a中其他控制晶体管s15～sn5、s16～sn6的栅极端也接收箝位电压vclamp，因此也可以将控制晶体管s15～sn5、s16～sn6的第一源/漏极端固定在约偏压电压vb。145.如图10b所示，路径选择电路320b包括n个路径选择器321b～32nb以及一电压箝位电路314。其中，每个路径选择器321b～32nb的结构相同，以下仅介绍径选择器321b。146.路径选择器321b中的参考电流路径包括开关晶体管s11与控制晶体管s15。开关晶体管s11的第一源/漏极端连接至电流供应电路310，开关晶体管s11的栅极端接收参考电流致能信号ensa，控制晶体管s15的第一源/漏极端连接至开关晶体管s11的第二源/漏极端，控制晶体管s15的第二源/漏极端连接至节点a1，控制晶体管s15的栅极端接收一箝位电压vclamp。147.路径选择器321b中的存储器胞电流路径包括开关晶体管s12与控制晶体管s15。开关晶体管s12的第一源/漏极端连接至位线bl1，开关晶体管s12的第二源/漏极端连接至控制晶体管s15的第一源/漏极端，开关晶体管s12的栅极端接收存储器胞电流致能信号encell。148.再者，电压箝位电路314包括一运算放大器316、一开关晶体管sc3与一控制晶体管sc4。运算放大器316的正输入端接收一偏压电压vb，运算放大器316的负输入端接连接至控制晶体管sc4的第一源/漏极端，运算放大器316的输出端产生箝位电压vclamp。开关晶体管sc3的第一源/漏极端连接至电流供应电路310，开关晶体管sc3的栅极端接收箝位致能信号enclamp，控制晶体管sc4的第一源/漏极端连接至开关晶体管sc3的第二源/漏极端，控制晶体管sc4的第二源/漏极端连接至一电源电压vss，控制晶体管sc4的栅极端连接至运算放大器316的输出端。149.当路径选择电路320b运作时，箝位致能信号enclamp动作，电压箝位电路314中运算放大器316的负输入端会被固定在偏压电压vb，而偏压电压vb与箝位电压vclamp之间相差一临限电压vt。其中，临限电压vt为控制晶体管sc4的临限电压，亦即vb＝vclamp vt。相同地，由于路径选择电路320b中其他控制晶体管s15～sn5的栅极端也接收箝位电压vclamp，因此也可以将控制晶体管s15～sn5的第一源/漏极端固定在约偏压电压vb。150.相同地，电流供应电路310也可以接收电压箝位电路313或电压箝位电路314输出的箝位电压vclamp。请参照图11，其所绘示为电流供应电路的另一实施例。相较于图4a的电流供应电路310，其差异在于节点c与电流产生器420之间增加一晶体管mp，晶体管mp的第一源/漏极端连接至节点c，晶体管mp的第二源/漏极端连接至电流产生器420，晶体管mp的栅极端接收箝位电压vclamp。151.由以上的说明可知，本发明提出一种具多阶型存储器胞阵列的非易失性存储器及其相关编程控制方法。本发明在编程周期时会持续的进行写入动作与验证动作，因此当编程周期结束后可确认选定行上的所有存储器胞到达目标存储状态，并且可以产生对应的存储器胞电流。152.综上所述，虽然本发明已以优选实施例公开如上，然其并非用以限定本发明。本发明所属领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附权利要求书界定范围为准。当前第1页12当前第1页12
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