用于控制刷新操作的设备及方法与流程

1.本技术案大体上涉及半导体装置。更具体来说，本技术案涉及用于控制刷新操作的设备及方法。


背景技术：

2.信息可作为物理信号(例如，电容元件上的电荷)存储在存储器的个别存储器单元上。存储器可为易失性存储器，且物理信号可能随时间衰减(这可能使存储在存储器单元中的信息降级或损毁)。可能必需例如通过重写信息以将物理信号恢复到初始值来周期性地刷新存储器单元中的信息。
3.随着存储器组件的大小减小，存储器单元的密度已大大增加。可实行自动刷新操作，其中周期性地刷新存储器单元的序列。重复存取特定存储器单元或存储器单元群组(通常被称为
‘
行锤’)可能引起附近存储器单元中的数据降级的速率增加。除自动刷新操作之外，可能还期望在目标刷新操作中识别及刷新受行锤影响的存储器单元。目标刷新操作可以穿插在自动刷新操作之间的时序发生。


技术实现要素：

4.一方面，本技术案提供一种设备，其包括：多个存储体；及多个刷新控制电路，所述多个刷新控制电路中的个别者与所述多个存储体中的对应个别者相关联，其中所述多个刷新控制电路中的个别者经配置以引起至少部分地响应于刷新类型信号而对所述多个存储体中的所述对应个别者执行多个刷新操作类型中的一者，其中所述多个刷新操作类型中的刷新操作类型至少部分地基于所述刷新类型信号的状态；及刷新类型状态控制电路，其经配置以将所述刷新类型信号提供到所述多个刷新控制电路，其中所述刷新类型信号包括多个刷新类型信号，其中所述多个刷新类型信号中的第一刷新类型信号经提供到所述多个第一刷新控制电路的第一群组且所述多个刷新类型信号中的第二刷新类型信号经提供到所述多个第一刷新控制电路的第二群组，其中所述第一刷新类型信号的状态与所述第二刷新类型信号的状态不同。
5.另一方面，本技术案提供一种设备，其包括：刷新控制电路，其包括第一部分及包含多个部分的第二部分，其中所述第一部分包含计数器电路，所述计数器电路经配置以至少部分地基于计数值来将第一刷新类型信号提供到所述第二部分的所述多个部分中的至少一者且将第二刷新类型信号提供到所述第二部分的所述多个部分中的至少另一者，其中所述第一刷新类型信号的状态及所述第二刷新类型信号的状态指示在刷新操作期间执行的多个刷新操作类型中的刷新操作类型，且其中所述第二部分经配置以引起对多个存储体执行所述刷新操作，其中对所述多个存储体中的个别者执行的所述刷新操作具有由所述第一刷新类型信号或所述第二刷新类型信号指示的所述刷新操作类型。
6.另一方面，本技术案提供一种方法，其包括：提供来自刷新泵浦生成器的刷新激活信号的多个泵浦；响应于所述多个泵浦中的第一泵浦：将具有第一状态的第一刷新类型信
号提供到第一存储体区，其中所述第一状态指示对所述第一存储体区的第一存储体执行的第一类型的刷新操作；将具有第二状态的第二刷新类型信号提供到第二存储体区，其中所述第二状态指示对所述第二存储体区的第二存储体执行的第二类型的刷新操作；进一步响应于所述第一刷新类型信号而对所述第一存储体执行所述第一类型的第一刷新操作；及进一步响应于所述第二刷新类型信号而对所述第二存储体执行所述第二类型的第二刷新操作，其中所述第一刷新操作及所述第二刷新操作是同时执行的。
附图说明
7.图1a说明存储器装置中的两个不同刷新操作的实例。
8.图1b是图1a的存储器装置中的刷新操作的实例时序图。
9.图2是根据本公开的实施例的半导体装置的框图。
10.图3是根据本公开的实施例的半导体装置的至少一部分的实例布局图。
11.图4是根据本公开的实施例的半导体装置的至少一部分的框图。
12.图5是图4的半导体装置的框图。
13.图6是根据本公开的实施例的刷新类型状态控制电路的框图。
14.图7是说明根据本公开的实施例的存储器装置的实例操作的时序图。
15.图8a说明根据本公开的实施例的存储器装置中的两个不同刷新操作的实例。
16.图8b是图8a的存储器装置中的刷新操作的实例时序图。
具体实施方式
17.对某些实施例的以下描述本质上仅仅是示范性的且绝非意在限制本公开或其应用或使用的范围。在对本系统及方法的实施例的以下详细描述中，参考形成其一部分且以说明方式展示其中可实践所描述系统及方法的特定实施例的附图。足够详细地描述这些实施例以使所属领域的技术人员能够实践目前所公开系统及方法，且应理解，在不脱离本公开的精神及范围的情况下可利用其它实施例且可进行结构及逻辑改变。此外，出于清晰的目的，当某些特征对所属领域的技术人员来说显而易见时，将不论述它们的详细描述以免混淆对本公开的实施例的描述。因此，以下详细描述不应被视为限制性，且本公开的范围仅由所附权利要求书界定。
18.易失性存储器装置中的信息可经存储在存储器单元中(例如，作为电容元件上的电荷)，且可能随时间衰减。存储器单元可被组织成行(字线)及列(位线)，且可逐行地刷新存储器单元。为了防止信息由于这个衰减而丢失或损坏，存储器可实行刷新操作。在刷新操作期间，可将信息重写到字线以恢复其初始状态。可按序列对存储器的字线执行自动刷新操作使得随时间推移，存储器的每一字线以比预期的数据降级速率更快的速率进行刷新。
19.重复存取特定存储器行(例如，侵略行)可能引起接近侵略行的行(例如，受害行)的衰减速率增加。这些重复存取可为对存储器的蓄意攻击的部分及/或可能是由于存储器的
‘
自然’存取模式。受害行中的衰减速率增加可能要求将它们作为目标刷新操作的部分进行刷新。存储器装置可周期性地执行目标刷新操作。目标刷新操作可为除自动刷新操作外的操作。例如，存储器装置可执行包含数个自动刷新操作及数个目标刷新操作的一组刷新操作且接着重复这个循环。在一些实施例中，目标刷新操作可能
‘
窃取’原本将用于自动刷
新操作的时隙。存储器装置通常可在执行存取操作达一段时间、执行刷新操作达一段时间、执行存取操作等之间循环。
20.刷新信号可控制刷新操作的时序。刷新信号可响应于刷新命令而激活。刷新信号可响应于刷新命令而多次激活。这些多次激活可被称为
‘
泵浦’。刷新操作可响应于每一泵浦而执行。响应于与刷新命令相关联的多个泵浦而执行的刷新操作可被称为多泵浦刷新操作。
21.响应于刷新信号的激活，存储体可能够执行多于一种类型的刷新操作，例如自动刷新操作及/或目标刷新操作。一些类型的刷新操作可同时刷新多个行。同时，其意指在相同时间或几乎在相同时间，使得多个行的刷新操作在时间上完全或几乎完全重叠。同时刷新多个行可减少刷新存储器中的所有行所需的时间。所述行可位于同一或不同存储体中。例如，可同时刷新每一存储体中的多个行。在另一实例中，可同时刷新每一存储体中的一个行。一些类型的刷新操作可同时刷新比其它类型的刷新操作更多的行。
22.图1a说明存储器装置中的两个不同刷新操作的实例。存储器装置100包含划分成十六个存储体bk0-15的存储器阵列。响应于刷新操作的泵浦pump a，在所述存储体中的每一者中刷新由图1a中的粗线指示的八个行(例如，字线)。在一些实例中，响应于pump a而执行的刷新操作可为自动刷新操作。响应于刷新操作的另一泵浦pump b，在所述存储体中的每一者中刷新一个行。在一些实例中，响应于pump b而执行的刷新操作可为其中刷新来自行锤攻击的侵略行的受害行的目标刷新操作。如所说明，响应于pump a，刷新存储器装置100中的128个行，而响应于pump b仅刷新16个行。
23.图1b是图1a的存储器装置中的刷新操作的实例时序图。在时序图110中，顶行说明何时接收到刷新命令aref。时序图110的第二及第三行说明被说明为垂直线的提供到存储器装置100的存储体bk0-15的刷新激活信号(例如，泵浦)。在图1b中所展示的实例中，泵浦与两种类型的刷新操作中的一者相关联：自动刷新及目标刷新。图1a中所展示的pump a及pump b的不同刷新状态分别对应于图1b中的框a及b的阶段。如图1a及1b两者中所展示，在每一泵浦期间对所有存储体执行相同类型的刷新操作。
24.如图1a及1b中所展示那样一次刷新大量行可能引起峰值电流汲取的增加。高峰值电流可能导致刷新操作之后的非期望电压降，这可能引起后续操作出现错误。因此，可能期望减少在刷新操作期间同时刷新的行的数目。
25.本公开涉及用于响应于刷新信号的泵浦而执行多种类型的刷新操作的设备、系统及方法。可响应于泵浦而对存储器的不同部分执行不同类型的刷新操作。例如，响应于泵浦，可对一或多个行执行一种类型的刷新操作(例如，自动刷新)且可对一或多个其它行执行另一类型的刷新操作(例如，目标刷新)。在一些实施例中，响应于泵浦，可对一些存储体执行一种类型的刷新操作，而可对其它存储体执行另一类型的刷新操作。响应于后续泵浦，可对所述存储体执行不同类型的刷新操作。在一些实施例中，响应于泵浦而对所述存储体执行何种刷新操作类型可交替。通过响应于泵浦而执行不同类型的刷新操作，可减少响应于泵浦而刷新的行的峰值数目。这转而可减少存储器装置的峰值电流汲取。
26.虽然其它技术，例如跨行、存储体、阵列及/或裸片的刷新操作的时间交错已用于减少峰值电流汲取，但这些技术需要显著控制电路系统。这可能需要增加设计及/或制造复杂性。广泛的控制电路系统也可能需要大布局面积，特别是当显著控制电路系统被要求处
于存储体逻辑电平时—所述电路系统经提供以控制个别存储体。当被要求处于存储体逻辑电平时，控制电路系统可被要求针对每一存储体进行复制。相比之下，在一些实施例中，在泵浦期间对不同行执行的不同刷新操作可使用最少的额外控制电路系统来实现。在一些实施例中，本公开的控制电路系统可包含计数器电路(例如，一位计数器电路)以生成控制信号以引起对不同存储体执行不同类型的刷新操作。在一些实施例中，本公开的控制电路系统可能不被要求处于存储体逻辑电平。因此，在一些实施例中，本公开的控制电路系统可由多个存储体共享。
27.图2是根据本公开的实施例的半导体装置的框图。半导体装置200可为半导体存储器装置，例如集成在单个半导体芯片上的dram装置。
28.半导体装置200包含存储器阵列218。存储器阵列218被展示为包含多个存储体。在图2的实施例中，存储器阵列218被展示为包含十六个存储体bank0-bank15。更多或更少存储体可被包含在其它实施例的存储器阵列218中。每一存储体包含多个字线wl、多个位线bl及/bl及布置在多个字线wl与多个位线bl及/bl的相交点处的多个存储器单元mc。字线wl的选择由行解码器电路208来执行且位线bl及/bl的选择由列解码器电路210来执行。在图2的实施例中，行解码器电路208包含用于每一存储体的相应行解码器电路且列解码器电路210包含用于每一存储体的相应列解码器。位线bl及/bl经耦合到相应感测放大器(samp)。来自位线bl或/bl的读取数据由感测放大器samp放大且通过互补局部数据线(liot/b)、传送门(tg)及互补主数据线(miot/b)传送到读/写放大器220。相反地，从读/写放大器220输出的写入数据通过互补主数据线miot/b、传送门tg及互补局部数据线liot/b传送到感测放大器samp，且写入在耦合到位线bl或/bl的存储器单元mc中。
29.半导体装置200可采用多个外部端子，所述多个外部端子包含：命令及地址(c/a)端子，其经耦合到命令及地址总线以接收命令及地址以及cs信号；时钟端子，其用于接收时钟ck_t及ck_c；数据端子dq，其用于提供数据；及电源端子，其用于接收电源电位vdd、vss、vddq及vssq。
30.时钟端子被供应提供到输入电路212的外部时钟ck_t及ck_c。外部时钟可为互补的。输入电路212基于ck_t及ck_c时钟来生成内部时钟iclk。iclk时钟经提供到命令解码器电路210及内部时钟生成器214。内部时钟生成器214基于iclk时钟来提供各种内部时钟lclk。lclk时钟可用于各种内部电路的时序操作。内部数据时钟lclk经提供到输入/输出电路222以对包含在输入/输出电路222中的电路的操作进行计时，例如，到数据接收器以对写入数据的接收进行计时。
31.c/a端子可被供应存储器地址。供应到c/a端子的存储器地址经由命令/地址输入电路202传送到地址解码器204。地址解码器204接收所述地址且将经解码行地址xadd供应到行解码器电路208并将经解码列地址yadd供应到列解码器电路210。地址解码器204还可供应经解码存储体地址badd，所述经解码存储体地址badd可指示含有经解码行地址xadd及列地址yadd的存储器阵列218的存储体。c/a端子可被供应命令。命令的实例包含用于存取存储器的存取命令，例如用于执行读取操作的命令及用于执行写入操作的命令。存取命令可与行地址xadd、列地址yadd及/或存储体地址badd中的一或多者相关联以指示(若干)待存取的存储器单元。在一些实施例中，命令及/或地址可由装置200外部的组件提供，例如，如图2中所展示，与装置200进行通信的存储器控制器201。
32.命令可作为内部命令信号经由命令/地址输入电路202提供到命令解码器电路206。命令解码器电路206包含用于对内部命令信号进行解码以生成用于执行操作的各种内部信号及命令的电路。例如，命令解码器电路206可提供用于选择字线的行命令信号及用于选择位线的列命令信号。
33.装置200可接收用于执行读取操作的存取命令。当接收到所述命令并即时向存储体地址、行地址及列地址供应所述命令时，从存储器阵列218中的对应于行地址及列地址的存储器单元读取读取数据。所述命令由命令解码器电路206接收，所述命令解码器电路206提供内部命令使得将来自存储器阵列218的读取数据提供到读/写放大器220。读取数据经由输入/输出电路222从数据端子dq输出到外部。
34.装置200可接收用于执行写入操作的存取命令。当接收到所述命令并及时向存储体地址、行地址及列地址供应所述命令时，将供应到数据端子dq的写入数据写入到存储器阵列218中的对应于行地址及列地址的存储器单元。所述命令由命令解码器电路206接收，所述命令解码器电路206提供内部命令使得由输入/输出电路222中的数据接收器接收写入数据。还可将写入时钟提供到外部时钟端子以对输入/输出电路222的数据接收器对写入数据的接收进行计时。写入数据经由输入/输出电路222供应到读/写放大器120，且由读/写放大器220供应到存储器阵列218以写入到存储器单元mc中。
35.作为自刷新模式的部分，装置200还可接收引起其实行一或多个刷新操作的命令。装置200可周期性地被置于刷新模式。因此，每当存储器装置处于刷新模式时，就可周期性地执行刷新操作。在一些实施例中，可在外部向存储器装置200发出刷新模式命令。在一些实施例中，刷新模式命令可由所述装置的组件周期性地生成。在一些实施例中，当外部信号指示刷新模式进入命令(例如，外部刷新命令)时，也可激活刷新信号aref。刷新信号aref可为在命令解码器电路206接收指示进入自刷新模式的信号时激活的脉冲信号。刷新信号aref可在命令输入之后立即激活一次，且此后可以所要内部时序循环地激活。在一些实施例中，刷新信号aref可引起执行多于一个刷新操作，这可被称为“多泵浦”刷新。在一些实施例中，刷新信号aref可在刷新模式期间有效。在一些实施例中，刷新信号aref可在多个刷新操作期间有效。刷新信号aref可用于在刷新模式期间控制刷新操作的时序。自刷新退出命令可能引起刷新信号aref的自动激活停止且可能引起装置200返回到闲置状态及/或恢复其它操作。
36.刷新信号aref经供应到刷新控制电路216。刷新控制电路216将刷新行地址rxadd供应到行解码器电路208，所述行解码器电路208可刷新由刷新行地址rxadd指示的一或多个字线wl。在一些实施例中，刷新地址rxadd可表示单个字线。在一些实施例中，刷新地址rxadd可表示多个字线，所述多个字线可由行解码器电路208循序地或同时刷新。在一些实施例中，由刷新地址rxadd表示的字线的数目可因刷新地址而异。刷新控制电路216可控制刷新操作的时序，且可生成及提供刷新地址rxadd。可控制刷新控制电路216以改变刷新地址rxadd的细节(例如，如何计算刷新地址、刷新地址的时序、由所述地址表示的字线的数目)，或者可基于内部逻辑来操作。
37.刷新控制电路216可选择性地输出目标刷新地址(例如，其基于侵略者来指定一或多个受害地址)或自动刷新地址(例如，来自自动刷新地址的序列)作为刷新地址rxadd。基于刷新地址rxadd的类型，行解码器电路208可执行目标刷新或自动刷新操作。自动刷新地
址可来自基于刷新信号aref的激活及/或响应于aref而生成的泵浦提供的地址序列。刷新控制电路216可以由aref确定的速率重复循环自动刷新地址的序列。在一些实施例中，自动刷新操作通常可以一定时序发生使得自动刷新地址的序列经循环使得在给定字线的自动刷新操作之间的时间中预期没有信息会降级。换句话说，可执行自动刷新操作使得每一字线以比信息衰减的预期速率更快的速率进行刷新。
38.如本文中所使用，信号的激活可指电路所响应的信号波形的任何部分。例如，如果电路响应于上升沿，那么信号从低电平切换到高电平可能是激活。一种实例类型的激活是脉冲，其中信号从低电平切换到高电平达一段时间，且接着返回到低电平。这可能触发响应于上升沿、下降沿及/或处于高逻辑电平的信号的电路。
39.刷新控制电路216还可基于存储器阵列218中的附近地址(例如，对应于侵略行的侵略地址)的存取模式来确定作为需要刷新的地址的目标刷新地址(例如，对应于受害行的受害地址)。刷新控制电路216可使用装置200的一或多个信号来计算目标刷新地址。例如，刷新地址rxadd可基于由地址解码器204提供的行地址xadd来计算。
40.在一些实施例中，刷新控制电路216可沿着行地址总线对由地址解码器204提供的行地址xadd的当前值进行采样，且基于经采样地址中的一或多者来确定目标刷新地址。经采样地址可经存储在刷新控制电路的数据存储单元中。当对行地址xadd进行采样时，可比较其与数据存储器单元中的经存储地址。在一些实施例中，可基于经采样及/或经存储地址来确定侵略地址。例如，可使用经采样地址与经存储地址之间的比较来更新与经存储地址相关联的计数值(例如，存取计数)且可基于计数值来计算侵略地址。接着可基于侵略地址来使用刷新地址rxadd。
41.虽然一般来说本公开涉及确定侵略及受害字线及地址，但应理解，如本文中所使用，侵略字线不一定需要引起相邻字线中的数据降级，且受害字线不一定需要遭受此降级。刷新控制电路216可使用某个准则来判断地址是否为侵略地址，这可捕获潜在的侵略地址而非明确地确定哪些地址引起附近受害者中的数据降级。例如，刷新控制电路216可基于对地址的存取模式来确定潜在的侵略地址且这个准则可包含不是侵略者的一些地址，且错过作为侵略者的一些地址。可基于预期哪些字线受侵略者影响来确定类似受害地址，而非明确地确定哪些字线正在经历数据衰减速率增加。
42.刷新地址rxadd可具备基于刷新信号aref的时序的时序。在刷新模式的周期性刷新操作期间，刷新控制电路216可具有对应于aref的时序的时隙，且可在每一时隙期间提供一或多个刷新地址rxadd。在一些实施例中，目标刷新地址可在原本将指派给自动刷新地址的时隙中发出(例如，“窃取”所述时隙)。在一些实施例中，可为目标刷新地址保留某些时隙，且刷新控制电路216可确定是提供目标刷新地址，在那个时隙期间不提供地址，还是代替地在所述时隙期间提供自动刷新地址。
43.刷新控制电路216可使用多种方法来确定目标刷新操作的时序。刷新控制电路216可在刷新模式期间具有周期性的目标刷新操作，其中刷新控制电路216基于周期性时间表来执行自动刷新操作及目标刷新操作(例如，通过提供目标刷新地址作为刷新地址rxadd)。例如，在进入刷新模式之后，刷新控制电路216可执行一定数目个自动刷新操作，且接着执行(例如，窃取)一定数目个目标刷新操作。对于多泵浦刷新操作，每当接收到有效刷新信号aref时，刷新控制电路216就可通过提供m个不同刷新地址rxadd来执行m个不同刷新操作。
刷新控制电路216可具有固定模式，其中一些泵浦被指派给自动刷新操作且一些泵浦被指派给目标刷新操作。
44.在一些实施例中，指派给自动刷新操作的泵浦及指派给目标刷新操作的泵浦对于存储器阵列218的不同部分可不同。所述部分可由字线、刷新地址rxadd及/或存储体中的一或多者界定。例如，在一些实施例中，响应于多泵浦刷新操作的泵浦，可对一些存储体(例如，bank0-7)执行自动刷新操作，而可对其它存储体(例如，bank8-15)执行目标刷新操作。继续这个实例，在存储体bank0-7中可刷新与自动刷新地址相关联的行地址且可刷新与目标刷新地址相关联的存储体bank8-15行地址。响应于多泵浦刷新操作的后续泵浦，在存储体bank0-7中可执行目标刷新操作且在存储体bank8-15中可执行自动刷新操作。可由刷新控制电路216为所述存储体提供用于每一泵浦的适当刷新地址rxadd。
45.如上所述，响应于泵浦，一些刷新操作类型比其它刷新操作类型刷新更多字线。在一些实施例中，与自动刷新操作相关联的刷新地址rxadd可对应于比与目标刷新操作相关联的刷新地址rxadd更多的字线。例如，每存储体的多个字线(例如，4、8、16)可与用于自动刷新操作的刷新地址rxadd相关联，而与目标刷新操作相关联的刷新地址rxadd可对应于每存储体的一个字线。因此，通过响应于泵浦而执行多种类型的刷新操作(例如，自动刷新及目标刷新两者)，可减少响应于泵浦而刷新的字线的峰值数目。在一些应用中，这可减少装置200的峰值电流汲取。
46.电源端子被供应电源电位vdd及vss。电源电位vdd及vss经供应到内部电压生成器电路224。内部电压生成器电路224基于供应到电源端子的电源电位vdd及vss来生成各种内部电位vpp、vod、vary、vperi等。内部电位vpp主要用于行解码器电路208中，内部电位vod及vary主要用于包含在存储器阵列218中的感测放大器samp中，且内部电位vperi用于许多外围电路块中。
47.电源端子还被供应电源电位vddq及vssq。电源电位vddq及vssq经供应到输入/输出电路222。在本公开的实施例中，供应到电源端子的电源电位vddq及vssq可为与供应到电源端子的电源电位vdd及vss相同的电位。在本公开的另一实施例中，供应到电源端子的电源电位vddq及vssq可为与供应到电源端子的电源电位vdd及vss不同的电位。供应到电源端子的电源电位vddq及vssq用于输入/输出电路122使得由输入/输出电路222生成的电源噪声不会传播到其它电路块。
48.在一些实施例中，装置200的一些组件可由存储体bank0-15共享(例如，与多个存储体相关联，为多个存储体提供)。即，所述组件可提供用于控制多个存储体bank0-15的操作的信号。在图2中所展示的实例中，地址解码器204及命令解码器206可提供用于所有存储体bank0-15中的操作的信号。在一些实施例中，可为存储器阵列218的存储体bank0-15的子集及/或每一存储体bank0-15提供一些组件(例如，与存储体的子集相关联或与个别存储体相关联)。这些组件可提供用于控制特定存储体或存储体bank0-15的子集的操作的信号。在图2中所展示的实例中，为每一存储体bank0-15提供行解码器电路208、列解码器电路210及读/写放大器220。虽然图2中仅展示一个刷新控制电路216，但在一些实施例中，可为每一存储体bank0-15提供单独的刷新控制电路216。在一些实施例中，装置200的一些组件可包含为个别存储体bank0-15提供的部分，而其它部分在多个存储体bank0-15当中共享。例如，如本文中将更详细地描述，刷新控制电路216可包含用于确定每一存储体bank0-15的目标刷
新地址的每一存储体的单独组件，且可包含用于提供一或多个控制信号以执行刷新操作的共享组件。
49.图3是根据本公开的实施例的半导体装置的至少一部分的实例布局图。在一些实施例中，半导体装置300可被包含在半导体装置200中。半导体装置300可包含存储器阵列318。在一些实施例中，存储器阵列318可被包含在图2的存储器阵列218中。存储器阵列318包含数个存储体banks0-15，所述存储体banks0-15被布置成存储体群组bg0-3。在图3中所展示的实例中，存储器阵列318包含布置成四个群组的十六个存储体：bg0群组中的bank0-3、bg1群组中的bank4-7、bg2群组中的bank8-11及bg3群组中的bank12-15。在其它实例中可使用其它数目个存储体及/或存储体群组及/或存储体群组的不同布置。例如，指派给存储体群组的存储体不需要在物理上彼此邻近。
50.在一些实施例中，存储体及/或群组可通过装置300的一或多个外围区在物理上彼此分开。所述外围区可包含存储器的各种组件，例如存储体逻辑302、dq垫306及c/a垫(例如，端子)308。在一些实施例中，额外电路系统也可被包含在外围区中，例如命令/地址输入电路、地址解码器及/或命令解码器(未展示，参见例如，图2、4及5)。外围区的电路系统可将信号传输及接收到存储体bank0-15以执行各种存储器操作(例如，读取、写入、刷新)。如本文中将更详细地描述，在一些实施例中，为个别存储体提供的组件可被包含在存储体逻辑302中且为多个存储体提供的组件可被包含在外围区的其它部分中。然而，在其它实施例中，为多个存储体提供的组件可被包含在存储体逻辑302中的一或多者中且为个别存储体提供的组件可位于存储体逻辑302之外。
51.每一存储体bank0-15包含多个字线及位线，其中数个存储器单元经布置在相交点处。在一些实施例中，可在存储体bank0-15内进一步组织行(字线)及列(位线)。例如，每一存储体bank0-15可包含数个存储器垫子(未展示)，每一存储器垫子含有数个行及列。所述垫子可被组织成垫子组。在自动刷新操作期间，可提供地址，这引起一或多个存储体bank0-15中的每一垫中的字线被刷新。因此，在自动刷新操作期间刷新的字线的数目可至少部分地基于每一存储体bank0-15中的垫的数目。
52.在一些实施例中，可向所有存储体bank0-15共同发出刷新命令，且可响应于一或多个刷新信号，例如响应于刷新命令的刷新信号的泵浦，同时对所有存储体bank0-15执行刷新操作。在一些实施例中，可将包含待执行的刷新操作的类型(例如，自动或目标)的指示的不同刷新信号提供到存储体bank0-15。因此，响应于特定泵浦，在一些存储体bank0-15中可执行一种类型的刷新操作，而在其它存储体bank0-15中可同时执行另一类型的刷新操作。例如，存储体群组bg0及bg2可接收指示待响应于泵浦而执行自动刷新操作的刷新信号且存储体群组bg1及bg3可接收指示待响应于泵浦而执行目标刷新操作的刷新信号。执行自动刷新操作可包含刷新与自动刷新地址相关联的字线且执行目标刷新操作可包含刷新与目标刷新地址相关联的字线。还可使用存储体之间的刷新操作类型的其它划分(例如，偶数对比奇数存储体、每一存储体群组的单独信号等)。
53.存储体bank0-15中的每一者可与刷新控制电路(图3中未展示，参见例如图2的刷新控制电路216)或刷新控制电路的一部分相关联，所述刷新控制电路可向那个存储体bank0-15发出各种刷新控制信号及刷新地址。(若干)刷新控制电路可被包含在装置300的外围区中。在一些实施例中，(若干)刷新控制电路的一部分或若干部分可被包含在存储体
逻辑302或靠近存储体bank0-15的其它区中。如本文中将更详细地描述，(若干)刷新控制电路可接收aref的激活且可使用一或多个内部逻辑电路来确定提供什么刷新控制信号以指示刷新操作类型及将什么刷新地址提供到存储体bank0-15中的个别者。例如，(若干)刷新控制电路可确定提供到存储体bank0-15中的个别者的刷新地址是否应指示自动刷新操作、目标刷新操作或用于刷新操作的特定泵浦的另一类型的刷新操作。在一些实施例中，由提供到存储体的刷新控制信号及刷新地址指示的刷新操作的类型可随着刷新操作的不同泵浦而变动。
54.图4是根据本公开的实施例的半导体装置的至少一部分的框图。在一些实施例中，半导体装置400可被包含在半导体装置200及/或半导体装置300中。半导体装置400可包含外围区426及一或多个存储体区bank_region0-15。外围区426可包含用于将信号提供到存储体区bank_region0-15及从存储体区bank_region0-15接收信号以执行存储器操作的一或多个组件。个别存储体区bank_region0-15可包含存储体(例如，图2的存储体bank0-15及/或图3的存储体banks0-15)以及用于将信号提供到存储体及从存储体接收信号的一或多个组件。在一些实施例中，存储体区bank_region0-15可包含存储体的存储体逻辑(例如，存储体逻辑302)的至少一部分。尽管在图4中所展示的实例中说明十六个存储体区，但在其它实例中可包含更多或更少存储体区。
55.在一些实施例中，外围区426可包含命令/地址输入电路402、地址解码器电路404、命令解码器电路406。在一些实施例中，命令/地址输入电路402可被包含在命令/地址输入电路102中，地址解码器电路404可被包含在地址解码器电路104中，且命令解码器电路406可被包含在命令解码器电路106中。在一些实施例中，外围区426可进一步包含存储体有效控制电路442、控制逻辑电路444及刷新控制电路416的至少一部分。
56.存储体有效控制电路442可从命令解码器406接收激活及/或预充电信号act/pre且从地址解码器404接收存储体地址badd。当从命令解码器406提供有效act信号时，存储体有效控制电路442可至少部分地基于存储体地址badd来提供激活控制信号actq。actq信号可由控制逻辑电路444接收，所述控制逻辑电路444还可接收刷新激活信号refact。当actq信号或refact信号有效时，控制逻辑电路444可提供有效存储体激活信号mbact。存储体激活信号mbact可激活存储体区bank_region0-15中的(若干)适当存储体。在图4中所展示的实例中，控制逻辑电路444包含or逻辑电路。然而，在其它实例中，可使用替代逻辑。
57.如将参考图5进一步详细地描述，在一些实施例中，刷新控制电路416可为刷新控制电路的一部分。在一些实施例中，刷新控制电路416可包含刷新泵浦生成器电路440及刷新类型状态控制电路446。刷新泵浦生成器电路440可从命令解码器406接收刷新信号aref。在一些实施例中，可响应于刷新命令而提供有效刷新信号aref，所述刷新命令可在外部(例如，从存储器控制器接收)或在内部生成。响应于有效刷新信号aref，刷新泵浦生成器电路440可提供刷新激活信号refact的一或多次激活。refact信号的激活可被称为refact信号的“泵浦”。在一些实施例中，刷新泵浦生成器电路440可响应于有效aref信号而提供refact的多个泵浦。refact信号可经提供到如上所述的控制逻辑电路444及刷新类型状态控制电路446。如将参考图5更详细地描述，在一些实施例中，aref信号也可经提供到存储体区bank_region0-15。
58.刷新类型状态控制电路446可将指示由对应存储体区bank_region0-15的存储体
执行的刷新操作的类型的信号提供到存储体区bank_region0-15。相应存储体区bank_region0-15的相应存储体可执行由刷新状态控制信号指示的类型的刷新操作。这可允许响应于refact信号的泵浦而对不同存储体执行不同类型的刷新操作。在图4中所展示的实例中，刷新类型状态控制电路446将两个不同刷新类型信号rhr_bkga、rhr_bkgb提供到存储体区bank_region0-15。可向刷新类型信号rhr_bkga、rhr_bkgb提供一种状态以指示一种类型的刷新操作且提供另一状态以指示另一类型的刷新操作。例如，低逻辑状态(例如，
‘0’
)可指示自动刷新操作且高逻辑状态(例如，
‘1’
)可指示目标刷新操作。
59.刷新类型信号rhr_bkga可经提供到存储体区bank_region0-15的存储体的一个群组且刷新类型信号rhr_bkgb可经提供到存储体区bank_region0-15的存储体的另一群组。在图4中所展示的实例中，刷新类型信号rhr_bkga经提供到存储体区bank_region0、bank_region1、bank_region4、bank_region5、bank_region8、bank_region9、bank_region12及bank_region13，且刷新类型信号rhr_bkgb经提供到存储体区bank_region2、bank_region3、bank_region6、bank_region7、bank_region10、bank_region11、bank_region14及bank_region15。在其它实例中可使用刷新类型信号之间的其它划分(例如，rhr_bkga可经提供到bank_regions0-7且rhr_bkgb可经提供到bank_regions8-15)。此外，尽管图4中展示两个刷新类型信号，但在其它实例中，可提供更多刷新类型信号。
60.刷新类型状态控制电路446可随着refact信号的不同泵浦而改变刷新类型信号rhr_bkga、rhr_bkgb中的一或两者的状态。例如，响应于泵浦，刷新类型状态控制电路446可提供具有第一状态的rhr_bkga及具有第二状态的rhr_bkgb。响应于后续泵浦，刷新类型状态控制电路446可提供具有第二状态的rhr_bkga及具有第一状态的rhr_bkgb。刷新类型信号rhr_bkga、rhr_bkgb的状态可以多种方式改变(例如，所述状态可改变每个泵浦或每隔一个泵浦)。
61.因此，通过例如使用刷新类型状态控制电路446针对每一泵浦将不同刷新类型控制信号提供到不同存储体区，可针对泵浦对不同存储体同时执行不同类型的刷新操作，且可针对多泵浦刷新操作的不同泵浦而改变对不同存储体执行的刷新操作的类型。现在将描述存储体区bank_regions0-15的组件的更多细节。
62.图5是图4的半导体装置的框图。图5的框图展示根据本公开的实施例的存储体区的存储体逻辑518的组件。在一些实施例中，存储体逻辑518可包含行控制电路516及行解码器电路508的至少一部分。存储体逻辑518可被包含在图4中所展示的存储体区bank_region0-15中的任何一或多者中。在一些实施例中，每一存储体区bank_region0-15可包含存储体逻辑518。即，可存在多个刷新控制电路516及/或行解码器电路508，例如每一存储体一个刷新控制电路516及/或行解码器电路508。为简洁起见，将仅描述单个存储体逻辑518的组件。
63.行控制电路516可包含采样时序电路530、侵略者检测器电路532、有效状态解码器电路536及刷新地址生成器534。外围区426的组件可提供一或多个控制信号，例如来自命令解码器406的刷新信号aref、来自控制逻辑电路444的存储体激活信号mbact、来自地址解码器404的行地址xadd及从刷新类型状态控制电路446到行控制电路516的刷新类型信号rhr_bkg(其可为如图4中所展示的rhr_bkga或rhr_bkgb)。在一些实施例中，行控制电路516及刷新控制电路416可被包含在图2中所展示的刷新控制电路216中。即，行控制电路516及刷新
控制电路416可为刷新控制电路216的部分。在一些实施例中，刷新控制电路416的组件可由存储体区共享，而为个别存储体区提供行控制电路516的组件。尽管为多个存储体区提供的刷新控制电路416被展示在外围区426中且为个别存储体区提供的行控制电路516被展示在图4及5中的存储体区的存储体逻辑518中，但在其它实施例中，刷新控制电路416、516可位于半导体装置400的其它区域中。例如，刷新控制电路416可位于存储体区bank_region0-15中的一者中且经耦合到其它存储体区。
64.行控制电路516以至少部分基于刷新信号aref及刷新类型信号rhr_bkg的时序将刷新地址rxadd提供到行解码器508，其中一些刷新地址基于经接收行地址xadd。行控制电路516还可将额外控制信号提供到行解码器508，如将更详细地描述。
65.侵略者检测器电路532可响应于采样信号armsample的激活而对当前行地址xadd进行采样。在一些实施例中，经采样地址可经存储在侵略者电路532中及/或与先前存储的地址进行比较。侵略者检测器电路532可基于当前采样的行地址xadd及/或先前采样的行地址提供匹配地址hitxadd。有效状态解码器电路536可提供有效目标刷新信号rhr_ref以指示应发生目标刷新操作(例如，对应于经识别侵略行的受害行的刷新，也被称为行锤刷新)。有效状态解码器电路536还可提供内部刷新信号iref，以指示应发生自动刷新。响应于rhr_ref或iref的激活，刷新地址生成器534可提供刷新地址rxadd，所述刷新地址rxadd可为自动刷新地址或可为对应于与匹配地址hitxadd对应的侵略行的受害行的一或多个受害地址。行解码器508可响应于刷新地址rxadd及有效目标刷新信号rhr_ref而执行刷新操作。行解码器电路508可基于刷新地址rxadd及有效内部刷新信号iref来执行自动刷新操作。在一些实施例中，行解码器电路508可被包含在行解码器电路208中。
66.在通过采样(与监测每个存取操作相反)来监测行存取的实施例中，采样时序电路530提供采样布防信号armsample。信号armsample可为可处于高逻辑电平(其可由第一电压，例如vdd表示)或处于低逻辑电平(其可由第二电压，例如接地或vss表示)的二进制信号。armsample的激活可为
‘
脉冲’，其中armsample上升到高逻辑电平且接着返回到低逻辑电平。在一些实施例中，采样时序电路530可使用一或多种机制来规则地(例如，非随机地)、随机地、半随机地或伪随机地确定是否提供信号armsample的激活。
67.在一些实施例中，采样时序电路230可接收激活信号act/pre或mbact信号(图5中未展示)。在一些实施例中，信号armsample的激活可进一步基于信号act/pre以确保信号armsample的每次激活与存取操作相关联。
68.侵略者检测器电路532可从地址解码器404接收行地址xadd且从采样时序电路530接收信号armsample。行地址总线上的行地址xadd可在半导体装置400指导存取操作(例如，读取及写入操作)时改变到存储器单元阵列(例如，图2的存储器单元阵列218)的不同行。每当侵略者检测器电路532接收信号armsample的激活(例如，脉冲)时，侵略者检测器电路532就可对xadd的当前值进行采样。在一些实施例中，侵略者检测器电路532可提供xadd的当前采样值作为匹配地址hitxadd。刷新地址生成器534可提供与匹配地址hitxadd相关联的一或多个受害地址作为刷新地址rxadd。
69.在一些实施例中，响应于信号armsample的激活，侵略者检测器电路532可基于经采样行地址xadd来确定一或多个行是否为侵略行，且可提供经识别侵略行作为匹配地址hitxadd。作为这个确定的部分，侵略者检测器电路532可响应于armsample的激活而记录
(例如，通过锁存在寄存器中及/或以其它方式存储)xadd的当前值。可比较xadd的当前值与侵略者检测器电路532中的先前记录的地址(例如，存储在锁存器/寄存器中的地址)，以确定经采样地址随时间的存取模式。如果侵略者检测器电路532确定地址(在一些实施例中，其可为当前地址或先前存储的地址)是侵略地址，那么可提供经识别侵略者作为匹配地址hitxadd。在一些实施例中，可响应于信号armsample而提供匹配地址hitxadd。在一些实施例中，当刷新地址生成器534确定需要匹配地址时，可将匹配地址(例如，侵略地址)hitxadd存储在锁存电路中以供刷新地址生成器534稍后检索。
70.在一个实例实施例中，为了确定当前地址xadd是否为侵略地址，可存储当前行地址xadd的经采样值(例如，锁存在锁存电路中)。armsample的激活还可引起侵略者检测器电路532比较当前采样的行地址xadd与侵略者检测器电路532中的先前存储的地址。如果当前行地址xadd匹配经存储地址，那么可提供当前行地址xadd作为匹配地址hitxadd。
71.在另一实例实施例中，侵略者检测器电路532可将经采样地址的值存储在寄存器中，且可具有与经存储地址中的每一者相关联的计数器。当armsample被激活时，如果当前行地址xadd匹配经存储地址中的一者，那么计数器的值可递增。响应于armsample的激活，侵略者检测器电路532可提供与最高值计数器相关联的地址作为匹配地址hitxadd。在其它实例中可使用识别侵略地址的其它方法。
72.在监测每个行存取命令的实施例中，可省略采样时序电路530。在这些实施例中，侵略者检测器电路532可响应于act/pre信号而非armsample信号而执行上述功能。
73.有效状态解码器电路536可接收刷新信号aref、存储体激活信号mbact，且提供行锤刷新信号rhr_ref。刷新信号aref可周期性地生成且可用于控制刷新操作的时序。可对存储体(未展示，参见例如图2的bank0-15及图3的bank0-15)实行自动刷新操作的序列以便周期性地刷新存储体的行。可激活rhr_ref信号以便指示应刷新存储体的特定目标行(例如，受害行)代替来自自动刷新地址的序列的地址。有效状态解码器电路536可使用内部逻辑来提供rhr_ref信号。在一些实施例中，有效状态解码器电路536可至少部分地基于刷新类型信号rhr_bkg来提供rhr_ref信号。例如，当rhr_bkg有效时，有效状态解码器电路536可提供有效rhr_ref信号。有效状态解码器电路536还可提供有效内部刷新信号iref，所述有效内部刷新信号iref可指示应发生自动刷新操作。在一些实施例中，可生成信号rhr_ref及iref使得它们不在相同时间有效(例如，在相同时间并非均处于高逻辑电平)。
74.在一些实施例中，当rhr_bkg信号、mbact信号及aref信号有效时，有效状态解码器电路536可提供有效rhr_ref信号及无效iref信号。在一些实施例中，当rhr_bkg信号无效且mbact及aref信号有效时，有效状态解码器电路536可提供无效rhr_ref信号及有效iref信号。在一些实施例中，当mbact或aref无效时，rhr_ref及iref信号两者可为无效的，而不管rhr_bkg信号的状态。在一些实施例中，有效状态解码器电路536可将mbact信号进一步传递到行解码器508，如图5中所展示，而不管输入信号中的任一者的状态。然而，在其它实施例中，可将mbact信号直接从控制逻辑电路444提供到行解码器电路508。
75.刷新地址生成器534可接收目标刷新信号rhr_ref、内部刷新信号iref及匹配地址hitxadd。匹配地址hitxadd可表示侵略行。刷新地址生成器534可基于匹配地址hitxadd来确定一或多个受害行的位置且当信号rhr_ref指示目标刷新操作时提供所述位置作为刷新地址rxadd。在一些实施例中，受害行可包含与侵略行在物理上邻近的行(例如，hitxadd 1
及hitxadd-1)。在一些实施例中，受害行还可包含与侵略行中的物理上邻近行在物理上邻近的行(例如，hitxadd 2及hitxadd-2)。在其它实例中可使用受害行与经识别侵略行之间的替代或额外关系。例如，也可或可替代地刷新 /-3、 /-4及/或其它行。
76.刷新地址生成器534可基于目标刷新信号rhr_ref来确定刷新地址rxadd的值。在一些实施例中，当内部刷新信号iref有效时，刷新地址生成器534可提供自动刷新地址的序列的一个自动刷新地址。当信号rhr_ref有效时，刷新地址生成器534可提供目标刷新地址，例如受害地址，作为刷新地址rxadd。在一些实施例中，刷新地址生成器534可对信号rhr_ref的激活进行计数，且可比进一步远离侵略地址的受害行(例如，hitxadd /-2)更频繁地提供更接近的受害行(例如，hitxadd /-1)。
77.行解码器508可基于经接收信号及地址来对存储体(未展示)执行一或多个操作。例如，响应于激活信号act及行地址xadd(以及iref及rhr_ref无效)，行解码器508可在指定行地址xadd上指导一或多个存取操作(例如，读取操作)。响应于rhr_ref或iref信号有效，行解码器508可刷新刷新地址rxadd。
78.当刷新地址rxadd与自动刷新操作相关联时，刷新地址rxadd可对应于存储体中的多个字线，例如，如参考图3所论述的存储体的每一存储器垫中的行。在一些实施例中，当刷新地址rxadd与目标刷新操作相关联时，刷新地址rxadd可对应于比与自动刷新地址相关联的字线的数目更少的字线，例如，在存储体中一个字线。当针对泵浦对不同存储体执行不同刷新操作类型(例如，自动及目标)时，可在一些存储体中比在其它存储体中(例如，在存储体中一个字线)刷新更多字线(例如，每一垫一个字线)。这可允许针对存储器阵列(例如，存储器阵列218)中的给定泵浦刷新的字线的数目减少，因为每存储体的多个字线的刷新可跨多泵浦刷新操作的多个泵浦散布。这可降低半导体装置400的峰值电流消耗。
79.在图4及5中所展示的实例中，刷新类型状态控制电路446在所有存储体区_0-15当中共享且用于将控制信号(例如，rhr_bkg、rhr_bkga、rhr_bkgb)提供到存储体区bank_regions0-15以引起响应于多泵浦刷新操作的泵浦而执行不同类型的刷新操作。因此，在一些实施例中，对于存储器阵列(例如，存储器阵列218)的所有存储体可存在仅一个刷新类型状态控制电路446，而非对于每一存储体存在一刷新类型状态控制电路446。这可减少实现不同类型的刷新操作所需的额外电路的数目。此外，在一些实施例中，刷新类型状态控制电路可使用包含相对较少组件的电路来实现，例如如参考图6所描述。
80.图6是根据本公开的实施例的刷新类型状态控制电路的框图。在一些实施例中，刷新类型状态控制电路600可被包含在刷新类型状态控制电路446中。刷新类型状态控制电路600可包含反相器648、一位计数器电路650及锁存器656、658。刷新类型状态控制电路600可例如从刷新泵浦生成器，例如刷新泵浦生成器440接收刷新激活信号refact，且将刷新类型信号rhr_bkga、rhr_bkgb提供到一或多个存储体区，例如存储体区bank_regions0-15。
81.反相器648可接收refact信号作为输入且提供反相refact信号作为输出，所述输出可由一位计数器电路650接收。一位计数器电路650可包含触发器652，所述触发器652可从反相器648接收反相refact信号作为时钟输入。触发器652的状态可作为输入提供到反相器654，所述反相器654可提供触发器652的反相状态作为输出，所述输出可作为一位计数器电路650的输出rhrt来提供。还提供触发器652的非反相状态作为一位计数器电路650的输出rhrf。在一些实施例中，rhrt及rhrf可为互补的。反相器654的输出也可作为数据输入提
供回到触发器652。在操作中，响应于refact信号的泵浦(例如，激活)，一位计数器电路650的输出rhrt及rhrf可随着每一泵浦而在不同状态(例如，低与高逻辑状态，
‘0’
与
‘1’
)之间转变。
82.一位计数器电路650的输出rhrt及rhrf可分别由锁存器656及658接收。锁存器656、658可由refact信号触发。来自一位计数器电路650的经锁存信号可由锁存器656、658分别作为刷新类型信号rhr_bkga及rhr_bkgb输出。当rhrt及rhrf互补时，rhr_bkga及rhr_bkgb也可能互补。即，rhr_bkga及rhr_bkgb可具有不同状态，所述不同状态如参考图4及5所论述那样可对应于不同类型的刷新操作。在一些实施例中，刷新类型信号rhr_bkga可经提供到与刷新类型信号rhr_bkgb不同的存储器的存储体区。因此，不同存储体区可响应于refact信号的泵浦而执行不同类型的刷新操作。
83.图7是说明根据本公开的实施例的存储器装置的实例操作的时序图。时序图700说明由刷新类型状态控制电路，例如图6中所展示的刷新类型状态控制电路600接收及提供的各种信号随时间的信号状态。尽管图7中所展示的信号的状态不限于刷新类型状态控制电路600，但出于说明性目的，将参考刷新类型状态控制电路600来解释时序图700的特征。
84.时序图700的第一行展示刷新激活信号refact的状态，所述刷新激活信号refact可由例如刷新泵浦生成器电路440的刷新泵浦生成器电路提供。时序图700的第二行展示计数器电路，例如一位计数器电路650的输出的状态。时序图700的第三及第四行展示刷新类型状态控制电路，例如刷新类型状态控制电路600及/或刷新类型状态控制电路446的输出。
85.refact信号可在时间t0处或附近具有上升沿r0。即，refact可从低逻辑状态(例如，无效)转变到高逻辑状态(例如，有效)。在一些实施例中，上升沿r0可至少部分地响应于刷新信号aref。在时间t1处或附近，refact信号可具有下降沿f0，其中refact从高逻辑状态转变到低逻辑状态。响应于下降沿f0，rhrt信号可在时间t1处或附近从低逻辑状态转变到高逻辑状态。在一些实施例中，rhrt的转变可至少部分地响应于从反相器648提供到触发器652的输出从低逻辑状态到高逻辑状态的转变。尽管时序图700中未展示，但在时间t1处或附近，rhrf可响应于refact信号的转变而从高逻辑状态转变到低逻辑状态。
86.同样在时间t1处或附近，响应于rhrt及rhrf的转变以及下降沿f0，rhr_bkga可从低逻辑状态转变到高逻辑状态且rhr_bkgb可从高逻辑状态转变到低逻辑状态。在一些实施例中，这可能是由于锁存器656、658被refact信号触发以分别锁存rhrt及rhrf信号。如图7中所展示，刷新类型信号rhr_bkga可具有与刷新类型信号rhr_bkgb不同的状态。不同状态可对应不同刷新操作类型。因此，在一些实施例中，在接收rhr_bkga的存储体区处，可对存储体执行与接收rhr_bkgb的存储体区的存储体不同的刷新操作类型。
87.在时间t2处或附近，refact信号可具有上升沿rl。rhrt、rhrf、rhr_bkga及rhr_bkgb可保持它们的当前状态。在一些实施例中，这可能是由于触发器552未被反相器548的输出的上升沿触发及/或在一些实施例中锁存器556、558未被refact信号的上升沿触发。在时间t3处或附近，refact信号可具有下降沿f1。响应于下降沿f1，rhrt信号可从高逻辑状态转变到低逻辑状态。响应于下降沿f1，rhrt信号可在时间t3处或附近从高逻辑状态转变到低逻辑状态。尽管未展示，但rhrf信号可在时间t3处或附近从低逻辑状态转变到高逻辑状态。同样在时间t3处或附近，响应于rhrt及rhrf的转变以及下降沿f1，rhr_bkga可从高逻辑状态转变到低逻辑状态，而rhr_bkgb可从低逻辑状态转变到高逻辑状态。如图7中所展示，
提供到存储体区的刷新类型信号rhr_bkga、rhr_bkgb可随着refact信号的每一泵浦而改变。因此，在一些实施例中，在不同存储体区处，可使用refact信号的不同泵浦执行对存储体的不同刷新操作。
88.如时间t4及t5处所展示，refact信号可继续提供泵浦，且rhrt、rhr_bkga、rhr_bkgb信号可以与参考时间t0-3所描述的方式类似的方式转变。由refact提供的泵浦的数目可能变动。例如，泵浦的数目可基于存储器装置的预编程设置、由刷新命令指示的泵浦的数目及/或存储器装置的一或多个模式寄存器设置。
89.图8a说明根据本公开的实施例的存储器装置中的两个不同刷新操作的实例。存储器装置800包含划分成十六个存储体bk0-15的存储器阵列。在一些实施例中，存储器装置800可被包含在半导体装置200、半导体装置300及/或半导体装置400中。响应于刷新操作的泵浦pump a，在一半存储体中刷新由图8a中的实线指示的八个行(例如，字线)且在另一半存储体中刷新一个行。在一些实例中，刷新八个行的刷新操作可为自动刷新操作且刷新一个行的刷新操作可为目标刷新操作。响应于刷新操作的另一泵浦pump b，在先前刷新八个行的一半存储体中刷新一个行且在先前刷新一个行的一半存储体中刷新八个行。如所说明，响应于pump a而刷新存储器装置800中的72个行且响应于pump b而刷新72个行。
90.图8b是图8a的存储器装置中的刷新操作的实例时序图。在时序图810中，顶行说明何时接收到刷新命令aref。时序图810的第二及第三行说明被说明为垂直线的提供到存储器装置800的存储体的两个群组的刷新激活信号(例如，泵浦)。在图8b中所展示的实例中，泵浦与两种类型的刷新操作中的一者相关联：自动刷新及目标刷新。图8a中所展示的pump a及pump b的不同刷新状态分别对应于图8b中的框a及b的阶段。如图8a及8b两者中所展示，在泵浦期间对一些存储体执行一种类型的刷新操作且对其它存储体执行另一类型的刷新操作，而非如图1a及1b中所展示那样对所有存储体执行相同类型的刷新操作。
91.与图1a及1b相比，通过如图8a及8b中所说明那样在不同存储体中使用刷新操作的不同泵浦执行不同刷新操作，一次刷新的行的峰值数目已从128减少到72。在一些应用中，这可能降低峰值电流汲取。在一些应用中，这可能降低未来存储器操作的错误的风险。
92.尽管本文中所提供的实例描述两种不同类型的刷新操作(例如，自动刷新及目标刷新操作)，但在一些实施例中，额外类型的刷新操作可由存储器装置来执行(例如，刷新管理刷新操作)。在这些实施例中，可将多于两个刷新类型信号提供到存储体区。在执行多于两种类型的刷新操作的一些实施例中，刷新类型状态控制电路可包含多位计数器(例如，两位计数器)，所述多位计数器可用于针对不同存储体区生成刷新类型信号。计数器电路的计数可随着多泵浦刷新操作的一或多个泵浦而改变。当计数改变时，刷新类型信号的状态也可能改变。
93.本公开涉及用于响应于刷新信号的泵浦而执行多种类型的刷新操作的设备、系统及方法。存储器的不同部分可响应于泵浦而执行不同类型的刷新操作。例如，响应于泵浦，可对一或多个行执行一种类型的刷新操作(例如，自动刷新)且可对一或多个其它行执行另一类型的刷新操作(例如，目标刷新)。在一些实施例中，响应于泵浦，可对一些存储体执行一种类型的刷新操作，而可对其它存储体执行另一种类型的刷新操作。响应于后续泵浦，可对存储体执行不同类型的刷新操作。在一些实施例中，响应于泵浦而对存储体执行何种类型的刷新操作可交替。通过响应于泵浦而执行不同类型的刷新操作，可减少响应于泵浦而
刷新的行的峰值数目。这又可减少存储器装置的峰值电流汲取。在一些实施例中，所述设备、系统及方法可由具有可由多个存储体共享的相对较少组件的电路来实施。
94.当然，应明白，根据本系统、装置及方法，本文中所描述的实例、实施例或过程中的任一者可与一或多个其它实例、实施例及/或过程组合，或在单独装置或装置部分当中分开及/或执行。
95.最后，以上论述意在仅仅说明本系统且不应被解释为将所附权利要求书限于任何特定实施例或实施例群组。因此，虽然已参考示范性实施例特别详细地描述本系统，但还应明白，在不背离如在所附权利要求书中所阐述的本系统的更广泛及预期的精神及范围的情况下，所属领域的一般技术人员可设计出许多修改及替代实施例。因此，说明书及附图应被视为说明性方式且并非意在限制所附权利要求书的范围。