一种低电容的单向ESD保护器件及其制造方法与流程

一种低电容的单向esd保护器件及其制造方法
技术领域
1.本发明属于电子科学与技术领域，主要涉及到集成电路静电放电(esd-electrostatic discharge)保护领域，具体为一种低电容的单向esd保护器件及其制造方法。


背景技术：

2.静电放电(esd)现象是引起集成电路产品损伤甚至失效的重要原因。集成电路产品在其生产、制造、装配以及工作过程中极易受到esd的影响，造成产品内部损伤、可靠性降低。因此，研究高性能、高可靠性的esd防护器件对提高集成电路的成品率和可靠性具有着关键作用。通常，esd保护器件设计需要考虑：电压、电容、泄放能力这三个基本参数。在高速接口保护中，就需要在保证低电容的情况下，实现电压、泄放电流、高可靠性等其他特性。
3.通常用作esd保护的器件有二极管、bjt(三极管)、scr(可控硅)等。bjt结构由于引入注入调制效应，获得浅回扫特性。scr结构通过pnpn的正反馈机制，实现了深回扫特性。因此，从残压参数上，scr结构最低，bjt结构次之，二极管结构最高。由于scr深回扫电压在2v左右，明显低于3.3v、5v等常见电源电压，从而使得scr结构在部分应用中，会产生闩锁，无法在esd脉冲泄放后恢复到阻断状态，使得scr结构器件应用场景受限。因此，bjt结构为大多数应用场景下的较优选择。
4.对于应用在高速接口中的bjt结构的单向esd保护器件而言，一般采用带短接区的横向npn结构。这是由于npn具有更大的放大系数，性能更优其结构如图2所示，在p型材料101上形成p 扩散区103，n 扩散区104，表面钝化层113起到介质隔离的作用。阳极金属层107、阴极金属层108分别为esd保护器件的阳极、阴极。
5.图2所示的带短接区的横向npn结构为二极管结构及bjt结构的并联，其npn的基极及发射极存在基区串联电阻。其i-v特性曲线及等效电路图如图3所示，当阳极金属层107接高电位，阴极金属层108接低电位时，电流通过回路中p 扩散区103，p型材料101，n 扩散区104，表现为二极管的正向导通特性。当阴极金属层108接高电位，阳极金属层107接低电位时，首先n 扩散区104与p型材料101组成的二极管先发生雪崩击穿，雪崩电流先通过p 扩散区103到阳极。当基区电阻上的压降大于0.7v时，bjt导通，从而表现为如图所示的浅回扫击穿特性。如图2所示的单向esd保护器件的保护结构为带短接区的横向npn结构，相较二极管结构具有更低的电容，更强的泄放能力。由于击穿电压由反偏二极管决定，低击穿电压对应的p型材料101的掺杂浓度很高，对应的结电容也很大。所以图2所示的结构还无法满足的高速接口的低电容、强泄放能力等需求。
6.cn111370408a公开的一种低残压低电容单向esd保护器件及其制作方法，包括n型单晶，n型单晶顶面设置三个隔离介质层，相邻两个隔离介质层之间设置正面金属区，n型单晶内，顶部一侧设有p型扩散区，另一侧设置相连的n型接触区、p型接触区，p型扩散区底部为n型调整区，顶部设相连的n型接触区与p型接触区，p型扩散区顶部的n型接触区、p型接触区和n型单晶内顶部另一侧的n型接触区、p型接触区分别设于n型单晶顶面的两个正面金属
区下方降低了残压。但是其为scr可控硅整流器，只引入n型调整区，由于n型单晶区表面浓度与注入形成的n型调整区的浓度差异过大，导致i-v特性呈现异常的分段回扫。


技术实现要素：

7.本发明所要解决的技术问题是提供一种降低结电容50~90%，实现低电容满足高速接口应用需求，避免i-v特性异常，提高可靠性的低电容的单向esd保护器件及其制造方法。
8.为了解决以上技术问题，本发明提供一种低电容的单向esd保护器件，包括：p型材料、p 扩散区，阳极金属层、阴极金属层；p型材料正面设置p型倒掺杂区，p 扩散区，n 扩散区；n 扩散区上光刻设置深能级杂质掺杂区；相邻两p 扩散区之间，以及相邻两n 扩散区之间，各设置表面介质层。介质层上分别设置阳极金属层、阴极金属层。
9.通过采用上述技术方案，当阳极金属层接高电位，阴极金属层接低电位时，特性表现为二极管的正向导通特性，当阴极金属层接高电位，阳极金属层接低电位时，特性表现为三极管的浅回扫击穿特性。
10.进一步的，该器件结构为左右对称，并串联连接形成的双向结构；其中两侧p 扩散区的间距》100um。
11.通过采用上述技术方案，防止横向寄生器件的开启。
12.进一步的，将p型材料替换成绝缘体上硅soi，绝缘体上硅包含n 衬底材料，隔离槽，氧化层及p型材料。n 衬底材料通过氧化层设置p型材料，n 衬底材料、氧化层、p型材料上间隔设置隔离槽。
13.通过采用上述技术方案，更换材料后该双向结构的芯片面积在原有基础上减小30~50%。
14.一种低电容的单向esd保护器件的制造方法，包括以下步骤：步骤一、制备p型材料。
15.步骤二、生长一层牺牲氧化层，正面光刻注入硼b，形成p型倒掺杂区。
16.步骤三、正面光刻注入浓硼b，扩散后形成p 扩散区，正面光刻注入浓磷p，扩散后形成n 扩散区。
17.步骤四、正面光刻注入深能级杂质铟in、铊ti、钴co、或镍ni，激活后形成深能级掺杂区。
18.步骤五、去掉牺牲氧化层，淀积介质层，正面光刻形成阴极及阳极的接触孔区。
19.步骤六、正面溅射或蒸发金属，合金完成后正面光刻形成阳极金属层、阴极金属层。
20.通过采用上述技术方案，p型倒掺杂区的引入，使得p型材料掺杂浓度只有原来的0.1%~1%，可以降低结电容50~90%，实现低电容满足高速接口的需求。p型倒掺杂区的引入，可以将击穿电压及泄放电流有表面引入体内。并且，表面深能级掺杂区的引入，实现更高的电阻，进一步避免了此处电流的趋边效应，避免了表面电压的提前击穿及电流泄放时的提前失效。通过此区域的合理设计，与常规结构相比，本发明的通流能力提高10-30%。
21.进一步的，步骤一中的p型材料的晶向为《100》，电阻率为50~200ω.cm。
22.通过采用上述技术方案，采用100晶向，50-200欧姆电阻率的p型材料，相较《110》晶向及《111》晶向，表面缺陷最少，可以获得最低的漏电流及最高的可靠性。50~200ω.cm可
以在保证得到极地电容的同时，避免由于高电阻率带来的表面漏电问题，提高了工艺的稳定性，降低了稳定量产的难度。
23.进一步的，步骤二中的牺牲氧化层的厚度为300-1000
å
。p型倒掺杂区的硼注入剂量为1e14-5e14cm-2，能量为150-600kev，峰值浓度控制在0.6~1.5um。
24.通过采用上述技术方案，牺牲氧化层厚度为300-1000
å
，p型倒掺杂区的硼注入剂量为1e14-5e14cm-2，能量为150-600kev，峰值浓度控制在0.6~1.5um，使产品性能最优化，从而降低击穿电压，提高泄放能力。
25.进一步的，步骤三中的硼注入剂量为1e15-3e15cm-2，能量为40-80kev。n 扩散区的磷注入剂量为3e15-8e15cm-2，能量为80-120kev。推进的温度条件为950-1050℃，时间为30-90min，形成p 扩散区、n 扩散区。
26.通过采用上述技术方案，可以将结深控制在合适的范围。得到泄放能力和电容的最优解，实现在电容较低的情况下得到足够的电流泄放能力及高可靠性的作用。
27.进一步的，步骤四中的正面光刻注入深能级杂质铟in、铊ti、钴co、或镍ni，激活后形成深能级掺杂区，其注入剂量为1e14~5e14cm-2，结深控制在0.2~0.4um。
28.通过采用上述技术方案，将结深控制在表面处，可以避免电流流经最容易引起失效的区域，并留给体内电流足够的电路通路。
29.进一步的，步骤五中的介质层为四乙氧基硅烷teos，厚度为8000-15000
å
。光刻接触孔后，淀积一层ti/tin。
30.通过采用上述技术方案，在减小接触电阻的同时可以有效避免金属过热的失效。
31.进一步的，步骤六中的正面溅射或蒸发的金属为铝或铝铜或铝硅铜，厚度为3-5um。合金的温度为320-410℃，时间为15-30min。
32.通过采用上述技术方案，320-410℃的低温合金温度，可以避免高温合金带来的金属穿刺等失效问题，提高了可靠性。金属厚度3-5um可以在不增加工艺难度的情况下，得到最小的金属电阻，提高泄放能力并降低寄生电阻。
33.本发明相对于现有技术，具有如下有益效果：1、本发明可以在芯片面积不变、芯片加工工序不变的条件下，p型倒掺杂区102的引入，p型材料101掺杂浓度只有原来的0.1%~1%左右，可以降低结电容50~90%，实现低电容满足高速接口应用需求。
34.2、本发明p型倒掺杂区102的引入，可以将击穿电压及泄放电流有表面引入体内，体内电流更均匀，实现了更低的残压。并且，表面深能级掺杂区105的引入，实现体内更高的电阻，进一步避免了此处电流的趋边效应，避免了表面电压的提前击穿及电流泄放时的提前失效，避免i-v特性异常，提升可靠性。通过此区域的合理设计，与常规结构相比，本发明的通流能力提高10-30%。
35.3.本发明介质层为四乙氧基硅烷teos，厚度为8000-15000
å
，光刻接触孔后，淀积一层ti/tin，在减小接触电阻的同时可以有效避免金属过热的失效。
附图说明
36.图1为本发明的一种低电容的单向esd保护器件剖面结构图。
37.图2为常规结构的单向esd保护器件剖面结构图。
38.图3为传统单向esd保护器件对应的i-v特性曲线图及等效电路图。
39.图4为本发明i-v特性曲线图。
40.图5是本发明的工艺步骤一示意图。
41.图6是本发明的工艺步骤二示意图。
42.图7是本发明的工艺步骤三示意图。
43.图8是本发明的工艺步骤四示意图。
44.图9是本发明的工艺步骤五示意图。
45.图10是本发明的工艺步骤六示意图。
46.图11是本发明可应用的一种双向结构。
47.图12是本发明可应用的另一种双向结构。
48.图中，101.p型材料、102.p型倒掺杂区，103.p 扩散区，104.n 扩散区，105.深能级掺杂区，106.表面介质层，107.阳极金属层、108.阴极金属层，109. 牺牲氧化层，110.n 衬底材料，111.隔离槽，112.氧化层，113.表面钝化层。
具体实施方式
49.以下结合附图和实施方式对本发明作进一步的详细描述。以5.0v电压等级为例做详细说明。
50.如图1所示，一种低电容的单向esd保护器件，包括：p型材料101、p 扩散区103，阳极金属层107、阴极金属层108；p型材料101正面设置p型倒掺杂区102，p 扩散区103，n 扩散区104；n 扩散区104上光刻设置深能级杂质掺杂区105；相邻两p 扩散区103之间，以及相邻两n 扩散区104之间，各设置表面介质层106。介质层106上分别设置阳极金属层107、阴极金属层108。其i-v特性曲线如图4所示，实线为本技术的i-v特性曲线，虚线部分为常规结构的i-v特性曲线，图中看出，本技术的基础电压更低，在静电脉冲来临时，本技术的器件可以在更低的电压开启，并泄放掉能量，能够更为及时有效地保护内部电路。当阳极金属层107接高电位，阴极金属层108接低电位时，特性表现为二极管的正向导通特性，当阴极金属层108接高电位，阳极金属层107接低电位时，特性表现为三极管的浅回扫击穿特性。
51.本技术可以在芯片面积不变、芯片加工工序不变的条件下，p型倒掺杂区102的引入，使得p型材料101掺杂浓度只有原来的0.1%~1%，可以降低结电容50~90%，实现低电容满足高速接口的需求。p型倒掺杂区102的引入，可以将击穿电压及泄放电流有表面引入体内。并且，表面深能级掺杂区105的引入，实现更高的电阻，进一步避免了此处电流的趋边效应，避免了表面电压的提前击穿及电流泄放时的提前失效。通过此区域的合理设计，与常规结构相比，本发明的通流能力提高10-30%。
52.一种低电容的单向esd保护器件的制造方法，包括以下步骤：步骤一、如图5所示，首先制备p型材料101，p型材料101的晶向为《100》，电阻率为50~200ω.cm。
53.步骤二、如图6所示，生长一层牺牲氧化层109，厚度为300-1000
å
，正面光刻注入硼b，形成p型倒掺杂区102。p型倒掺杂区102的硼注入剂量为1e14-5e14cm-2，能量为150-600kev，峰值浓度为0.5~1um。
54.步骤三、如图7所示，正面光刻注入浓硼b，扩散后形成p 扩散区103，正面光刻注入
浓磷p，扩散后形成n 扩散区104。正面光刻硼注入剂量为1e15-3e15cm-2，能量为40-80kev。正面光刻n 扩散区的磷注入剂量为3e15-8e15cm-2，能量为80-120kev。推进的温度条件为950-1050℃，时间为30-90min，形成p 扩散区103、n 扩散区104。
55.步骤四、如图8所示，正面光刻注入深能级杂质铟in、铊ti、钴co、或镍ni，其注入剂量为1e14~5e14cm-2，结深控制在0.2~0.4um。激活后形成深能级掺杂区105。
56.步骤五、如图9所示，去掉牺牲氧化层，淀积介质层106为四乙氧基硅烷teos，厚度为8000-15000
å
。光刻阴极及阳极的接触孔后，淀积一层ti/tin。在减小接触电阻的同时可以有效避免金属过热的失效。
57.步骤六、如图10所示，正面溅射或蒸发的金属为铝或铝铜或铝硅铜，厚度为3-5um。合金的温度为320-410℃，时间为15-30min。合金完成后正面光刻形成阳极金属层107、阴极金属层108。
58.如图11所示，为本技术的一种双向结构。为本技术结构通过右侧对称，串联得到。其中两侧p 扩散区103的间距》100um，防止横向寄生器件的开启。
59.如图12所示，为本发明的另一种双向结构。为图10双向结构的基础上，将p型材料101替换成绝缘体上硅soi，绝缘体上硅包含n 衬底材料110，隔离槽111，氧化层112及p型材料101。n 衬底材料110通过氧化层112设置p型材料101，n 衬底材料110、氧化层112、p型材料101上间隔设置隔离槽111。更换材料后，采用此绝缘体上硅结构，可以有效杜绝两侧结构之间寄生scr的开启，而且其面积相比无此隔离结构的同类产品，面积减小30~50%。
60.本发明实例为单向结构，通过版图布局的更改，可以实现多路单向、多路双向、一路双向等功能，均属于本发明的实施范围内。
61.最后说明的是，以上实例仅用以说明本发明的技术方案而非限制，尽管参照较佳实例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。