硅三维沟槽电极探测器的制作方法

1.本实用新型属于高能物理及天体物理技术领域，涉及一种硅三维沟槽电极探测器。


背景技术：

2.基于科研人员对探测器的研究与设计，硅探测器的类型逐渐趋于多样化，现有的硅探测器可根据工艺方法分为二维硅探测器和三维硅探测器，基于二维平面的二维硅探测器有硅微条探测器、硅像素探测器和硅漂移探测器，其中硅微条探测器、硅像素探测器具有优异的位置分辨率，但耐辐射性能较差；硅漂移探测器因收集阳极面积小，具有优异的能量分辨率，但由于其结构设计的复杂性，其并不具备位置分辨率，且设计难度较大；基于三维深度刻蚀工艺的三维硅探测器有三维柱状电极硅探测器、三维沟槽电极硅探测器，此类硅探测器相较于二维硅探测器，采用深度刻蚀工艺将晶圆贯穿，再将外延生长与粒子注入技术相结合，将电极间距与晶圆厚度有效分离，形成重掺杂的n型或p型柱状电极，大大提升了硅探测器的抗辐照性能；但是受制备工艺的限制，沟槽电极不能贯穿刻蚀在隔离硅体外侧，其底部大多设有厚度为30～50μm的硅基体，导致探测器内死区面积较大，电荷收集效率和抗辐射性能等较低。


技术实现要素：

3.为了达到上述目的，本实用新型提供一种硅三维沟槽电极探测器，其底部的基体部分尺寸较小，使得死区面积较小，探测器内部电势分布均匀，响应时间短，电荷收集效率、抗辐射性能均有所提高。
4.本实用新型所采用的技术方案是，硅三维沟槽电极探测器，包括横截面为六边形的二氧化硅保护层，所述二氧化硅保护层上依次设有硅基体和外围电极，所述外围电极为中空的直六棱柱状，所述硅基体包括基体部分和嵌套部分，所述基体部分设在二氧化硅保护层与外围电极之间，其横截面尺寸、外围电极的横截面尺寸均与二氧化硅保护层的横截面尺寸一致，所述嵌套部分的一半横截面尺寸与外围电极的横截面一致，另一半横截面为腰圆形的一半，内嵌在外围电极内；
5.所述外围电极内的二氧化硅保护层上还设有中心电极，所述外围电极与中心电极中间、外围电极与嵌套部分之间均填充有隔离硅体，所述隔离硅体、中心电极和外围电极的高度一致；
6.所述中心电极、外围电极顶部均设有铝层，两个所述铝层上均设有电极接触端口，所述隔离硅体顶部设有二氧化硅保护层。
7.进一步的，所述隔离硅体、中心电极、外围电极的高度均为300μm，所述基体部分的高度为10μm，所述嵌套部分的高度为20μm，所述铝层和二氧化硅保护层的厚度均为1μm；
8.所述外围电极和中心电极的厚度均为10μm，所述中心电极横截面的长度为117μm，所述隔离硅体的厚度为50μm。
9.进一步的，所述隔离硅体为p型轻掺杂硼硅，所述外围电极为n型重掺杂磷硅，所述中心电极为p型重掺杂硼硅，所述基体部分为p型轻掺杂硼硅，所述嵌套部分为n型重掺杂磷硅。
10.进一步的，所述隔离硅体的掺杂浓度为10
14
cm-3
，所述外围电极、中心电极、嵌套部分的掺杂浓度均为10
18
～5
×
10
19
cm-3
。
11.本实用新型的有益效果是：本实用新型通过在基体部分上设置嵌套部分，对外围电极进行支撑，避免工艺限制导致的外围电极崩塌，减小了基体部分的高度，进而缩小了死区的面积，使探测器内部电势分布均匀，响应时间缩短，探测器的电荷收集效率、抗辐射能力和灵敏度提高。
附图说明
12.为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
13.图1是本实用新型实施例的结构示意图。
14.图2是本实用新型实施例的结构侧视图。
15.图3是本实用新型实施例的结构阵列图。
16.图4是本实用新型实施例的电势分布图。
17.图中，1.隔离硅体，2.中心电极，3.外围电极，4.嵌套部分，5.二氧化硅保护层，6.基体部分，7.铝层。
具体实施方式
18.下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
19.实施例
20.如图3所示，硅三维沟槽电极探测器由多个探测器单元阵列拼接而成，如图1、图2所示，探测器单元包括横截面为六边形的二氧化硅保护层5，二氧化硅保护层5上依次设有硅基体和中空的直六棱柱状的外围电极3，所述硅基体包括基体部分6和嵌套部分4，所述基体部分6设在二氧化硅保护层5与外围电极3之间，其横截面与二氧化硅保护层5的相同，所述嵌套部分4内嵌在外围电极2内，其横截面一半与二氧化硅保护层5的相同，另一半为腰圆形，外围电极3内侧的二氧化硅保护层5上还设有中心电极2，中心电极2的横截面为腰圆形，中心电极2与外围电极3之间、嵌套部分4与外围电极3之间均填充隔离硅体1，外围电极3、中心电极2顶部均设有铝层7，两个铝层7上均设有电极接触端口，隔离硅体1顶部设有二氧化硅保护层5。
21.隔离硅体1为p型轻掺杂硼硅，掺杂浓度为10
14
cm-3
，外围电极3为n型重掺杂磷硅，中心电极2为p型重掺杂硼硅，硅基体的基体部分6为p型轻掺杂硼硅，即在4价硅材料中加入
少量3价硼作为“杂质”获得的半导体材料，嵌套部分4为n型重掺杂磷硅，外围电极3、中心电极2和嵌套部分4的掺杂浓度均为10
18
～5
×
10
19
cm-3
。
22.二氧化硅保护层5和铝层的厚度均为1μm，隔离硅体1、外围电极3和中心电极2的高度均为300μm，外围电极3和中心电极2的宽度均为10μm，中心电极横截面的长度为117μm，隔离硅体1的厚度为50μm，硅基体的基体部分6厚度为10μm，嵌套部分4厚度为20μm。
23.其中隔离硅体1的掺杂浓度n
do
和厚度确定过程如下：
24.步骤1，确定隔离硅体1的掺杂浓度n
do
；
25.设置n
do
的取值分别为10
12
cm-3
、5*10
12
cm-3
、10
13
cm-3
、5*10
13
cm-3
、10
14
cm-3
、5*10
14
cm-3
、10
15
cm-3
，检测各取值下对应的辐照反转通量检测结果如表1所示：
26.表1隔离硅体的掺杂浓度n
do
与辐照反转通量的关系
[0027][0028][0029]
由表1可知隔离硅体1的掺杂浓度n
do
与辐照反转通量成正比，两者的关系式如下：其中β＝0.028，当隔离硅体的掺杂浓度n
do
从10
12
cm-3
增加到10
15
cm-3
时，辐照反转通量从1.141
×
10
13neq
/cm2增加到1.141
×
10
16neq
/cm2，综合考虑n
do
的实验可达性，选用隔离硅体1的掺杂浓度n
do
为10
14
cm-3
，此时辐照反转通量为1.1401
×
10
15neq
/cm2。
[0030]
步骤2，确定中央电极2与外围电极3平行处的间距，即隔离硅体1的厚度λ
x
；
[0031]
由于全耗尽电压v
fd
与λ
x
存在如下关系：
[0032][0033]
其中n
do
为隔离硅体1的掺杂浓度，其值为10
14
cm-3
，e为数学常数，ε为硅的相对介电常数，ε＝11.9，ε0为真空介电常数。
[0034]
根据泊松方程、电场和电势的边界条件、连续性求解得出λ
x
与中央电极长度l
p
的关系为2λ
x
＜l
p
，由此得出λ
x
最大取191μm，调整中央电极长边到外围电极的间距λ
x
，检测各λ
x
对应的全耗尽电压v
fd
，检测结果如表2所示：
[0035]
表2n
d0
取10
14
时电极间距与全耗尽电压的关系
[0036]
λ
x
(μm)30405060708090100191v
fd
(v)681211892723704836127552755
[0037]
由上式可知λ
x
与v
fd
呈正比，为保证全耗尽电压的取值范围小于200v，确定λ
x
取为30μm～50μm，而λ
x
的取值越大探测器的探测面积越大，接收辐照的面积也越大，有益于探测
器性能的提升，所以令λ
x
取50μm较为合适，同时抗辐照性能增强。
[0038]
受探测器制备工艺的限制，目前外围电极3能做到的最大深度为探测器高度的80％～90％，这导致探测器的死区面积较大，内部电势分布不均匀，电荷收集效率较差，抗辐射性能和灵敏度较低，本实用新型通过在硅基体的基体部分6上设嵌套部分4，利用嵌套部分4对外围电极3进行支撑，避免了工艺限制导致的外围电极3崩塌，使外围电极3具有更深的刻蚀深度，能够包覆整个隔离硅体1外围，使探测器的硅基体厚度减小，死区面积减小，探测器内部电势分布均匀，电荷收集效率、抗辐射能力和灵敏度提高。
[0039]
嵌套部分4的高度减小时，无法对外围电极3进行支撑，使得探测器结构不稳定，外侧电极3贯穿刻蚀时容易出现崩塌，嵌套部分4的高度增加，会相应减少探测器中的灵敏区域，增大探测器内部死区，探测器内部电势分布不均，入射粒子产生的载流子已被能级缺陷俘获，使入射粒子传递介质的能量减小，收集的电荷数降低，不利于信号处理，本实用新型合理选择嵌套部分4的高度，在保证探测器结构结构稳定性的同时，降低探测器内的死区，提高探测器的电荷收集效率，有利于进行检测电信号处理。
[0040]
图3是本实用新型实施例的阵列图，对比现有探测器的阵列图可知，本实用新型实施例结构阵列的死区面积远远小于四边形硅三维沟槽电极探测器结构阵列的死区面积，计算结果如下：四边形阵列死区面积可表示为：4*1/4*4＝4晶胞，假设嵌套部分4的半径为r，则单个探测器的死区可得：4r
2-πr2≈0.86r2，那么四个探测器单元拼接而成的阵列死区面积为4*0.86r2＝3.44r2；本实用新型实施例阵列死区面积表示为：3*1/6*6＝3晶胞，同理假定嵌套部分4弧形截面的半径为r，则单个探测器的死区可得：四个探测器单元拼接成的阵列死区面积为3*0.054r2＝0.161r2；计算结果表明经过探测器结构优化，其死区面积大大降低，这一特性使得探测器电荷收集效率大大提升，抗辐射性能有效增强。
[0041]
本实用新型通过深度刻蚀工艺将晶圆贯穿，利用外延生长和离子注入技术相结合，生成重掺杂的中心电极2，将中心电极2、外围电极3的间距与晶圆厚度分开，大大提高了探测器的抗辐照性能，即使在探测器位移损伤条件下也可以正常使用；同时平行设置中心电极2和外围电极3使电子漂移距离和漂移时间缩短，进而有效提高了电荷收集效率。
[0042]
对本实用新型实施例的探测器进行仿真，确定其电势分布图如图4所示，由图4可知探测器内部电势分布均匀，探测器中的缺陷较少，电荷的收集效率提高，探测器的灵敏性和抗辐射性能提高。
[0043]
本说明书中的各个实施例均采用相关的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。
[0044]
以上所述仅为本实用新型的较佳实施例而已，并非用于限定本实用新型的保护范围。凡在本实用新型的精神和原则之内所作的任何修改、等同替换、改进等，均包含在本实用新型的保护范围内。