一种终端结构、制作方法以及功率器件与流程

1.本发明涉及半导体领域，更具体的说，涉及一种终端结构、制作方法以及功率器件。


背景技术：

2.碳化硅(sic)作为近十几年来迅速发展的宽禁带半导体材料，与其它半导体材料相比，碳化硅材料具有宽禁带、高热导率、高载流子饱和迁移率、高功率密度等优点。自20世纪90年代以来，碳化硅功率器件已在开关稳压电源、高频加热、汽车电子以及功率放大器等方面取得了广泛的应用。
3.目前碳化硅功率器件的设计和制备过程中，尤其是高压功率器件，功率器件终端结构存在对jte的浓度和界面电荷敏感、击穿电压较低以及耐压能力差等问题，影响功率器件的可靠性和稳定性。因此，设计一种更可靠高效的功率器件终端结构，成为本领域技术人员亟待解决的问题之一。


技术实现要素：

4.有鉴于此，本技术提供了一种终端结构、制作方法以及功率器件，提高终端结构的耐压能力，进一步提高功率器件的可靠性和稳定性。
5.为实现上述目的，本发明提供如下技术方案：
6.本技术第一方面提供了一种终端结构，该终端结构包括：
7.第一外延层；
8.位于第一外延层一侧的掩埋层；
9.贯穿掩埋层的第一掺杂区，第一掺杂区与掩埋层的掺杂类型相反；
10.位于掩埋层背离第一外延层一侧的第二外延层，第二外延层内具有主结扩展区以及场限环；
11.位于第二外延层背离掩埋层一侧的氧化层；
12.其中，第二外延层和第一外延层均与掩埋层的掺杂类型相反；在第一方向上，场限环位于主结扩展区与第一掺杂区之间，第一方向垂直于第一外延层指向第二外延层的方向。
13.可选的，氧化层背离掩埋层的一侧表面具有第一凹槽，第一凹槽延伸至第二外延层内，第一凹槽用于作为第一掺杂区的离子注入窗口。
14.可选的，该终端结构包括：位于第一凹槽底部的第一保护层，第一保护层与第一掺杂区具有间距。
15.可选的，该终端结构包括：贯穿掩埋层的第二掺杂区和第三掺杂区，第二掺杂区和第三掺杂区均位于场限环和第一掺杂区之间；其中，第二掺杂区与掩埋层的掺杂类型相反，第三掺杂区与掩埋层的掺杂类型相同，且第三掺杂区的掺杂浓度大于掩埋层的掺杂浓度。
16.可选的，氧化层背离掩埋层的一侧表面具有第二凹槽，第二凹槽延伸至第二外延
层内，第二凹槽用于作为第二掺杂区和第三掺杂区的离子注入窗口。
17.可选的，位于第二凹槽底部的第二保护层，其中，第二掺杂区与第二保护层具有间距，第三掺杂区与第二保护层接触。
18.可选的，具有多个在第一方向上间隔排布的第三掺杂区。
19.可选的，相邻第二凹槽的间距相等，且第二凹槽的宽度沿主结扩展区指向场限环的方向上逐渐减小；或者，
20.第二凹槽的宽度相等，且相邻第二凹槽的间距沿主结扩展区指向场限环的方向上逐渐增大。
21.可选的，具有多个在第一方向上间隔排布的场限环。
22.可选的，相邻场限环的间距相等，且场限环的宽度沿主结扩展区指向场限环的方向上逐渐减小；或者，
23.场限环的宽度相等，且相邻场限环的间距沿主结扩展区指向场限环的方向上逐渐增大。
24.本技术第二方面提供了一种功率器件，该功率器件包括：
25.如上述第一方面任一段落所述的终端结构；
26.位于主结扩展区背离场限环一侧的器件元胞区。
27.本技术第三方面提供了一种制作方法，该制作方法包括：
28.提供一外延片，该外延片包括：第一外延层；位于第一外延层一侧的掩埋层；位于掩埋层背离第一外延层一侧的第二外延层；其中，第二外延层和第一外延层均与掩埋层的掺杂类型相反；
29.在第二外延层背离掩埋层的一侧表面形成氧化层；
30.在第二外延层内形成主结扩展区以及场限环；
31.形成贯穿掩埋层的第一掺杂区，第一掺杂区与掩埋层的掺杂类型相反；其中，在第一方向上，场限环位于主结扩展区和第一掺杂区之间，第一方向垂直于第一外延层指向第二外延层的方向。
32.可选的，形成第一掺杂区的方法包括：
33.在氧化层背离掩埋层的一侧表面形成第一凹槽；
34.基于第一凹槽，进行离子注入，形成第一掺杂区。
35.可选的，还包括：
36.在形成第一凹槽的同时形成第二凹槽；
37.在形成第一掺杂区的同时，基于第二凹槽，进行离子注入，形成贯穿掩埋层的第二掺杂区；
38.形成第二掺杂区后，基于第二凹槽，进行离子注入，形成贯穿掩埋层的第三掺杂区；
39.其中，第二掺杂区和第三掺杂区均位于场限环和第一掺杂区之间。
40.通过上述描述可知，本技术技术方案提供的终端结构、制作方法以及功率器件，通过掩埋层将主结扩展区的高电场缓和的分布到整个终端的中间区域，即场限环区域，或场限环区域以及第三掺杂区，使得多个区域共同分担雪崩击穿的能量，提高了终端结构的雪崩耐量，提高了终端结构的耐压能力，进一步提高功率器件的可靠性和稳定性。
附图说明
41.为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
42.本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本技术可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本技术所能产生的功效及所能达成的目的下，均应仍落在本技术所揭示的技术内容得能涵盖的范围内。
43.图1为本技术实施例提供的一种传统的结终端延伸结构的剖面示意图；
44.图2为本技术实施例提供的一种传统的场限环终端结构的剖面示意图；
45.图3为本技术实施例提供的一种终端结构的剖面示意图；
46.图4为本技术实施例提供的另一种终端结构的剖面示意图；
47.图5为本技术实施例提供的一种功率器件的俯视结构图；
48.图6-图11为本技术实施例提供的一种制作方法的剖面流程图；
49.图12-图16为本技术实施例提供的另一种制作方法的剖面流程图。
具体实施方式
50.下面将结合本技术实施例中的附图，对本技术中的实施例进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
51.目前，在碳化硅等功率器件的设计和制备过程中，尤其是高压功率器件，为了降低结边缘电场，提高器件实际耐压能力，需要器件有良好的终端结构，例如场板(fp)、场限环(flr)、结终端延伸(jte)等。在现有碳化硅等功率器件结构中广泛应用的主要是场限环(flr)和结终端延伸结构(jte)。
52.如图1所示，图1为本技术实施例提供的一种传统的结终端延伸结构的剖面示意图。该结终端延伸结构包括：
53.衬底104，位于衬底104一侧的外延层18，位于外延层18背离衬底104一侧的氧化层7，位于外延层18内的主结扩展区2，以及同样位于外延层18内且位于主结扩展区2一侧的结终端延伸区19，位于外延层18背离衬底104一侧表面的氧化层7。
54.在该终端结构中，结终端延伸区19存在优值浓度，器件终端击穿耐压对结终端延伸区19的优值浓度敏感，因此设计窗口较小；并且该终端结构对表面电荷非常敏感，容易因界面不稳定性和氧化层7电荷而影响器件表面电场分布，进而影响器件击穿电压以及可靠性；同时，这一终端结构制造工艺比较复杂，不利于大规模生产。
55.另外，如图2所示，图2为本技术实施例提供的一种传统的场限环结构的剖面示意图。该场限环结构包括：
56.衬底104，位于衬底104一侧的外延层18，位于外延层18背离衬底104一侧的氧化层7，位于外延层18内的主结扩展区2，以及同样位于外延层18内且位于主结扩展区2一侧的场
限环3，位于外延层18背离衬底104一侧表面的氧化层7。
57.在该终端结构中，由于碳化硅等器件的表面电场高，为了提高耐压，需要在器件设计时降低表面峰值电场，需要设计较多数量的场限环3。在设计中，环的数量、环宽、环间隔等较多因素都会对表面电场分布造成影响，并且多个场限环3的终端占用芯片面积较大，不利于提高电流；并且该终端结构同样对表面电荷非常敏感，容易因界面不稳定性和氧化层7电荷而影响器件表面电场分布，进而影响器件击穿电压以及可靠性。
58.本技术技术方案基于上述问题提供了一种终端结构、制作方法以及功率器件，提高了终端结构的耐压能力，进一步提高功率器件的可靠性和稳定性。
59.为使本技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本技术作进一步详细的说明。
60.参考图3，图3为本技术实施例提供的一种终端结构的剖面示意图。该终端结构包括：
61.第一外延层101；位于第一外延层101一侧的掩埋层102；贯穿掩埋层102的第一掺杂区4，第一掺杂区4与掩埋层102的掺杂类型相反；位于掩埋层102背离第一外延层101一侧的第二外延层103，第二外延层103内具有主结扩展区2以及场限环3；位于第二外延层103背离掩埋层102一侧的氧化层7。
62.其中，第二外延层103和第一外延层101均与掩埋层102的掺杂类型相反；在第一方向上，场限环3位于主结扩展区2与第一掺杂区4之间，第一方向垂直于第一外延层101指向第二外延层103的方向。
63.另外，主结扩展区2以及场限环3的掺杂类型相同，且均与第二外延层103的掺杂类型相反，即主结扩展区2以及场限环3的掺杂类型均与掩埋层102的掺杂类型相同，除此之外，主结扩展区2以及场限环3均为重掺杂，一般情况下，主结扩展区2以及场限环3的掺杂浓度大于掩埋层102的掺杂浓度。例如，当第一外延层101和第二外延层103为n型掺杂时，掩埋层102为p型掺杂，第一掺杂区4为n型掺杂，且第一掺杂区4的n型掺杂浓度大于掩埋层102的p型掺杂浓度，主结扩展区2以及场限环3均为p型重掺杂。该主结扩展区起到电场由功率器件中器件元胞区到终端结构平滑过渡的作用。
64.需要说明的是，在本技术中，掺杂类型相同表示两者或者多个对象的掺杂类型均为n型掺杂或者均为p型掺杂，其掺杂浓度相同或者不同；相对应的，掺杂类型不同表示两者或者多个对象的掺杂类型至少一个对象为n型掺杂，且至少一个对象为p型掺杂，其对应的掺杂浓度可以相同，也可以不同。
65.在本技术中，第一外延层101、掩埋层102以及第二外延层103为si、sic、ga2o3中的一种或者多种。
66.需要说明的是，在本技术中，未对掺杂浓度进行限定默认为普通掺杂浓度，普通掺杂浓度介于轻掺杂浓度和重掺杂浓度之间。例如，n型掺杂介于n型轻掺杂和n型重掺杂之间。下述对于掺杂浓度的描述同样使用，本技术对此不再赘述。
67.在该终端结构中，由于掩埋层102的存在，会导致形成沿掩埋层102的漏电通道，影响器件的可靠性，因此，第一掺杂区4用于截止终端结构内的电场，防止漏电，影响其他部件。同时，第一掺杂区4能够终止由于各种原因在器件表面形成的反型层，减少表面沾污对击穿电压的影响，进而提高了器件的可靠性。另外，该终端结构通过掩埋层102将主结扩展
区2的高电场缓和的分布到场限环3，即场限环3起到分压作用，进而提高了终端结构的耐压能力，提高了器件的可靠性和稳定性。
68.可选的，氧化层7背离掩埋层102的一侧表面具有第一凹槽11，第一凹槽11延伸至第二外延层103内，第一凹槽11用于作为第一掺杂区4的离子注入窗口。需要说明的是，第一凹槽11的深度可以基于需求设定，其底部可以延伸至第二外延层103内，也可以位于氧化层7内，还可以位于氧化层7和第二外延层103的界面位置，均在本技术保护范围内。相应的，在实际工艺中，形成第一凹槽11可在现有工艺中更改设计即可，无需增加工艺步骤。另外，在形成第一掺杂区4时，可以基于图形化的光刻胶作为离子注入窗口，无需形成第一凹槽11。
69.优选的，该终端结构包括：位于第一凹槽11底部的第一保护层13，第一保护层13与第一掺杂区4具有间距。另外，可以基于第凹槽11进行离子注入，在其底部下方形成13。其中，第一保护层13的掺杂类型与第一掺杂区4的掺杂类型相反，与场限环3和主结扩展区2的掺杂类型相同，且掺杂浓度低于场限环3和主结扩展区2的掺杂浓度。例如，当场限环3和主结扩展区2均为p型重掺杂时，第一保护层13为p型掺杂或者p型轻掺杂，一般情况下，第一保护层13为p型轻掺杂。第一保护层13降低了氧化层7中电荷对于终端结构的影响，同时降低了表面击穿的可能性，提高了器件的可靠性和稳定性。
70.另外，如图4所示，图4为本技术实施例提供的另一种终端结构的剖面示意图。在图3所示的终端结构基础之上，该终端结构还包括：
71.贯穿掩埋层102的第二掺杂区5和第三掺杂区6，第二掺杂区5和第三掺杂区6均位于场限环3和第一掺杂区4之间；其中，第二掺杂区5与掩埋层102的掺杂类型相反，第三掺杂区6与掩埋层102的掺杂类型相同，且第三掺杂区6的掺杂浓度大于掩埋层102的掺杂浓度。另外，一般情况下，第二掺杂区5的掺杂浓度大于掩埋层102的掺杂浓度。例如，当掩埋层102为p型掺杂时，第二掺杂区5为n型重掺杂，第三掺杂区6为p型重掺杂。
72.该终端结构通过掩埋层102将主结扩展区2的高电场缓和的分布整个终端的中间区域，即场限环3以及第三掺杂区6，使得多个区域共同分担器件雪崩击穿的能量，提高了终端结构的雪崩耐量，提高了器件的击穿电压，提高了终端结构的耐压能力，进一步提高功率器件的可靠性和稳定性。
73.可选的，氧化层7背离掩埋层102的一侧表面具有第二凹槽12，第二凹槽12延伸至第二外延层103内，第二凹槽12用于作为第二掺杂区5和第三掺杂区6的离子注入窗口。与上述第一凹槽11相似的，第二凹槽12的深度可以基于需求设定，其底部可以延伸至第二外延层103内，也可以位于氧化层7内，还可以位于氧化层7和第二外延层103的界面位置，均在本技术保护范围内。同样的，在实际工艺中，形成第二凹槽12可在现有工艺中更改设计即可，无需增加工艺步骤。一般情况下，可以在形成第一凹槽11的同时，形成第二凹槽12。另外，在形成第二掺杂区5或第三掺杂区6时，可以基于图形化的光刻胶作为离子注入窗口，无需形成第二凹槽12。
74.另外，第二凹槽12的宽度小于第一凹槽11的宽度，利于减少终端结构的面积。第一凹槽11的宽度较大，用于保证更好的截止电场效果，一般情况下，第一凹槽11的宽度大于5μm。
75.需要说明的是，在实际工艺中，主结扩展区2并不能达到理想状态，在刻蚀边缘会存在弯曲区域，影响器件的击穿电压，第一凹槽11和第二凹槽12可以使第二外延层103内的
离子浓度减小，削弱了主结扩展区2弯曲区域的电场强度，进而提高击穿电压，另外，第一凹槽11和第二凹槽12还可以有效提高终端结构的面积利用率，减小分压区域的面积，进而减少终端结构的芯片面积，在相同面积的硅晶片制作的器件增多，降低了芯片成本。但是，在实际工艺中，由于工艺或者设计需要，可以选择无需形成第一凹槽11和第二凹槽12。
76.另外，第一凹槽11或第二凹槽12的形状可以是矩形、梯形或者u型。
77.优选的，位于第二凹槽12底部的第二保护层14，其中，第二掺杂区5与第二保护层14具有间距，第三掺杂区6与第二保护层14接触。与上述第一保护层13类似的，第二保护层14的掺杂类型与第二掺杂区5的掺杂类型相反，与第三掺杂区6的掺杂类型相同，且掺杂浓度低于第三掺杂区6的掺杂浓度。例如，第二掺杂区5为n型掺杂时，第三掺杂区6为p型掺杂，第二保护层14为p型轻掺杂。第二保护层14位于第二凹槽12与第三掺杂区6之间，且与第三掺杂区6接触，降低了氧化层7中电荷对于第三掺杂区6的影响，降低了表面击穿的效果，同时提高了第三掺杂区6的分压效果，提高了器件的击穿电压，提高了器件的可靠性和稳定性。
78.可选的，该终端结构具有多个在第一方向上间隔排布的第三掺杂区6，多个第三掺杂区6可以更好的分压，降低每个第三掺杂区6所分担器件雪崩击穿的能量，进一步提高器件的击穿电压，提高器件的耐压性。
79.可选的，在第一种方式中，相邻第二凹槽12的间距相等，且第二凹槽12的宽度沿主结扩展区2指向场限环3的方向上逐渐减小；或者，
80.在第二种方式中，第二凹槽12的宽度相等，且相邻第二凹槽12的间距沿主结扩展区2指向场限环3的方向上逐渐增大。
81.需要说明的是，在本技术中，一个第二凹槽12和对应的一个第二掺杂区5以及一个第三掺杂区6构成一个沟槽环。即在第一方式中，相邻沟槽环的间距相等，且沟槽环的宽度沿主结扩展区2指向场限环3的方向上逐渐减小；在第二方式中，沟槽环的宽度相等，且相邻沟槽环的间距沿主结扩展区2指向场限环3的方向上逐渐增大。
82.上述两种方式均可优化终端结构中的电场分布，并降低终端结构对于电荷剂量的敏感性，提高功率器件的可靠性和稳定性。需要说明的是，在实际工艺中，可以根据实际需求选用合适的方式。另外，沟槽环的宽度，相互之间的间距可以根据不同规格的器件灵活设置，本技术对此不做限定。
83.可选的，本技术中的终端结构具有多个在第一方向上间隔排布的场限环3，多个场限环3可以更好的分压，降低每个场限环3所分担器件雪崩击穿的能量，进一步提高器件的击穿电压，提高器件的耐压性。
84.可选的，在第一种形式中，相邻场限环3的间距相等，且场限环3的宽度沿主结扩展区2指向场限环3的方向上逐渐减小；或者，
85.在第二种形式中，场限环3的宽度相等，且相邻场限环3的间距沿主结扩展区2指向场限环3的方向上逐渐增大。
86.上述两种形式均可优化终端结构中的电场分布，并降低终端结构对于电荷剂量的敏感性，提高功率器件的可靠性和稳定性。需要说明的是，在实际工艺中，可以根据实际需求选用适当的形式。另外，场限环3的宽度，相互之间的间距可以根据不同规格的器件灵活设置，本技术对此不做限定。
87.需要说明的是，在本技术中，由于绘图限制，附图中并未显示出场限环3或者沟槽环的宽度变化，同样未显示出场限环3之间间距或者沟槽环之间间距的变化，但并不代表本技术不包括上述变化。
88.基于上述终端结构，本技术实施例还提供了一种功率器件，下面描述的功率器件可与上面描述的终端结构相互对应参照。参考图5，图5为本技术实施例提供的一种功率器件的俯视结构图。该功率器件包括：
89.如上述任一终端结构，以及位于主结扩展区2背离场限环3一侧的器件元胞区9。
90.如图5所示，整个功率器件中心为器件元胞区9，环绕器件元胞区9的区域为主结扩展区2，环绕主结扩展区2的区域为场限环区20，该场限环区20包括上述场限环3，环绕场限环区20的区域为沟槽环区21，该沟槽环区21包括上述第二凹槽12、第二掺杂区5以及第三掺杂区6，环绕沟槽环区21的区域为电场截止区22，该电场截止区22包括上述第一凹槽11以及第一掺杂区4。另外，在相邻的功率器件之间存在划片道10，用于对硅片分割形成单个功率器件。
91.需要说明的是，上述功率器件包括但不限于pin，sbd，mosfet，igbt或gto。另外，功率器件的制作晶圆材料包括但不限于硅，碳化硅，砷化镓，氮化铝，氮化镓，氧化镓或金刚石。
92.本技术提供的功率器件具有较高击穿电压，因此具有较好的耐压能力，同时具有良好的可靠性和稳定性。
93.基于上述实施例，本技术还提供了一种制作方法，下文描述的制作方法可与上面描述的终端结构以及功率器件相互对应参照。参考图6-图11，图6-图11为本技术实施例提供的一种制作方法的剖面流程图。该制作方法包括：
94.步骤s101：如图6所示，提供一外延片1，该外延片1包括：第一外延层101；位于第一外延层101一侧的掩埋层102；位于掩埋层102背离第一外延层101一侧的第二外延层103；其中，第二外延层103和第一外延层101均与掩埋层102的掺杂类型相反。例如，当掩埋层102为p型掺杂时，第一外延层101和第二外延层103均为n型掺杂。
95.另外，该外延片1还包括位于第一外延层101背离掩埋层102的衬底104，用于支撑并改善薄膜特性。可选的，该衬底104的掺杂类型与第一外延层101的掺杂类型相同。需要说明的是，该外延层可以通过定制采购直接获得，也可以基于沉积工艺制作获得。
96.步骤s102：在第二外延层103背离掩埋层102的一侧表面形成氧化层7。该氧化层7起到保护以及隔离水汽的作用，尤其在离子注入时，该氧化层7承担离子轰击，保护膜层不受损失，减少甚至消除离子注入伴随的膜层损伤。
97.需要说明的是，还可以通过光刻胶作为保护层，代替该氧化层7起到减少离子注入伴随的膜层损伤。但是，当制作sic功率器件的终端结构(即第二外延层103为sic)时，注入al离子形成主结扩展区2以及场限环3，由于al的相对原子质量较大，光刻胶无法阻挡离子轰击，因此进行al离子的注入时，需要膜层结构8作为离子注入的掩蔽层，该膜层结构8可以为单层较厚的氧化介质层，也可以是多层结构。一般情况下，氧化层介质层的厚度为100nm至10μm。
98.如图7所示，该膜层结构8包括三层，分别为位于第二外延层103背离掩埋层102一侧表面的第一氧化层81，位于第一氧化层81背离第二外延层103一侧表面的多晶硅层82，位
于多晶硅层82背离第一氧化层81一侧表面的第二氧化层83。其中，第一氧化层厚度为50-500nm，多晶硅层厚度为100-2000nm，第二氧化层为50-500nm。一般情况下，第一氧化层的厚度小于第二氧化层的厚度。
99.步骤s103：在第二外延层103内形成主结扩展区2以及场限环3。形成主结扩展区2以及场限环3的方法为：
100.步骤s103.1：基于光刻工艺刻蚀氧化层7形成离子注入窗口。基于图形化的mask17，对氧化层7进行光刻，显影等工艺，得到具有离子注入窗口的氧化层7。其中，主结扩展区2对应的离子注入窗口和场限环3对应的离子注入窗口可以一并形成。
101.步骤s103.2：基于离子注入窗口进行离子注入，形成主结扩展区2以及场限环3。
102.需要说明的是，当注入离子为al离子时，基于上述膜层结构8进行离子注入，如图8所示，在光刻显影后，先使用cf4、chf3等对氧化层和多晶硅层82有较好选择比的气体刻蚀第二氧化层83；然后使用hbr等对多晶硅层82有较好选择比的气体刻蚀多晶硅层82；由于在刻蚀中会伴随着一定的过刻蚀，此时第一氧化层81厚度较薄，之后利用较薄的第一氧化层81作为离子注入的掩蔽层，进行离子注入形成主结扩展区2和场限环3，使得离子注入分布更好，有效的避免了沟道效应。另外，在离子注入完成后，采用湿法腐蚀工艺去除该膜层结构8。
103.需要说明的是，本技术中，附图中并未示出厚度较薄的第一氧化层81，但该第一氧化层81实际存在于该终端结构中。
104.步骤s104：参考图9-图10，形成贯穿掩埋层102的第一掺杂区4，第一掺杂区4与掩埋层102的掺杂类型相反；其中，在第一方向上，场限环3位于主结扩展区2和第一掺杂区4之间，第一方向垂直于第一外延层101指向第二外延层103的方向。
105.基于上述，形成第一掺杂区4的方法包括：
106.步骤s104.1：如图9所示，在氧化层7背离掩埋层102的一侧表面形成第一凹槽11。基于光刻工艺，形成第一凹槽11。其中，该第一凹槽11延伸至第二外延层103内，用于作为第一掺杂区4的离子注入窗口。
107.步骤s104.2：如图10所示，基于第一凹槽11，进行离子注入，形成第一掺杂区4。第一掺杂区4的掺杂类型与掩埋层102的掺杂类型相反，且掺杂浓度大于掩埋层102的掺杂浓度，进而起到截断掩埋层102的作用。
108.另外，参考图10，该制作方法还可以基于第一凹槽11，进行离子注入，形成第一保护层13。该第一保护层13位于第一凹槽11的底部，且第一保护层13与第一掺杂区4具有间距。该第一保护层13的掺杂类型与掩埋层102的掺杂类型相同，用于降低界面电荷对于器件的影响。
109.步骤s105：如图11所示，在第一凹槽11内填充高介电常数的介质，形成平整的膜层。其中，基于cvd工艺沉积介质填充第一凹槽11。该介质为sio2、sin
x
、al2o3、aln、hfo2、mgo、sc2o3、ga2o3、alhfo
x
、hfsion材料中的一种或任意几种的组合。
110.步骤s106：在衬底104背离第一外延层101的一侧表面形成阴极16，在主结扩展区2背离掩埋层102的一侧形成阳极15，其中，阳极15与主结扩展区2接触，形成如图3所示的终端结构。另外，阳极15一般为金属材质。
111.参考图12-图16，图12-图16为本技术实施例提供的另一种制作方法的剖面流程
图。本技术还提供了另一种制作方法，该制作方法在上述制作方法基础之上，还包括：
112.在上述步骤s104之后的步骤s107，该步骤s107为：
113.形成贯穿掩埋层102的第二掺杂区5以及第三掺杂区6，第二掺杂区5和第三掺杂区6均位于场限环3和第一掺杂区4之间，其中，第二掺杂区5与掩埋层102的掺杂类型相反，第三掺杂区6与掩埋层102的掺杂类型相同，且第三掺杂区6的掺杂浓度大于掩埋层102的掺杂浓度。
114.另外，形成第二掺杂区5以及第三掺杂区6的方法包括：
115.步骤s107.1：如图13所示，在氧化层7背离掩埋层102的一侧表面形成第二凹槽12。同样的，基于光刻工艺形成第二凹槽12，该第二凹槽12延伸至第二外延层103内，用于作为第二掺杂区5和第三掺杂区6的离子注入窗口。需要说明的是，第一凹槽11和第二凹槽12的深度可以相同，基于此，可以在形成第一凹槽11的同时形成第二凹槽12。
116.步骤s107.2：如图14所示，基于第二凹槽12，进行离子注入，形成贯穿掩埋层102的第二掺杂区5。第二掺杂区5的掺杂类型与掩埋层102的掺杂类型相反，且掺杂浓度大于掩埋层102的掺杂浓度。
117.另外，参考图14，基于第二凹槽12进行离子注入，形成第二保护层14，该第二保护层14位于第二凹槽12的底部，且第二保护层14与第二掺杂区5具有间距。该第二保护层14的掺杂类型与掩埋层102的掺杂类型相同，用于降低界面电荷对于器件的影响。
118.需要说明的是，第二掺杂区5的掺杂类型与第一掺杂区4的掺杂类型相同，且均大于掩埋层102的掺杂浓度，因此在形成第一掺杂区4的同时，基于第二凹槽12，进行离子注入，形成贯穿掩埋层102的第二掺杂区5。相应的，在形成第一保护层13的同时，形成第二保护层14。
119.步骤s107.3：形成第二掺杂区5后，基于第二凹槽12，进行离子注入，形成贯穿掩埋层102的第三掺杂区6，其中，第二掺杂区5和第三掺杂区6均位于场限环3和第一掺杂区4之间。
120.如图15所示，虚线左侧的第二凹槽12为第一窗口，虚线右侧的第二凹槽12为第二窗口，基于第二窗口进行离子注入，形成第三掺杂区6，其中，第三掺杂区6与上述第二保护层14接触。
121.另外，本制作方法中，形成第二掺杂区5和第三掺杂区6后，同样进行步骤s105，并在填充第一凹槽11的同时，填充第二凹槽12(如图16所示)；然后进行步骤s106，形成如图4所示的终端结构。
122.综上所述，本技术技术方案提供的终端结构、制作方法以及功率器件，第三掺杂区6的注入深度大于场限环3的深度，相对于器件元胞区9构成了掺杂分布上的纵向台阶效果，提高了器件的耐压能力，并减少了终端结构所需的芯片面积。同时，本技术的终端结构对jte的浓度以及表面电荷不敏感。另外，本技术通过掩埋层102将主结扩展区2的高电场缓和的分布到整个终端的中间区域，即场限环3区域，或场限环3区域以及第三掺杂区6，使得多个区域共同分担雪崩击穿的能量，提高了终端结构的雪崩耐量，提高了终端结构的耐压能力，进一步提高功率器件的可靠性和稳定性。
123.本说明书中各个实施例采用递进、或并列、或递进和并列结合的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即
可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
124.需要说明的是，在本技术的描述中，需要理解的是，术语“上”、“下”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。当一个组件被认为是“连接”另一个组件，它可以是直接连接到另一个组件或者可能同时存在居中设置的组件。
125.还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
126.对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本技术。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本技术的精神或范围的情况下，在其它实施例中实现。因此，本技术将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。