控制器及半导体存储装置的操作方法以及存储系统与流程

1.本公开的各个实施方式涉及一种电子装置，更具体地涉及半导体存储装置、控制器以及具有该半导体存储装置和控制器的存储系统。


背景技术：

2.半导体存储装置可以具有二维(2d)结构，其中，在半导体基板上水平地布置着串。作为对二维半导体存储装置达到其物理缩放极限(即，集成度的极限)的反应，制造出包括竖直层叠在半导体基板上的多个存储单元的三维(3d)半导体存储装置。
3.控制器可以控制半导体存储装置的操作。


技术实现要素：

4.本公开的各种实施方式涉及具有改进的操作速度的半导体存储装置，并且涉及控制器以及具有该半导体存储装置和控制器的存储系统。
5.本公开的一个实施方式可以提供一种操作存储系统的控制器的方法，所述控制器控制包括多个存储块的半导体存储装置。所述方法包括以下步骤：感测所述存储系统的通电状态；以及基于感测到所述存储系统处于所述通电状态，使用扫描读取电压对所述多个存储块进行擦除块扫描操作。所述多个存储块中的每个存储单元均可以储存至少两位数据。所述扫描读取电压可以使得所述存储单元的擦除状态和编程状态能够相互区分
6.在一个实施方式中，使用扫描读取电压对所述多个存储块进行擦除块扫描操作的步骤可以包括以下步骤：从所述多个存储块中选择尚未进行所述擦除块扫描操作的存储块；控制所述半导体存储装置，以便使用所述扫描读取电压对被选存储块进行单层单元(slc)读取操作；以及基于所述(slc)读取操作的结果，更新被选存储块的块状态。
7.在一个实施方式中，控制所述半导体存储装置，以便使用所述扫描读取电压对被选存储块进行所述slc读取操作的步骤可以包括以下步骤：控制所述半导体存储装置，以便使用所述扫描读取电压依次读取储存在被选存储块中的多个页中的数据；以及分析所读取的数据。
8.在一个实施方式中，所述方法还可以包括以下步骤：响应于表示被选存储块中的所有页都是编程页的分析结果，将被选存储块确定为编程块。
9.在一个实施方式中，所述方法还可以包括以下步骤：响应于表示被选存储块中的所有页是都擦除页的分析结果，将被选存储块确定为擦除块。
10.在一个实施方式中，所述方法还可以包括以下步骤：响应于被选存储块中包括编程页和擦除页两者的分析结果，将被选块确定为开放块。
11.本公开的一个实施方式可以提供一种操作包括多个存储块的半导体存储装置的方法，所述多个存储块中的每一者均包括多个存储单元，每个存储单元均储存至少两位数据。操作半导体存储装置的所述方法可以包括以下步骤：从控制器接收读取命令；检查所接收的读取命令的类型；以及通过基于所述读取命令的类型选择性地使用扫描读取电压或者
正常读取电压集来对与所述读取命令对应的页进行数据读取操作。
12.在一个实施方式中，所述方法还可以包括以下步骤：将所读取的数据传输到所述控制器。
13.在一个实施方式中，通过基于所述读取命令的类型选择性地使用扫描读取电压或正常读取电压集来对与所述读取命令对应的页进行数据读取操作的步骤包括以下步骤：响应于表示所述读取命令的类型是单层单元(slc)读取命令的确定，使用所述扫描读取电压从与所述读取命令对应的页读取数据。
14.在一个实施方式中，所述扫描读取电压可以使得所述存储单元的擦除状态和至少一个编程状态能够相互区分。
15.在一个实施方式中，通过基于所述读取命令的类型选择性地使用扫描读取电压或正常读取电压集来对与所述读取命令对应的页进行数据读取操作的步骤可以包括以下步骤：响应于表示所述读取命令的类型为正常读取命令的确定，使用所述正常读取电压集从与所述读取命令对应的页读取数据。
16.在一个实施方式中，所述多个存储单元中的每一者均可以储存两位数据，并且所述正常读取电压集可以是用于读取储存在被选页中的最低有效位(lsb)页数据的第一读取电压集和用于读取存储在被选页中的最高有效位(msb)页数据的第二读取电压集中的至少一者。
17.在一个实施方式中，所述多个存储单元中的每一者均可以储存三位数据，并且所述正常读取电压集是用于读取储存在被选页中的最低有效位(lsb)页数据的第一读取电压集、用于读取储存在被选页中的中央有效位(csb)页数据的第二读取电压集以及用于读取储存在被选页中的最高有效位(msb)页数据的第三读取电压集中的至少一者。
18.本公开的实施方式可以提供一种存储系统。所述存储系统可以包括：半导体存储装置和控制器。所述半导体存储装置可以包括多个存储块，每个存储块均包括多个存储单元，每个存储单元均存储至少两位数据。所述控制器可以配置成控制所述半导体存储装置的操作。所述控制器可以配置成控制所述半导体存储装置，以便响应于所述存储系统的通电状态的感测，通过使用扫描读取电压来对所述多个存储块进行擦除块扫描操作，所述扫描读取电压使得所述存储单元中的每一者的擦除状态和编程状态能够相互区分。
19.在一个实施方式中，所述控制器可以控制所述半导体存储装置，以便通过向所述半导体存储装置传输与正常读取命令不同的单层单元(slc)读取命令来进行所述擦除块扫描操作。
20.在一个实施方式中，所述控制器可以从所述多个存储块中选择尚未进行所述擦除块扫描操作的存储块，依次生成对应于被选存储块中的多个页的多个slc读取命令，并将所述slc读取命令传输到所述半导体存储装置。
21.在一个实施方式中，所述控制器可以基于响应于针对被选存储块的所述多个slc读取命令而接收到的读取数据更新被选存储块的块状态。
22.在一个实施方式中，响应于所述slc读取命令，所述半导体存储装置可以使用所述扫描读取电压从与所述slc读取命令对应的页读取数据。
23.本公开的一个实施方式可以提供一种包括存储装置和控制器的存储系统。所述存储装置可以包括多个存储块。所述控制器可以配置成：感测所述存储系统的通电状态，响应
于感测到的所述存储系统的所述通电状态，在所述多个存储块中选择存储块，并且控制所述存储装置以使用扫描读取电压对被选存储块进行扫描读取操作，以区分擦除状态和编程状态，并且基于所述扫描读取操作确定被选存储块是开放存储块、擦除存储块还是编程存储块。
附图说明
24.图1是示出具有控制器和半导体存储装置的存储系统的框图。
25.图2是示出图1的半导体存储装置的一个实施方式的框图。
26.图3是示出图2的存储单元阵列的一个实施方式的框图。
27.图4是示出图3的存储块blk1至blkz中的任一个存储块blka的电路图。
28.图5是示出图3的存储块blk1至blkz中的任一个存储块blkb的实施方式的电路图。
29.图6是示出图2的存储单元阵列中的存储块blk1至blkz中的任一个存储块blkc的实施方式的电路图。
30.图7是示出三层单元(tlc)的阈值电压分布的曲线图。
31.图8是示出根据本公开的一个实施方式的存储系统的框图。
32.图9a和图9b示出了包括处于编程状态的存储单元的单元串和包括处于擦除状态的存储单元的单元串。
33.图10是用于解释流经包括处于编程状态的存储单元的单元串和包括处于擦除状态的存储单元的单元串的单元电流的图。
34.图11是示出使用lsb读取操作的擦除块扫描操作的时序图。
35.图12是用于解释根据本公开的一个实施方式的擦除块扫描操作中使用的slc读取操作的图。
36.图13是用于解释进行根据本公开的一个实施方式的slc读取操作时流经单元串的单元电流的图。
37.图14是示出使用根据本公开的一个实施方式的slc读取操作的擦除块扫描操作的时序图。
38.图15是示出根据本公开的一个实施方式的控制器的操作方法的流程图。
39.图16是示出图15的操作s200的一个实施方式的流程图。
40.图17是示出图16的操作s230的一个实施方式的流程图。
41.图18a至图18c是示出处于擦除状态、编程状态和开放状态的存储块的图。
42.图19是示出根据本公开的一个实施方式的存储系统的框图。
43.图20是示出根据本公开的一个实施方式的半导体存储装置的操作方法的流程图。
44.图21是示出具有图2的半导体存储装置的存储系统的框图。
45.图22是示出图21的存储系统的示例性应用的框图。
46.图23是示出包括图22的存储系统的计算系统的框图。
具体实施方式
47.本文中提供了具体的结构和功能描述，以描述本公开的实施方式。然而，本发明可以以各种形式和方式实施，因此不应被解释为限于所公开的实施方式。
48.图1是示出具有控制器和半导体存储装置的存储系统1000的框图。
49.参考图1，存储系统1000可以包括半导体存储装置100和控制器200。此外，存储系统1000与主机300通信。此外，控制器200通过响应于从主机300接收到的请求而传输命令cmd来控制半导体存储装置100的整体操作。而且，控制器200将对应于相应命令cmd的数据data传输到半导体存储装置100，或者从半导体存储装置100接收数据data。当从主机300接收到编程请求和编程数据时，控制器200将对应于编程请求和编程数据的编程命令传输到半导体存储装置100。当从主机300接收到读取请求时，控制器200将对应于读取请求的读取命令传输到半导体存储装置100。此后，半导体存储装置100将对应于读取命令的读取数据传输到控制器200。
50.当存储系统1000从关闭状态切换到开启状态时，可以进行启动存储系统1000的操作。存储系统1000的启动操作可以包括扫描半导体存储装置100中的多个存储块，以确定相应存储块的当前扫描状态，并将扫描状态储存在控制器200中的存储器中。例如，半导体存储装置100中的多个存储块可以处于擦除状态、编程状态和开放状态中的任一种状态。当某一存储块中的任何一个物理页中没有储存任何数据，并且对应的存储块中的所有单元都处于擦除状态时，对应的存储块处于擦除状态。当某一存储块中的所有物理页中都储存有数据时，对应的存储块处于编程状态。当某一存储块中的部分物理页而非全部物理页中储存有数据时，对应的存储块处于开放状态。可以通过依次读取储存在存储块中的页中的数据来确定对应的存储块的状态。为此，控制器200可以生成多个读取命令，用于从存储块中的页读取数据，并将读取命令传输到半导体存储装置100。半导体存储装置100可以进行与每个接收到的读取命令相对应的读取操作，并将作为读取操作结果的读取数据传输到控制器200。
51.图2是示出图1的半导体存储装置100的一个实施方式的框图。
52.参考图2，半导体存储装置100可包括存储单元阵列110、地址解码器120、读写电路130、控制逻辑140以及电压发生器150。
53.存储单元阵列110可以包括多个存储块blk1至blkz。存储块blk1至blkz可以借助字线wl联接到地址解码器120。存储块blk1至blkz可以借助位线bl1至blm联接到读写电路130。存储块blk1至blkz中的每一者均可以包括多个存储单元。在一个实施方式中，多个存储单元可以是非易失性存储单元，并且可以实施为具有竖直沟道结构的非易失性存储单元。在一个实施方式中，存储单元阵列110可以实施为具有二维(2d)结构的存储单元阵列。在另一个实施方式中，存储单元阵列110可以实施为具有三维(3d)结构的存储单元阵列。存储单元阵列中的每个存储单元均可以储存至少一位数据。在一个实施方式中，存储单元阵列110中的每个存储单元均可以是储存一位数据的单层单元(slc)。在一个实施方式中，存储单元阵列110中的每个存储单元均可以是储存两位数据的多层单元(mlc)。在一个实施方式中，存储单元阵列110中的每个存储单元均可以是储存三位数据的三层单元(tlc)。在一个实施方式中，存储单元阵列110中的每个存储单元均可以是储存四位数据的四层单元(qlc)。在各个实施方式中，存储单元阵列110可以包括多个存储单元，每个存储单元均储存5位或更多位数据。
54.地址解码器120、读写电路130以及电压发生器150共同操作为用于驱动存储单元阵列110的外围电路。这里，外围电路在控制逻辑140的控制下操作。地址解码器120借助字
线wl联接到存储单元阵列110。地址解码器120可以在控制逻辑140的控制下操作。地址解码器120可以借助设置在半导体存储装置100中的输入/输出缓冲器(未图示)接收地址。
55.地址解码器120可以对接收到的地址中的块地址进行解码。地址解码器120基于解码的块地址选择至少一个存储块。当在读取操作期间进行读取电压施加操作时，地址解码器120可以将由电压发生器150产生的读取电压vread施加于被选存储块的被选字线，并且可以将通过电压vpass施加到其余的未选字线。在编程验证操作期间，地址解码器120可以将由电压发生器150产生的验证电压施加到被选存储块的被选字行，并且可以将通过电压vpass施加到其余的未选字线。
56.地址解码器120可以对接收到的地址中的列地址进行解码。地址解码器120可以将解码的列地址传送到读写电路130。
57.半导体存储装置100的读取操作和编程操作均基于页进行。响应于读取操作和编程操作请求而接收的地址可以包括块地址、行地址和列地址。地址解码器120可以根据块地址和行地址选择一个存储块和一条字线。列地址可以由地址解码器120解码，然后可以提供给读写电路130。联接到一条字线的多个存储单元可以形成一个物理页。当半导体存储装置100中的多个存储单元中的每一者均是储存一个位的单层单元(slc)时，一个物理页中可以储存一条逻辑页数据。当半导体存储装置100中的多个存储单元中的每一者均是储存两个位的多层单元(mlc)时，一个物理页中可以储存两条逻辑页数据，例如，最高有效位(msb)页数据和最低有效位(lsb)页数据。当半导体存储装置100中的多个存储单元中的每一者均是储存三个位的三层单元(tlc)时，一个物理页中可以储存三条逻辑页数据，例如，msb页数据、中央有效位(csb)页数据和lsb页数据。当半导体存储装置100中的多个存储单元中的每一者均是储存四个位的四层单元(qlc)时，一个物理页中可以储存四条逻辑页数据，例如，msb页数据、高中央有效位(hcsb)页数据、低中央有效位(lcsb)页数据和lsb页数据。
58.地址解码器120可以包括块解码器、行解码器、列解码器、地址缓冲器等。
59.读写电路130包括多个页缓冲器pb1至pbm。读写电路130可以在存储单元阵列110的读取操作期间操作成“读取电路”，并在其写入操作期间操作成“写入电路”。多个页缓冲器pb1至pbm可以借助位线bl1至blm联接到存储单元阵列110。在读取或编程验证操作期间，为了感测存储单元的阈值电压，页缓冲器pb1至pbm可以向联接到存储单元的位线连续供应感测电流，同时每个页缓冲器pb1至pbm借助感测节点根据相应存储单元的编程状态感测流动电流量的变化并将其锁存为感测数据。读写电路130响应于从控制逻辑140输出的页缓冲器控制信号而操作。
60.在读取操作期间，读写电路130可以感测储存在存储单元中的数据并暂时储存读取的数据，然后可以将数据data输出到半导体存储装置100的输入/输出缓冲器(未图示)。在一个实施方式中，读写电路130可以包括列选择电路或类似的电路以及页缓冲器(或页寄存器)。
61.控制逻辑140联接到地址解码器120、读写电路130和电压发生器150。控制逻辑140可以借助半导体存储装置100的输入/输出缓冲器(未图示)接收命令cmd和控制信号ctrl。控制逻辑140可以响应于控制信号ctrl来控制半导体存储装置100的整体操作。而且，控制逻辑140可以输出控制信号，用于控制多个页缓冲器pb1至pbm的感测节点的预充电电位电平。控制逻辑140可以控制读写电路130进行存储单元阵列110的读取操作。控制逻辑140可
以控制电压发生器150，以便产生用于存储单元阵列110的编程操作的各种电压。而且，控制逻辑140可以控制地址解码器120，以使由电压发生器150产生的电压借助全局线传输到作为操作目标的存储块的本地线。控制逻辑140可以控制读写电路130，以便在读取操作期间，读写电路130借助位线bl1至blm从存储块的被选页读取数据，并将读取的数据储存在页缓冲器pb1至pbm中。此外，控制逻辑140可以控制读写电路130，以便在编程操作期间，读写电路130将储存在页缓冲器pb1至pbm中的数据编程到被选页。
62.电压发生器150可以响应于从控制逻辑140输出的控制信号而产生用于读取操作的读取电压vread和通过电压vpass。电压发生器150可以包括多个泵送电容器，用于接收内部电源电压以产生具有各种电压电平的多个电压，并且可以在控制逻辑140的控制下通过选择性地启用多个泵送电容器来产生多个电压。
63.地址解码器120、读写电路130和电压发生器150(统称为外围电路)可以对存储单元阵列110进行读取操作、写入操作和擦除操作。外围电路可以在控制逻辑140的控制下对存储单元阵列110进行读取操作、写入操作和擦除操作。
64.图3是示出图2的存储单元阵列110的一个实施方式的框图。
65.参考图3，存储单元阵列110可以包括多个存储块blk1至blkz。每个存储块均可以具有三维(3d)结构。每个存储块均包括层叠在基板上的多个存储单元。这些存储单元沿着正x( x)方向、正y( y)方向和正z( z)方向布置。下面参考图4和图5详细描述每个存储块的结构。
66.图4是示出图3的存储块blk1至blkz的任一个存储块blka的电路图。
67.参考图4，存储块blka包括多个单元串cs11至cs1m和cs21至cs2m。在一个实施方式中，单元串cs11至cs1m和cs21至cs2m中的每一者均可以形成为“u”形。在存储块blka中，m个单元串沿行方向(即正( )x方向)布置。在图4中，两个单元串被示出为在列方向(即，正( )y方向)上布置。然而，此图示是为了清楚起见而作出的；可以在列方向上布置三个或更多的单元串。
68.多个单元串cs11至cs1m和cs21至cs2m中的每一者均包括至少一个源极选择晶体管sst、第一存储单元mc1至第n存储单元mcn、管式晶体管pt和至少一个漏极选择晶体管dst。
69.选择晶体管sst和dst以及存储单元mc1至mcn可以分别具有类似的结构。在一个实施方式中，选择晶体管sst和dst与存储单元mc1至mcn中的每一者均可以包括沟道层、隧道绝缘层、电荷储存层和阻断绝缘层。在一个实施方式中，也可向每个单元串提供用于提供沟道层的柱。在一个实施方式中，可以向每个单元串提供用于提供沟道层、隧道绝缘层、电荷储存层和阻断绝缘层中的至少一者的柱。
70.每个单元串的源极选择晶体管sst连接在公共源极线csl和存储单元mc1至mcp之间。
71.在一个实施方式中，布置在同一行中的单元串的源极选择晶体管与沿行方向延伸的源极选择线联接，并且布置在不同行中的单元串的源极选择晶体管与不同的源极选择线联接。在图4中，第一行中的单元串cs11至cs1m的源极选择晶体管联接到第一源极选择线ssl1。第二行中的单元串cs21至cs2m的源极选择晶体管联接到第二源极选择线ssl2。
72.在一个实施方式中，单元串cs11至cs1m和cs21至cs2m的源极选择晶体管可以共同
联接到单条源极选择线。
73.每个单元串中的第一存储单元mc1至第n存储单元mcn联接在源极选择晶体管sst和漏极选择晶体管dst之间。
74.第一存储单元mc1至第n存储单元mcn可以被划分成第一存储单元mc1至第p存储单元mcp以及第(p 1)存储单元mcp 1至第n存储单元mcn。第一存储单元mc1至第p存储单元mcp沿负(-)z方向依次布置，并且串联连接在源极选择晶体管sst和管式晶体管pt之间。第(p 1)存储单元mcp 1至第n存储单元mcn沿 z方向依次布置，并且串联连接在管式晶体管pt和漏极选择晶体管dst之间。第一存储单元mc1至第p存储单元mcp和第(p 1)存储单元mcp 1至第n存储单元mcn借助管式晶体管pt相互联接。每个单元串的第一存储单元mc1至第n存储单元mcn的栅极分别联接到第1字线wl1至第n字线wln。
75.每个单元串的管道晶体管pt的栅极与管线pl联接。
76.每个单元串的漏极选择晶体管dst连接在相应的位线和存储单元mcp 1至mcn之间。行方向上的单元串与沿行方向延伸的漏极选择线联接。第一行中的单元串cs11至cs1m的漏极选择晶体管联接到第一漏极选择线dsl1。第二行中的单元串cs21至cs2m的漏极选择晶体管与第二漏极选择线dsl2联接。
77.沿列方向布置的单元串联接到沿列方向延伸的位线。在图4中，第一列中的单元串cs11和cs21联接到第一位线bl1。第m列中的单元串cs1m和cs2m联接到第m位线blm。
78.联接到沿行方向布置的单元串中的同一字线的存储单元构成单个页。例如，联接到第一行中的单元串cs11至cs1m中的第一字线wl1的存储单元构成单个页。联接到第二行中的单元串cs21至cs2m中的第一字线wl1的存储单元构成单个附加页。可以通过选择漏极选择线dsl1和dsl2中的任一者来选择沿单个行方向布置的单元串。可以通过选择字线wl1至wln中的任一者从被选单元串中选择单个页。
79.在一个实施方式中，可以提供偶数位线和奇数位线代替第一位线bl1至第m位线blm。此外，沿行方向布置的单元串cs11至cs1m或cs21至cs2m中的偶数单元串可以分别与偶数位线联接，并且沿行方向布置的单元串cs11至cs1m或cs21至cs2m中的奇数单元串可以分别与奇数位线联接。
80.在一个实施方式中，第一存储单元mc1至第n存储单元mcn中的一个或多个存储单元可以用作虚拟存储单元。例如，提供一个或多个虚拟存储单元以减少源极选择晶体管sst和存储单元mc1至mcp之间的电场。另选地，提供一个或多个虚拟存储单元以减少漏极选择晶体管dst和存储单元mcp 1至mcn之间的电场。提供越多虚拟存储单元，存储块blka的操作可靠性得到提高，但是存储块blka的尺寸增大。提供越少存储单元，存储块blka的尺寸减小，但是存储块blka的操作可靠性可能变差。
81.为了有效地控制所述一个或多个虚拟存储单元，每个虚拟存储单元均可以具有所需的阈值电压。在进行存储块blka的擦除操作之前或之后，可以对所有或部分虚拟存储单元进行编程操作。当在进行了编程操作之后进行擦除操作时，虚拟存储单元的阈值电压控制施加到与各虚拟存储单元联接的虚拟字线的电压，因此虚拟存储单元可以具有所需的阈值电压。
82.图5是示出图3的存储块blk1至blkz的任一个存储块blkb的实施方式的电路图。
83.参考图5，存储块blkb包括多个单元串cs11'至cs1m'和cs21'至cs2m'。多个单元串
cs11'至cs1m'和cs21'至cs2m'中的每一者均沿正z( z)方向延伸。单元串cs11'至cs1m'和cs21'至cs2m'中的每一者均包括至少一个源极选择晶体管sst、第一存储单元mc1至第n存储单元mcn以及至少一个漏选择晶体管dst，它们层叠在存储块blkb下方的基板(未图示)上。
84.每个单元串的源极选择晶体管sst连接在公共源极线csl和存储单元mc1至mcn之间。布置在同一行中的单元串的源极选择晶体管联接到同一源极选择线。布置在第一行中的单元串cs11'至cs1m'的源极选择晶体管联接到第一源极选择线ssl1。布置在第二行中的单元串cs21'至cs2m'的源极选择晶体管联接到第二源极选择线ssl2。在一个实施方式中，单元串cs11'至cs1m'和cs21'至cs2m'的源极选择晶体管可以共同联接到单个源极选择线。
85.每个单元串中的第一存储单元mc1至第n存储单元mcn串联连接在源极选择晶体管sst和漏选择晶体管dst之间。第一存储单元mc1至第n存储单元mcn的栅极分别联接到第一字线wl1至第n字线wln。
86.每个单元串的漏极选择晶体管dst连接在相应的位线和存储单元mc1至mcn之间。沿行方向布置的单元串的漏极选择晶体管联接到沿行方向延伸的漏极选择线。第一行中的单元串cs11'至cs1m'的漏极选择晶体管联接到第一漏极选择线dsl1。第二行中的单元串cs21'至cs2m'的漏极选择晶体管联接到第二漏极选择线dsl2。
87.因此，图5的存储块blkb具有类似于图4的存储块blka的等效电路，只是每个单元串中不包括管式晶体管pt。
88.在一个实施方式中，可以提供偶数位线和奇数位线代替第一位线bl1至第m位线blm。此外，沿行方向布置的单元串cs11'至cs1m'或cs21'至cs2m'中的偶数单元串可以分别与偶数位线联接，并且沿行方向布置的单元串cs11'至cs1m'或cs21'至cs2m'中的奇数单元串可以分别与奇数位线联接。
89.在一个实施方式中，第一存储单元mc1至第n存储单元mcn中的一个或多个可以用作虚拟存储单元。例如，提供一个或多个虚拟存储单元以减少源极选择晶体管sst和存储单元mc1至mcn之间的电场。另选地，提供一个或多个虚拟存储单元以减少漏极选择晶体管dst与存储单元mc1至mcn之间的电场。提供越多虚拟存储单元，存储块blkb的操作可靠性得到提高，但是存储块blkb的尺寸增大。提供越少存储单元，存储块blkb的尺寸减小，但是存储块blkb的操作可靠性可能变差。
90.为了有效地控制所述一个或多个虚拟存储单元，每个虚拟存储单元均可以具有所需的阈值电压。在进行存储块blkb的擦除操作之前或之后，可以对所有或部分虚拟存储单元进行编程操作。当在进行了编程操作之后进行擦除操作时，虚拟存储单元的阈值电压控制施加到与相应虚拟存储单元联接的虚拟字线的电压，因此虚拟存储单元可以具有所需的阈值电压。
91.图6是示出图2的存储单元阵列110中的存储块blk1至blkz中的任一个存储块blkc的实施方式的电路图。
92.参考图6，存储块blkc包括多个单元串cs1至csm。多个单元串cs1至csm可以分别联接到多条位线bl1至blm。每个单元串cs1至csm均包括至少一个源极选择晶体管sst、第一存储单元mc1至第n存储单元mcn以及至少一个漏选择晶体管dst。
93.选择晶体管sst和dst与存储单元mc1至mcn可以具有类似的结构。在一个实施方式
中，选择晶体管sst和dst以及存储单元mc1至mcn中的每一者均可以包括沟道层、隧道绝缘层、电荷储存层和阻断绝缘层。在一个实施方式中，可以在每个单元串中提供用于提供沟道层的柱。在一个实施方式中，可在每个单元串中提供用于提供沟道层、隧道绝缘层、电荷储存层和阻断绝缘层中的至少一者的柱。
94.每个单元串的源极选择晶体管sst联接在公共源极线csl和存储单元mc1至mcn之间。
95.每个单元串中的第一存储单元mc1至第n存储单元mcn联接在源极选择晶体管sst和漏极选择晶体管dst之间。
96.每个单元串的漏极选择晶体管dst联接在相应的位线和存储单元mc1至mcn之间。
97.联接到同一字线的存储单元可以构成单个页。可以通过选择漏极选择线dsl来选择单元串cs1至csm。可以通过选择字线wl1至wln中的任一条字线而从被选单元串中选择一个页。
98.在其它实施方式中，可以提供偶数位线和奇数位线来代替第一位线bl1至第m位线blm。在单元串cs1至csm中，偶数单元串可以分别与偶数位线联接，并且奇数单元串可以分别与奇数位线联接。
99.如图3至图5中所示，半导体存储装置100的存储单元阵列110可以实施为具有3d结构的存储单元阵列。此外，如图6中所示，半导体存储装置100的存储单元阵列110可以实施为具有2d结构的存储单元阵列。
100.图7是示出三层单元(tlc)的阈值电压分布的曲线图。参考图7，示出了tlc的阈值电压分布和用于读取阈值电压分布的读取电平r1至r7。在图7中，描绘了分别对应于擦除状态e以及第一编程状态p1至第七编程状态p7的多条位数据。所示的具体逻辑代码是示例性的；指定每个状态的具体位集可能与图7中所示的不同。
101.参考图7，以msb-csb-lsb的顺序储存位“1 1 1”的存储单元被维持在擦除状态e。储存位“1 1 0”的存储单元被编程到第一编程状态p1。这样，储存位“0 1 0”、“0 0 0”、“1 0 0”、“1 0 1”、“0 0 1”和“0 1 1”的存储单元被编程到第二编程状态p2至第七编程状态p7中的任一者。为了区分相应存储单元的阈值电压状态，可以使用第一读取电平r1至第七读取电平r7。
102.参考图7，为了从msb页读取数据，应在第二读取电平2、第四读取电平4和第六读取电平6处感测存储单元的阈值电压。为了从csb页读取数据，应在第三读取电平3和第七读取电平7处感测存储单元的阈值电压。为了从lsb页读取数据，应在第一读取电平r1和第五读取电平r5处感测存储单元的阈值电压。
103.为了确定被选物理页中的所有存储单元是否处于擦除状态e，可以进行lsb读取操作作为实施方式。例如，当作为使用第一读取电平r1和第五读取电平r5进行lsb读取操作的结果，读取lsb页数据中的所有位均为“1”时，可以确定相应的物理页为擦除页(即，处于擦除状态的页)。当作为使用第一读取电平r1和第五读取电平r5进行lsb读取操作的结果，读取lsb页数据中“0”位和“1”位共存时，可以确定相应的物理页为编程页(即处于编程状态的页)。
104.图8是示出根据本公开的一个实施方式的存储系统1001的框图。参考图8，存储系统1001可以包括第一半导体存储装置101至第四半导体存储装置104以及控制器201。第一
半导体存储装置101至第四半导体存储装置104中的每一者均可以以类似于图2中的半导体存储装置100的方式构造。第一半导体存储装置101至第四半导体存储装置104可以借助一个或多个沟道联接到控制器201。虽然在图8中第一半导体存储装置101至第四半导体存储装置104被示出为借助一个沟道联接到控制器201，但第一半导体存储装置101至第四半导体存储装置104可以另选地借助2至4个沟道联接到控制器201。在一些实施方式中，控制器201可以包括块状态表211。块状态表211可以指示第一半导体存储装置101至第四半导体存储装置104中的每一者中的多个存储块的状态。块状态表211可以储存在控制器201中的易失性存储器(例如，静态随机存取存储器(sram)或动态随机存取存储器(dram))中。当存储系统1001启动时，控制器201可以扫描第一半导体存储装置101至第四半导体存储装置104中的多个存储块的电流，以确定相应存储块的状态，可以根据所扫描的状态构造块状态表211，然后可以将块状态表211储存在控制器201中的存储器(例如sram或dram)中。
105.图9a和图9b示出了包括处于编程状态的存储单元的单元串和包括处于擦除状态的存储单元的单元串。图10是用于解释流经包括处于编程状态的存储单元的单元串和包括处于擦除状态的存储单元的单元串的单元电流的图。参考图9a，示出了编程存储块中的单元串。编程存储块中的单元串包括多个编程存储单元。当对被选字线施加读取电压，并且对未选字线施加读取通过电压时，流经编程存储单元的单元电流icell可以具有相对较低的值。参考图9b，示出了擦除的存储块中的单元串。擦除的存储块中的单元串处于所有存储单元已被擦除的状态。当对被选字线施加读取电压，并对未选字线施加读取通过电压时，因为处于擦除状态的存储单元的阈值电压具有相对较低的值，并且读取通过电压或读取电压具有相对较高的值，所以流经包括处于擦除状态的存储单元的单元串的单元电流icell可以具有相对较高的值。
106.因此，如图10中所示，对所有单元都被擦除的单元串进行的读取操作所引起的单元电流icell大于对所有单元都被编程的单元串进行的读取操作所引起的电流。也就是说，在启动存储系统1001的操作期间，当对处于擦除状态的存储块进行读取操作时发生的电流消耗比对处于编程状态的存储块进行读取操作时发生的电流消耗大。如图8中所示，当存储系统1001包括多个存储块101至104，并且同时对多个存储块101至104中的多个存储块进行擦除块扫描操作时，可能发生高峰值电流。
107.图11是示出使用lsb读取操作的擦除块扫描操作的时序图。在图11中，第一芯片chip1至第四芯片chip4可以分别对应于图8的第一半导体存储装置101至第四半导体存储装置104。
108.参考图11，在擦除块扫描操作期间，可以进行lsb读取操作(即，最低有效位(lsb)页上的读取操作)。如上面参考图7所述，lsb读取操作可以使用第一读取电平1和第五读取电平5。当使用lsb读取操作执行擦除块扫描操作时，每个芯片消耗的最大电流例如可以是200ma。当存储系统1001的设计中允许的最大电流为400ma时，无法对第一芯片chip1至第四芯片chip4同时进行擦除块扫描操作。在一个实施方式中，如图11中所示，可以在t0至t1时段内对第一芯片chip1和第二芯片chip2进行擦除块扫描操作，并且可以在t2至t3时段内对第三芯片chip3和第四芯片chip4进行擦除块扫描操作。通过该操作，存储系统1001的内部消耗电流icc可被限制为最大400ma。
109.如图11中所示，当lsb读取操作用于擦除块扫描操作中时，对每个芯片的擦除块扫
描操作所使用的最大电流具有相对较高的值。因此，为了满足存储系统1001的许可最大电流极限，可在两个时间间隔或时间段内对多个芯片进行擦除块扫描操作。在这种情况下，进行擦除块扫描操作所需的时间增加，这成为导致存储系统1001的操作性能恶化的因素。
110.根据本公开的一个实施方式，擦除块扫描操作中的读取操作可以与正常的读取操作不同地构造。更详细地，在擦除块扫描操作期间，使用slc读取操作。用于擦除块扫描操作的slc读取操作使用读取电平。用于擦除块扫描操作的slc读取操作中所用的读取电平与用于正常读取操作的slc读取操作中所用的读取电平相比较低。因此，可以减少对擦除块进行的读取操作中使用的电流，从而可以减小每个半导体存储装置的擦除块扫描操作所消耗的最大电流。因此，可以增加能够同时进行擦除块扫描操作的半导体存储装置的数量，在这种情况下，可以减少进行擦除块扫描操作所需的时间。因此，可以提高存储系统1001的操作性能。
111.图12是用于解释根据本公开的一个实施方式的擦除块扫描操作中使用的slc读取操作的图。图13是用于解释进行根据本公开的一个实施方式的slc读取操作时流经单元串的单元电流的图。参考图12，类似于图7，示出了三层单元(tlc)的阈值电压分布的曲线图。根据本公开的一个实施方式，甚至可以在包括三层单元的半导体存储装置的擦除块扫描操作中使用slc读取操作。对于该操作，使用slc读取电平r
slc
对被选存储块进行读取操作，以区分处于擦除状态e的存储单元和处于第一编程状态p1至第七编程状态p7的存储单元。如图12中所示，slc读取电平r
slc
是相对较小的值，因此流经包括处于擦除状态的存储单元的单元串的单元电流icell可以相对较低。因此，如图13中所示，对所有单元都被编程的单元串进行的读取操作所引起的单元电流icell与对所有单元都被擦除的单元串进行的读取操作所引起的单元电流icell之间的差异不大。也就是说，在启动存储系统1001的操作期间对处于擦除状态的存储块进行读取操作时所消耗的电流可以相对于对被编程单元进行读取操作时的单元电流降低。
112.虽然已经参考图12描述了对包括三层单元(tlc)的存储块进行的slc读取操作，但本公开不限于此。例如，基于slc读取操作，甚至可以对包括多层单元(mlc)、四层单元(qlc)或用于储存5位或更多位数据的存储单元的存储块进行擦除块扫描操作。
113.图14是示出使用根据本公开的一个实施方式的slc读取操作的擦除块扫描操作的时序图。在图14中，第一芯片chip1至第四芯片chip4可以分别对应于图8的第一半导体存储装置101至第四半导体存储装置104。
114.参考图14，根据本公开的一个实施方式，slc读取操作可以用于擦除块扫描操作中。如以上参考图12所述，slc读取操作可以使用slc读取电平r
slc
。当使用slc读取操作进行擦除块扫描操作时，擦除块所消耗的电流可以减小。因此，在slc读取操作期间，由每个芯片消耗的最大电流可以是例如100ma。当存储系统1001的设计中允许的最大电流为400ma时，可以同时对第一四芯片chip1至第四芯片chip4进行擦除块扫描操作。在一个实施方式中，如图14中所示，在从t4到t5的时段内，可以对第一芯片chip1至第四芯片chip4进行擦除块扫描操作。通过该操作，用于在启动操作期间进行擦除块扫描操作的从t4到t5的时段可以被最小化，同时存储系统1001的内部消耗电流icc被限制为最大400ma或更少。因此，可以减少进行擦除块扫描操作所需的时间，从而可以提高存储系统1001的操作性能。
115.图15是示出根据本公开的一个实施方式的控制器的操作方法的流程图。参考图
15，控制器可以进行感测存储系统1001的通电状态的操作s100。此外，控制器可以进行使用扫描读取电压对半导体存储装置中的多个存储块进行擦除块扫描操作的操作s200。当存储系统从关断状态切换到导通状态时，控制器可以感测到存储系统已经通电。响应于该感测，控制器可以开始启动存储系统的操作。
116.在启动存储系统的操作期间，控制器可以在操作s200处使用扫描读取电压对半导体存储装置中的多个存储块进行擦除块扫描操作。扫描读取电压可以与图12中示出的slc读取电平r
slc
基本相同。在一个实施方式中，扫描读取电压可以是用于区分存储单元的擦除状态e和其余状态(即，编程状态p1至p7)的读取电平。下面参考图16描述操作s200的详细实施方式。
117.图16是示出图15的操作s200的一个实施方式的流程图。
118.参考图16，图15的操作s200可以包括操作s210至s270。操作s210可以包括从尚未进行扫描操作的多个存储块中选择待基于slc读取方案进行读取操作的存储块。操作s230可以包括控制半导体存储装置，以便使用扫描读取电压对被选存储块进行slc读取操作。操作s250可包括基于slc读取操作的结果更新被选存储块的块状态。操作s270可以包括确定是否已完成所有块上的擦除块扫描。
119.在操作s210处，从半导体存储装置中的多个存储块中选择尚未进行擦除块扫描操作的存储块。在操作s230处，使用图12中示出的slc读取电平r
slc
对被选存储块进行slc读取操作。此外，在步骤s230处，可以确定被选存储块的块状态。在操作s250处，基于slc读取操作的结果更新被选存储块的块状态。详细地，在操作s250处，可以更新图8中的块状态表211。当在操作s270处确定已经完成了所有存储块上的擦除块扫描操作时(s270，是)，终止操作s200。当在操作s270处确定尚未完成所有存储块上的擦除块扫描操作时(s270，否)，该处理返回到从半导体存储装置中的多个存储块中选择尚未进行擦除块扫描操作的存储块的操作s210，之后重复操作s230至s250。
120.图17是示出图16的操作s230的一个实施方式的流程图。图18a至图18c是示出处于擦除状态、编程状态和开放状态的存储块的图。下面，参考图17以及图18a至图18c描述图16的操作s230的一个实施方式。
121.参考图17，在操作s231处依次读取储存在被选存储块中的页中的数据。由于存储块包括多个物理页，因此可以通过验证数据是否储存在多个物理页中来确定存储块的当前状态。
122.参考图18a至图18c，借助实施方式示出了包括16个物理页page1至page16的存储块。在图18a至图18c中，处于未储存数据的擦除状态的页由白色区域表示，而处于储存有数据的编程状态的页由影线区域表示。
123.参考图18a，存储块中的所有物理页都是擦除页，其中没有储存数据。这表示存储块中的所有存储单元都处于擦除状态e，如图12中的状态。因此，图18a中所示的存储块处于擦除状态。
124.参考图18b，存储块中的所有物理页都是编程页，其中储存有数据。这意味着存储块中的所有存储单元都均匀地分布在图12的擦除状态e和第一编程状态p1至第七编程状态p7中。因此，图18b中所示的存储块处于编程状态。
125.参考图18c，可以看出，在存储块的所有物理页中，第一页page1至第九页page9是
储存有数据的编程页，并且第十页page10至第十六页page16是没有储存数据的擦除页。这意味着对应的存储块是开放块，这表示至少一个页是可以储存数据的擦除页。
126.回到图17，在操作s231处，使用扫描读取电压对存储块中的物理页进行读取操作。当数据储存在物理页中时，作为使用扫描读取电压的读取操作的结果，0位和1位可以在读取数据中共存。在这种情况下，对应的物理页被确定为编程页。当物理页中没有储存数据时，作为使用扫描读取电压的读取操作的结果，只有“1”位可以包括在读取数据中。在这种情况下，对应的物理页被确定为擦除页。
127.在操作s233处，对读取数据进行分析，并基于分析结果进行相应的操作。当确定对应的存储块中的多个页全部为擦除页时，在操作s237处，确定被选存储块为擦除块。当确定对应的存储块中的多个页全部为编程页时，在操作s239处确定被选存储块为编程块。当确定对应的存储块中的多个页包括擦除页和编程页两者时，在操作s235处将被选存储块确定为开放块。
128.图19是示出根据本公开的一个实施方式的存储系统1003的框图。存储系统1003可以包括控制器203以及第一半导体存储装置101至第四半导体存储装置104。控制器203可以储存块状态表213。在存储系统1003的擦除块扫描操作期间，控制器203可以生成slc读取命令rcmd
slc
，然后将生成的命令传输到第一半导体存储装置101至第四半导体存储装置104。在存储系统1003的正常读取操作期间，控制器203可以生成正常读取命令rcmd
nrm
，然后将生成的命令传输到从第一半导体存储装置101至第四半导体存储装置104中选择的半导体存储装置。第一半导体存储装置101至第四半导体存储装置104中的每一者均可以根据已接收的读取命令的类型进行读取操作。例如，当第一半导体存储装置101至第四半导体存储装置104中的任一者接收slc读取命令rcmd
slc
时，已接收到slc读取命令rcmd
slc
的半导体存储装置可以使用扫描读取电压对被选物理页进行读取操作。在一个实施方式中，当第一半导体存储装置101至第四半导体存储装置104中的任一者接收正常读取命令rcmd
nrm
(例如lsb读取命令)时，接收到lsb读取命令的半导体存储装置可以使用图7中示出的第一读取电平r1和第五读取电平r5对被选物理页进行读取操作。下面参考图20描述根据本公开的一个实施方式的半导体存储装置的操作方法。
129.图20是示出根据本公开的一个实施方式的半导体存储装置的操作方法的流程图。
130.参考图20，半导体存储装置在操作s310处从控制器203接收读取命令。半导体存储装置在操作s330处检查所接收的读取命令的类型。这里，半导体存储装置可以是图19中示出的第一半导体存储装置101至第四半导体存储装置104中的任何一者。当接收到的读取命令是slc读取命令rcmd
slc
时，半导体存储装置在操作s350处使用扫描读取电压从对应于读取命令的物理页读取数据。此后，在操作s390处，读取数据传输到控制器。在这种情况下，读取数据可以用于识别对应的页是擦除页还是编程页，而不是已经从主机实际接收并储存在半导体存储装置中的用户数据。
131.当接收到的读取命令是正常读取命令rcmd
nrm
时，半导体存储装置在操作s370处使用正常读取电压集从与读取命令对应的物理页读取数据。正常读取电压集可以包括至少一个读取电平，用于响应读取命令从相应页读取数据。当半导体存储装置中的存储单元是tlc时，正常读取命令可以是lsb读取命令、csb读取命令和msb读取命令中的至少一者。
132.例如，当半导体存储装置从控制器接收lsb读取命令时，半导体存储装置在操作
s370处使用对应于用于读取lsb页数据的正常读取电压集的第一读取电平r1和第五读取电平r5进行读取操作。当半导体存储装置从控制器接收csb读取命令时，半导体存储装置在操作s370处使用对应于用于读取csb页数据的正常读取电压集的第三读取电平r3和第七读取电平r7进行读取操作。当半导体存储装置从控制器接收msb读取命令时，半导体存储装置在操作s370处使用对应于用于读取msb页数据的正常读取电压集的第二读取电平r2、第四读取电平r4和第六读取电平r6进行读取操作。在这种情况下，读取数据可以是实际从主机接收并储存在半导体存储装置中的用户数据。
133.此后，半导体存储装置在操作s390处将读取数据传输到控制器。
134.图21是示出包括图2的半导体存储装置100的存储系统1000的框图。
135.参考图21，存储系统1000可以包括半导体存储装置100和控制器1100。半导体存储装置100可以是参考图2所述的半导体存储装置。
136.控制器1100与主机(host)以及半导体存储装置100联接。控制器1100可以响应于来自主机的请求而访问半导体存储装置100。例如，控制器1100可以控制半导体存储装置100的读取、写入、擦除和后台操作。控制器1100可以提供半导体存储装置100和主机之间的接口。控制器1100可以运行用于控制半导体存储装置100的固件。
137.控制器1100包括随机存取存储器(ram)1110、处理器1120、主机接口1130、存储器接口1140和错误校正块1150。ram 1110用作处理器1120的工作存储器、半导体存储装置100和主机之间的缓存存储器以及半导体存储装置100和主机之间的缓冲存储器中的至少一者。处理器1120可以控制控制器1100的整体操作。此外，控制器1100可以在写入操作期间暂时储存从主机提供的编程数据。
138.主机接口1130包括用于在主机和控制器1100之间进行数据交换的协议。在一个实施方式中，控制器1100可以借助各种接口协议中的至少一者与主机通信，接口协议例如是通用串行总线(usb)协议、多媒体卡(mmc)协议、外围组件互连(pci)协议、pci-express(pci-e或pcie)协议、高级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机系统接口(scsi)协议、增强型小型磁盘接口(esdi)协议、电子集成驱动器(ide)协议和/或私有协议。
139.存储接口1140与半导体存储装置100对接。例如，存储接口可以包括nand接口或nor接口。
140.错误校正块1150可以使用错误校正码(ecc)检测并校正从半导体存储装置100接收的数据中的错误。在一个实施方式中，错误校正块可以提供成控制器1100的元件。
141.控制器1100和半导体存储装置100可以集成到单个半导体装置中。在一个实施方式中，控制器1100和半导体存储装置100可以集成到单个半导体装置中以形成存储卡，例如个人计算机存储卡国际协会(pcmcia)、紧凑型闪存卡(cf)、智能媒体卡(例如，sm或smc)、记忆棒、多媒体卡(例如，mmc、rs-mmc或mmcmicro)、安全数字(sd)卡(例如，sd、minisd、microsd或sdhc)或者通用闪存(ufs)。
142.在另一个实施方式中，控制器1100和半导体存储装置100可以集成到单个半导体装置中以形成固态驱动器(ssd)。ssd包括配置成在半导体存储器中储存数据的储存装置。当存储系统1000用作ssd时，可以显著提高与存储系统1000联接的主机的操作速度。
143.在一个实施方式中，存储系统1000可以提供成电子装置的各种元件之一，例如计
算机、超移动pc(umpc)、工作站、上网本、个人数字助理(pda)、便携式计算机、网络平板电脑、无线电话、移动电话、智能手机、电子书、便携式多媒体播放器(pmp)、游戏控制台、导航设备、黑匣子、数字相机、三维(3d)电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器、能够在无线环境中传输/接收信息的装置、形成家庭网络的各种电子装置之一、形成计算机网络的各种电子装置之一、形成远程信息处理网络的各种电子装置之一、射频识别(rfid)装置或形成计算系统的各种元件之一。
144.在一个实施方式中，半导体存储装置100或存储系统1000可以安装在各种类型的封装中。例如，半导体存储装置100或存储系统1000可以被封装和安装在诸如层叠封装(pop)、球栅阵列(bga)、芯片级封装(csp)、塑料引线芯片载体(plcc)、塑料双列直插式封装(pdip)、华夫包晶片、晶圆形式的晶片、板上芯片(cob)、陶瓷双列直插式封装(cerdip)、塑料公制四扁平包(mqfp)、薄型四扁平包(tqfp)、小外形集成电路封装(soic)、收缩小外形封装(ssop)、薄型小外形封装(tsop)、系统级封装(sip)、多芯片封装(mcp)、晶圆级制造封装(wfp)或晶圆级加工层叠封装(wsp)的类型中。
145.图22是示出图21的存储系统的应用实施方式的框图。
146.参考图22，存储系统2000可以包括半导体存储装置2100和控制器2200。半导体存储装置2100可以包括多个半导体存储芯片。半导体存储芯片被划分为多个(例如，k个)组。
147.在图22中，示出了k组分别借助第一沟道ch1至第k沟道chk与控制器2200通信。每个半导体存储芯片均可以以与参考图2所述的半导体存储装置100相同的方式构造和操作。
148.每个组均可以借助一个公共沟道与控制器2200通信。控制器2200可以具有与参考图21描述的控制器1100相同的构造，并且可以借助多个沟道ch1至chk控制半导体存储装置2100的多个存储芯片。
149.图23是示出包括参考图22描述的存储系统的计算系统3000的框图。
150.参考图23，计算系统3000包括中央处理单元(cpu)3100、随机存取存储器(ram)3200、用户界面3300、电源3400、系统总线3500和存储系统2000。
151.存储系统2000借助系统总线3500电联接至cpu 3100、ram 3200、用户界面3300和电源3400。借助用户界面3300提供的数据或由cpu 3100处理的数据可以储存在存储系统2000中。
152.在图23中，半导体存储装置2100被示出为借助控制器2200联接到系统总线3500。然而，半导体存储装置2100可以直接联接到系统总线3500。这里，控制器2200的功能可以由cpu 3100和ram 3200执行。
153.在图23中，示出了提供的参考图22描述的存储系统2000。然而，存储系统2000可以用参考图21描述的存储系统1000替换。在一个实施方式中，计算系统3000可以包括参考图21和图22描述的存储系统1000和2000两者。
154.本公开可以提供一种具有改进的操作速度的半导体存储装置，并且提供控制器以及操作该半导体存储装置和控制器的方法。
155.虽然已经结合各种实施方式示出并描述了本发明，但本领域技术人员将认识到，可以在本公开的精神和范围内对公开的任何实施方式进行各种变型。本发明包括落入权利要求范围内的所有此类变型。
156.相关申请的交叉引用
157.本技术要求2020年9月16日在韩国知识产权局提交的韩国专利申请10-2020-0119015的优先权，该专利申请的全部公开内容通过引用并入本文中。